JP4022862B2 - 固体撮像装置及びその制御方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳイメージセンサ等の固体撮像装置に関し、特に光電変換領域部によって得られた画素信号を画素列毎に設けたカラム領域部に順次蓄積し、さらにこのカラム領域部を順次選択することにより、各画素信号を順次出力するようにした、いわゆるカラム方式の固体撮像装置及びその制御方法に関する。
【０００２】
【従来の技術】
図１２は、従来のカラム方式によるＣＭＯＳイメージセンサの構成例を示す回路図である。
このＣＭＯＳイメージセンサは、半導体基板（図示せず）上に、二次元画素アレイよりなる光電変換領域部１と、水平方向の選択を行う水平走査回路９と、垂直方向の選択を行う垂直走査回路１０と、各種タイミング信号を生成するタイミングジェネレータ部１１と、画素信号を増幅する出力アンプ１２と、ＰＧＡ（プログラマブルゲインコントロール増幅器）回路１３と、ＡＤ（アナログデジタル変換）回路１４等を有して構成されている。
このＣＭＯＳイメージセンサでは、光電変換領域部１の出力側に設けたカラム領域と呼ばれる部分に画素列毎にキャパシタを設け、各画素から読み出した信号を順次キャパシタに格納し、これを順次出力アンプ１２に読み出して出力するカラム方式を採用したものであり、各画素信号の信号処理を画素列単位で読み出した後に行うことで、同様の信号処理を各単位画素内で行うものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化等に対応できるようにしたものである。
【０００３】
次に、このような回路の動作を簡単に説明する。
光信号を受光する光電変換領域部１は、行列方向に配置された複数の単位画素Ｐ（１−１−１、１−１−２、１−１−３、……）から構成されている。この単位画素の中には、少なくとも光電変換素子が１個含まれており、通常、この光電変換素子にはフォトダイオードやフォトゲートが用いられている。
そして、光電変換領域部１から出力される画素信号は、垂直走査回路１０により、制御線３（３−１、３−２、３−３、……）を介して所定の行が順番に選択される。
なお、図１２では各画素行毎に１本ずつしか示していないが、垂直走査回路１０からは各画素行を選択して画素信号を読み出すために、通常は複数種類の制御線３が並列に設けられている。
【０００４】
そして、この制御線３によって選択された行の信号は、光電変換領域部１の出力側に平行に配置されるカラム領域部のキャパシタ６（６−１、６−２、６−３、……）に順次蓄積される。この信号の蓄積動作は１行同時に行われる。
カラム領域部のキャパシタ６に蓄積された画素信号は、水平走査回路９により左端から順番に列を走査していく動作によって順次選択される。つまり、水平走査回路９から列選択トランジスタ７（７−１、７−２、７−３、……）を順番に選択して駆動していく。これにより、各画素Ｐの画素信号が順番に読み出されることになる。
【０００５】
また、出力アンプ１２は、水平信号線８に読み出された画素信号を順次増幅して電圧信号として出力する。ＰＧＡ回路１３は、その電圧信号を細かいゲイン刻みで電圧増幅する。そして、この電圧増幅された画素信号をＡＤ回路１４に入力し、デジタル信号１５として半導体チップの外部に出力する。
なお、垂直信号線１０には、負荷トランジスタ５（５−１、５−２、５−３、……）を介してバイアス回路２による一定のバイアス電圧が供給されている。
【０００６】
【発明が解決しようとする課題】
ところで、上記従来の固体撮像装置に設けられるＡＤ回路１４のビット精度は、現在、一般的に１２ビットや１４ビットといったものが開発され、使用されている。
そして、このＡＤ回路１４のビット数を大きくすると、消費電力が大きくなり、さらに回路自身が持つ雑音により、ビット精度を良くしていくことが各段に難しくなってしまう。
このため従来のカラム方式によるイメージセンサでは、ビット精度を高くすることが困難であり、Ｓ／Ｎを良好に保ちながらダイナミックレンジを拡大できないという課題があった。
なお、光電変換領域部１の各画素内で画素信号のゲインを画素単位で制御するような構成とすれば、光電変換領域部側でビット精度を向上でき、出力信号のダイナミックレンジを拡大することが可能であるが、この場合には、各画素の構成が複雑化してしまい、上述したカラム方式による低コスト化や小型化といった利点を得ることができなくなる。
【０００７】
そこで本発明の目的は、カラム方式を採用した回路構成においても画素信号のゲインを各画素毎に制御することが可能となり、Ｓ／Ｎを良好に保ちながらダイナミックレンジを拡大することができる固体撮像装置及びその制御方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は前記目的を達成するため、少なくとも光電変換素子を有する複数の単位画素が二次元アレイ状に配置された光電変換領域部と、前記光電変換領域部の各画素列毎に設けられ、光電変換領域部の各単位画素で生成された画素信号を順次読み出す垂直信号線と、前記光電変換領域部の出力側に設けられ、前記垂直信号線によって読み出された各単位画素の画素信号を順次蓄積するカラム領域部と、前記カラム領域部に蓄積された画素信号を順次読み出して出力する出力部とを有し、前記カラム領域部に、前記垂直信号線から出力される画素信号の大きさを検出する検出回路と、前記検出回路によって検出された画素信号の大きさを複数の段階に分け、各段階毎にゲインを選択的に切り換え、その切り換えられたゲインの大きさをコードで示す分類信号として出力するゲイン設定手段と、前記ゲイン設定手段から出力された分類信号を入力し、前記分類信号に対応するゲインで前記垂直信号線から出力される画素信号を増幅する増幅回路とを設け、前記カラム領域部の後段に、前記増幅回路から出力された増幅画素信号を水平信号線を介して入力し、アナログ・デジタル変換を行うＡＤ変換回路と、前記ゲイン設定手段から出力された分類信号と前記ＡＤ変換回路によってＡＤ変換された増幅画素信号とを入力し、各画素毎に分類信号と増幅画素信号を組み合わせたデジタル信号を出力するゲイン補正回路とを設けたことを特徴とする。
【０００９】
また本発明は、少なくとも光電変換素子を有する複数の単位画素が二次元アレイ状に配置された光電変換領域部と、前記光電変換領域部の各画素列毎に設けられ、光電変換領域部の各単位画素で生成された画素信号を順次読み出す垂直信号線と、前記光電変換領域部の出力側に設けられ、前記垂直信号線によって読み出された各単位画素の画素信号を順次蓄積するカラム領域部と、前記カラム領域部に蓄積された画素信号を順次読み出して出力する出力部とを有する固体撮像装置を具備し、前記固体撮像装置のカラム領域部に、前記垂直信号線から出力される画素信号の大きさを検出する検出回路と、前記検出回路によって検出された画素信号の大きさを複数の段階に分け、各段階毎にゲインを選択的に切り換え、その切り換えられたゲインの大きさをコードで示す分類信号として出力するゲイン設定手段と、前記ゲイン設定手段から出力された分類信号を入力し、前記分類信号に対応するゲインで前記垂直信号線から出力される画素信号を増幅する増幅回路とを設け、
前記固体撮像装置のカラム領域部の後段に、前記増幅回路から出力された増幅画素信号を水平信号線を介して入力し、アナログ・デジタル変換を行うＡＤ変換回路と、前記ゲイン設定手段から出力された分類信号と前記ＡＤ変換回路によってＡＤ変換された増幅画素信号とを入力し、各画素毎に分類信号と増幅画素信号を組み合わせたデジタル信号を出力するゲイン補正回路とを設けたことを特徴とする。
【００１０】
また本発明は、少なくとも光電変換素子を有する複数の単位画素を二次元アレイ状に配置された光電変換領域部と、前記光電変換領域部の各画素列毎に設けられ、光電変換領域部の各単位画素で生成された画素信号を順次読み出す垂直信号線と、前記光電変換領域部の出力側に設けられ、前記垂直信号線によって読み出された各単位画素の画素信号を順次蓄積するカラム領域部と、前記カラム領域部に蓄積された画素信号を順次読み出して出力する出力部とを有する固体撮像装置の制御方法において、前記カラム領域部に、前記垂直信号線から出力される画素信号の大きさを検出する検出回路と、前記検出回路によって検出された画素信号の大きさを複数の段階に分け、各段階毎にゲインを選択的に切り換え、その切り換えられたゲインの大きさをコードで示す分類信号として出力するゲイン設定手段と、前記ゲイン設定手段から出力された分類信号を入力し、前記分類信号に対応するゲインで前記垂直信号線から出力される画素信号を増幅する増幅回路とを設け、前記カラム領域部の後段に、前記増幅回路から出力された増幅画素信号を水平信号線を介して入力し、アナログ・デジタル変換を行うＡＤ変換回路と、前記ゲイン設定手段から出力された分類信号と前記ＡＤ変換回路によってＡＤ変換された増幅画素信号とを入力し、各画素毎に分類信号と増幅画素信号を組み合わせたデジタル信号を出力するゲイン補正回路とを設け、前記カラム領域部で前記垂直信号線によって読み出された画素信号のレベルを各画素毎に検出し、各画素毎に画素信号のゲインを制御して出力することを特徴とする。
【００１２】
本発明の固体撮像装置及びその制御方法では、カラム領域部で垂直信号線によって読み出された画素信号のレベルを各画素毎に検出し、各画素毎に画素信号のゲインを制御して出力することから、カラム方式を採用した回路構成においても画素信号のゲインを各画素毎に制御することが可能となり、Ｓ／Ｎを良好に保ちながらダイナミックレンジを拡大することができ、固体撮像装置の高画質化、低廉化、小型化、多画素化等に容易に対応することが可能となる。
また、このような固体撮像装置を具備した電子機器においては、撮像部の高画質化、低廉化、小型化、多画素化等を容易に達成でき、電子機器の機能向上に寄与することが可能となる。
【００１３】
【発明の実施の形態】
以下、本発明による固体撮像装置及びその制御方法の実施の形態例について説明する。
本実施の形態例は、上述のようなカラム方式のＣＭＯＳイメージセンサにおいて、カラム領域部に、各画素信号の大きさを独立に検出し、この信号の大きさに対して独立にゲインを設定する機能を各画素列毎に設けることにより、簡単な回路構成、微細画素を用いて、各画素毎のＳ／Ｎ比を向上し、ダイナミックレンジを拡大するものである。具体的には、カラム方式で１６ビットの精度を出すことが可能である。
【００１４】
図１は、本発明の実施の形態例による原理を説明するためのＣＭＯＳイメージセンサの構成例（第１実施例）を示す回路図である。なお、図１２に示す従来例と共通する構成ついては同一符号を用いて説明する。
このＣＭＯＳイメージセンサは、光電変換領域部１（単位画素１−１−１、１−１−２、……）と、垂直走査回路１０と、水平走査回路９と、垂直走査回路１０からの制御線３（３−１、３−２、３−３）と、垂直信号線４（４−１、４−２、４−３、４−４、……）と、負荷ＭＯＳトランジスタ５（５−１、５−２、５−３、５−４、……）と、入力信号の信号レベルを検出する検出回路（コンパレータ）Ｃ１７（１７−１、１７−２、１７−３、１７−４、……）と、プログラマブルゲインコントロール（ＰＧＡ）回路１８（１８−１、１８−２、１８−３、……）と、サンプルホールド（Ｓ／Ｈ）回路１９（１９−１、１９−２、１９−３、……）と、制御信号発生回路２０と、コンパレータ出力線２５と、出力信号線２２と、出力バッファ２６と、ＡＤコントローラ（ＡＤＣ）２７と、ノイズキャンセラ＋ゲインミスマッチ回路３０とを有して構成される。
【００１５】
次に、このようなＣＭＯＳイメージセンサの動作原理を説明する。
まず、垂直信号線４（４−１、４−２、４−３、……）からは主に信号電圧Ｖsig が出力される。検出回路Ｃ１７は、この信号電圧Ｖsig を所定の参照電圧と比較する。
例えば、参照電圧は５００ｍＶ、２５０ｍＶ、１２５ｍＶである。この値は、垂直信号線４の飽和信号が１Ｖに対応している。つまり、１Ｖを１２５ｍＶの８つの領域に分類する。
【００１６】
この検出回路Ｃ１７の比較出力は、以下のような規則に基づくコード出力（分類信号）となる。

【００１７】
つまり、例えばＶｓｉｇ＝３００ｍＶでは、コード“００２”の３ビットのデジタル信号を配線２５からカラム領域部の外に出力し、Ｖｓｉｇ＝１００ｍＶでは、コード“０００”の３ビットデジタル信号を配線２５からカラム領域部の外に出力する。
また、検出回路Ｃ１７は、上述のような比較出力をＰＧＡ回路１８（１８−１、１８−２、１８−３、……）にも出力する。
例えば、Ｖｓｉｇ＝３００ｍＶの場合、ＰＧＡ回路１８は検出回路Ｃ１７からのコード信号“００２”の制御により、ゲインが２倍される。Ｖｓｉｇ＝１００ｍＶの場合は、ＰＧＡ回路１８のゲインは８倍される。
すなわち、本例では、入力信号電圧Ｖsig がＰＧＡ回路１８によって高い電圧に変換されることになる。
したがって、従来は小さな信号（この例では１００ｍＶ）をそのまま用いていたためＳ／Ｎ比が小さくなり、雑音の大きい画像しか得られなかった。
これに対し、本実施の形態例では入力信号が等価的に８００ｍＶになるので、Ｓ／Ｎ比の高い画質を得ることができる。
【００１８】
また、例えばＡＤＣ回路２７のビット数が１０ビット、Ｖｓｉｇ＝１００ｍＶの場合、６ビットから７ビットの精度しか出せなかったのが、本実施の形態例では、９ビットから１０ビット精度を出すことが可能となる。これは、１０ビットのＡＤＣ回路２７の性能を１３ビットにしたことと等価である。それも、各画素信号毎にＰＧＡゲインを設定できるので、大きなＡＤのビットを獲得するのに非常に都合がよい。さらに、検出回路Ｃ１７の参照電圧が４種類に増加すると、４ビット精度をとれることになり、高いＳ／Ｎ比のアナログ信号を得ることができる。
【００１９】
また、図１の回路構成から分かるように、各垂直信号線４の信号の大きさを検出する検出回路Ｃ１７を各列（カラム）毎に配置することによって、ＰＧＡ回路１８のゲインを各画素毎にかけることができる。
なお、本実施の形態例のように、カラム領域において画素毎のゲイン設定を実施するアーキテクチャは、従来は存在しなかったものと考えられる。
最後に、ノイズキャンセル＋ゲインミスマッチ補正回路３０は、このようにして出力された検出回路Ｃ１７の検出信号（本例ではＭビットのデジタル信号とする）と、画素信号出力（本例ではＮビットのデジタル信号とする）に基づいて、Ｍ＋Ｎビットのデジタル出力信号を得る。さらに、デジタルノイズキャンセルとゲインミスマッチ補正処理を行う。なお、これらの詳細は後述する。
【００２０】
図２は、本実施の形態例におけるＣＭＯＳイメージセンサの第２実施例を示す回路図である。
上述した第１実施例ではアナログ出力しか行わないＣＭＯＳイメージセンサの例を示したが、この第２実施例は、カラム領域部にＡＤ回路が搭載したデジタル出力式の固体撮像装置の例について説明する。
このＣＭＯＳイメージセンサは、光電変換領域部１（単位画素１−１−１、１−１−２、……）と、垂直信号線４（４−１、４−２、……）と、垂直走査回路１０と、水平走査回路９と、制御信号発生回路２０と、検出回路１７（１７−１、１７−２、……）と、増幅回路１８（１８−１、１８−２、……）と、ＡＤ回路３２（３２−１、３２−２、……）と、バイアス回路２と、ゲイン補正回路３０とを有して構成される。
【００２１】
本例は、各画素列に対応した各カラム領域部毎に、検出回路１７、増幅回路１８、ＡＤ回路３２を持ち、それぞれカラム領域部でデジタル信号を形成することができる。
本例では、検出回路１７が垂直信号線４の信号レベルを検出する。その結果を、増幅回路１８に送り、増幅回路１８のゲインを最適値に設定する。その増幅回路１８の出力を増幅し、後段のＡＤ回路３２へ送る。
ＡＤ回路３２は各カラム毎にアナログ信号をデジタル信号に変換する。この結果をカラム領域外部へ出力する。なお、本例では検出回路１７がＮビットの情報を、ＡＤ回路の出力がＭビットの情報を持っている。よって、この手法を用いることによって、Ｎ＋Ｍビット相当の情報を得ることができる。ゲイン補正回路３０によって、この手法を実行している。
【００２２】
図３は、本実施の形態例におけるＣＭＯＳイメージセンサの第３実施例を示す回路図である。
本例において、光電変換領域部１を構成する各単位画素は、例えば、フォトダイオード部３４、転送ゲート３５、リセットゲート３６、増幅ゲート３８、選択ゲート３７等を有して構成される。
そして、各単位画素は、選択信号線ＳＶ３−１−１、リセット信号線Ｒ３−１−２、転送信号線ＴＸ３−１−３によって制御される。
また、垂直信号線４には、負荷トランジスタ５が接続されているのでソースフォロア回路として動作している。また、垂直信号線４は検出回路１７に接続されるとともに、スイッチ５０（φ２で制御）、容量３９を介して増幅回路４０に接続される。
【００２３】
また、ＯＰアンプ４０に接続される容量は、スイッチ４３〜４５を制御することによって容量値をＣから８Ｃまで可変できる。したがって、増幅回路１８は、容量３９の容量値８Ｃと、容量４６〜４９の接続状態による容量値Ｃ〜８Ｃとの比によって、１倍から８倍までゲインを可変にすることができるプログラマブルゲインアンプを構成している。
また、検出回路（この例では比較器）１７によって垂直信号線４の信号レベルを検出する。この検出回路１７では、ＯＰアンプ４０の出力信号４１が、飽和信号量よりも小さい範囲で最大値になるようにゲインの大きさを決める。
このような手法をとることによって、増幅回路５２で発生する入力信号換算雑音量を最小限にすることができる。また、出力信号４１の信号を各画素で飽和信号に近くなるように大きくできるので、その後に発生する雑音に対して有利となる。
なお、本例では、容量の分割比で増幅回路５２のゲインを変化させているが、抵抗分割でも可能である。
【００２４】
図４は、本発明の第４実施例による増幅回路５２のゲイン設定方法の第１の例を示す説明図である。
本例では、垂直信号線４の出力信号が０〜１２５ｍＶの場合、ゲインを８倍に設定する。そうすると、入力信号が最大の１２５ｍＶでも、ＯＰアンプ４０の出力信号は１Ｖとなる。つまり、カラム領域部の外部に出力される場合には１Ｖで出力される。この例では１Ｖであるが、固体撮像装置の仕様によって任意に設定される。
また、１２５ｍＶ＜入力信号＝＜２５０ｍＶの場合、増幅回路５２のゲインは４倍に設定される。同様に、２５０ｍＶ＜入力信号＝＜５００ｍＶの場合、増幅回路５２のゲインは２倍に設定される。
また、５００ｍＶ＜入力信号＝＜１Ｖの場合、増幅回路のゲインは１倍のままである。
このように増幅回路５２のゲインを設定することによって、増幅回路５２で発生する雑音に対するＳ／Ｎ比を最大限に設定することが可能となる。これは、高感度の固体撮像装置を実現する上で必要不可欠なものである。
【００２５】
図５は、本発明の第５実施例による増幅回路５２のゲイン設定方法の第２の例を示す説明図である。
本例では、飽和信号量が１Ｖの場合であるが、ゲインの最大値が８００ｍＶになるように設定された場合である。この場合も先の図４の例と同様な理由により、信号量が小さい場合のＳ／Ｎ比を最大限にできる。つまり、増幅回路５２の影響を受け難くなる。
なお、図４及び図５の例では、ゲインを１倍、２倍、４倍、８倍の４種類としたが、もっと小さなステップで設定できるし、もっと大きなゲインまで得られるように設定できる。すなわち、用途等によって、適宜に決めることができる。
【００２６】
図６は、本発明の第６実施例を示すものであり、各カラム領域部に形成する検出回路１７の例を示したものである。
この検出回路１７は、スイッチ５７、５８、５９、６０、６３、コンデンサ６２と、比較器６４、６５、フリップフロップ回路７０、７１、７２等を有して構成されている。
このような構成において、垂直信号線４からスイッチ５７を介して入力される信号Ｖｉｎ５３は、比較器６４の入力ノード８０に蓄積される。いったん蓄積された信号は、スイッチ５８、５９、６０の動作によって比較電圧Ｖrc1 （５４）、Ｖrc2 （５５）、Ｖrc3 （５６）で比較される。
そして、各々３回の比較結果６９が同期クロック６６、６７、６８（／φrc１〜３）に基づいてフリップフロップ回路７０、７１、７２に書き込まれる。
これによって、垂直信号線の信号の大きさがどの範囲に入るかが分かり、電圧の大きさを分類できる。その結果（分類信号）は、出力パルスＲｃに基づいてフリップフロップ回路７０、７１、７２の出力７４〜７９（Ｇ１、／Ｇ１、Ｇ２、／Ｇ２、Ｇ４、／Ｇ４）として出力され、出力電圧とともにカラム領域部の外部に読み出される。
【００２７】
図７は、本発明の第７実施例として本実施の形態例におけるＣＭＯＳイメージセンサの１水平期間の動作タイミングを示すタイミングチャートである。
まず、クロックφ１の“Ｈ”期間に増幅回路１８をリセットする。φ１＝“Ｈ”の間に、画素のフローティングディフュージョンアンプをＲ（ｉ）でリセットする。その後、ＴＸ（ｉ）＝“Ｈ”にして、フォトダイオードの信号をフローティングディフュージョンアンプへ読み出す。
このとき、φ２＝“Ｌ”となっているので、増幅回路１８はリセットされたままである。
【００２８】
次に、φ１＝“Ｈ”、φ２＝“Ｌ”の間に、φ４＝“Ｈ”にして検出回路１７を動作させ、φrc１〜φrc３を順次選択し、信号の大きさに見合ったゲインを決定する。
そして、φrc３の比較が修了した時点で、増幅回路１８のゲインが決定する（図７の８２）。さらに、このゲインを決定する動作が修了した後で、φ１＝“Ｌ”、φ２＝“Ｈ”にし、垂直信号線４の信号を増幅回路１８で増幅する。この増幅された信号がカラム領域部の外部に読み出される。
なお、ここで増幅された信号を、直接外部に読み出してもよいし、その後にサンプルホールドして読み出してもよい。このようにすることによって、小信号の信号をアナログ領域で大きく増幅し、Ｓ／Ｎ比の高い信号を得ることが可能になる。
【００２９】
図８は、本発明の第８実施例として図６に示した検出回路１７の比較器６４を構成する差動増幅器の一例を示す回路図である。
図示のように、この差動増幅器は、差動増幅動作を行う一対のトランジスタ８６、８７のソースを定電流源を構成するトランジスタ８８に共通接続するとともに、各トランジスタ６６、８７のドレインにカスコード接続で一対のトランジスタ６４、８５を設けたものである。
例えば、このような単純な差動増幅器によって比較器を構成できるので、素子数が少なく、カラムの面積を小さくした回路を実現できる。なお、図８に示す各種信号８９〜９４や電源８２、８３等は、本発明に固有のものではないので説明は省略する。
【００３０】
図９は、各カラム領域部の増幅回路１８の次段に形成されるサンプルホールド回路の一例を示すブロック図である。
このサンプルホールド回路には、信号を蓄積しておく容量Ｃ９７（９７−１、９７−２、……、９７−ｎ）と、読み出し回路１００（１００−１、１００−２、……、１００−ｎ）が形成されている。
そして、水平選択レジスタ１０４からの選択信号ＣＨ（ｉ）１０３（１０３−１、１０３−２、……、１０３−ｎ）が読み出したい列を選択していき、容量９７からの信号は、読み出し回路１００と外部増幅回路１０５により出力信号線１０１から読み出される。
【００３１】
図１０は、本発明の第９実施例として図２に示したゲイン補正回路３０の構成例を示すブロック図である。
図９に示した外部増幅回路１０５の出力信号（ＯＵＴＰＵＴ）１０６は、ＡＤ変換によってＮビットのデジタル信号となり、図１０に示す回路に入力デジタル信号１０７として入力される。
また、上述した比較器６４によるＭビットのデジタル信号１０７がゲイン補正部１０８に入力され、ゲイン補正値に変換される。
そして、１Ｈメモリ１０９及び加算器１１０によってノイズキャンセルされたＮビットデジタル信号が乗算器１１１を介してゲイン補正値にって補正され、さらに、加算器１１２を介してＮビットとＭビットのデジタル信号に変換されて出力（１１３）される。
【００３２】
なお、図１０に示す回路が固体撮像素子の同一チップ上に形成されている場合は、図２に示すように、カラムにＡＤ回路を搭載した場合や、カラム以外の領域の同一チップ上にＡＤ回路を搭載した場合に相当し、増幅回路１８からの出力信号１０６は、オンチップのＡＤ回路によってＮビットのデジタル信号に変換される。
したがって、この信号を上述した比較器６４によるＭビットのデジタル信号１０７と組み合せることによって、Ｎ＋Ｍビットのデジタル信号を簡単に得ることができる。
そして、このゲイン補正回路３０では、ゲイン１の場合はＮビットの信号をＭビット倍し、ゲイン８の場合はＮビットの信号をそのまま出力する。
このような回路アーキテクチャ方式により、小信号出力時のＳ／Ｎを改善し、さらにＮ＋Ｍビットという大きなダイナミックレンジも持つＣＭＯＳイメージセンサを構成することができる。
【００３３】
図１１は、本実施の形態例におけるＣＭＯＳイメージセンサの第１０実施例を示す回路図である。
以上の例は、カラム領域部で各画素で独立に信号量の大小を検出し、その結果を、各カラム領域部に配置されているゲインアンプへフィードバックし、ゲインを変化させるものである。しかし、そこまで必要でない場合は、図１１に示すような構成に簡略化できる。
図１１に示す例は、各カラム領域部は増幅回路１８とデータ保持機能を持ったＡＤ回路３２が配置されている。なお、別の方法として増幅回路とＳ／Ｈ回路のみから構成される場合もあり、このような構成についても本発明の範囲に含まれるものとする。
そして、各増幅回路１８の増幅率は、外部に配置されているゲイン制御回路１１５から制御される。つまり、これまでの実施例のように各画素独立に最適化された増幅率に設定されるのではなく、１行分の画素信号の大きさは、同じゲイン設定になる。
【００３４】
なお、実際の固体撮像装置では、このゲインの変更は、１フレーム単位で実施される。画面全体の信号量がある閾値よりも小さくなった場合、垂直ブランキング期間中にゲインの変更が実施される。
このように簡略化された第１０実施例では、カラム領域部に配置される素子数を削減できる。そのため、チップ面積を小さくすることが可能であり、チップ面積の縮小化に大きな効果がある。
【００３５】
以上のような本実施の形態によれば、主に以下のような作用効果を得ることができる。
１）カラム方式でありながら、各画素の信号を独立に最適なゲインに増幅して読み出すことができる。
２）小信号出力時の画素のＳ／Ｎ比を大幅に改善でき、高感度の固体撮像装置を得ることができる。
４）１２ビットＡＤ回路とカラム内部での３段階以上の増幅率の設定により、１５ビット以上の広ダイナミックレンジを得ることができる。
５）ＡＥ、フリッカ補正、γ補正、シェーディング補正、カラーバランスなどの処理をディジタル領域で行った場合でも、Ｓ／Ｎ比の劣化を招くことがなく、容易に高画質な画像を得ることができる。
【００３６】
なお、以上の説明は、本発明を単体のＣＭＯＳイメージセンサに適用した場合の構成について説明したが、本発明は、上述のような固体撮像装置を搭載したカメラ装置、携帯端末、パソコン等の各種電子機器に適用することにより、これら機器の撮像部の高機能化等に貢献できるものであり、これらの機器についても本発明の範囲に含まれるものとする。
また、本発明は、他の構造の高感度ＣＭＯＳイメージセンサや、ＣＣＤと組み合せたＣＣＤ−ＣＭＯＳ混載センサにも適用することができる。
さらに、その他の具体的構成についても本発明の主旨を逸脱しない範囲で種々の変形が可能である。
【００３７】
【発明の効果】
以上説明したように本発明の固体撮像装置及びその制御方法によれば、カラム領域部で垂直信号線によって読み出された画素信号のレベルを各画素毎に検出し、各画素毎に画素信号のゲインを制御して出力することから、カラム方式を採用した回路構成においても画素信号のゲインを各画素毎に制御することが可能となり、Ｓ／Ｎを良好に保ちながらダイナミックレンジを拡大することができ、固体撮像装置の高画質化、低廉化、小型化、多画素化等に容易に対応することが可能となる。
また、このような固体撮像装置を具備した電子機器においては、撮像部の高画質化、低廉化、小型化、多画素化等を容易に達成でき、電子機器の機能向上に寄与することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態例による原理を説明するためのＣＭＯＳイメージセンサの構成例（第１実施例）を示す回路図である。
【図２】本発明の実施の形態例によるＣＭＯＳイメージセンサの第２実施例を示す回路図である。
【図３】本発明の実施の形態例におけるＣＭＯＳイメージセンサの第３実施例を示す回路図である。
【図４】本発明の第４実施例による増幅回路のゲイン設定方法の第１の例を示す説明図である。
【図５】本発明の第５実施例による増幅回路のゲイン設定方法の第２の例を示す説明図である。
【図６】本発明の第６実施例によるカラム領域部に形成する検出回路の一例を示すブロック図である。
【図７】本発明の第７実施例によるＣＭＯＳイメージセンサの１水平期間の動作タイミングを示すタイミングチャートである。
【図８】本発明の第８実施例による検出回路の比較器を構成する差動増幅器の一例を示す回路図である。
【図９】図１に示すカラム領域部の増幅回路の次段に形成されるサンプルホールド回路の一例を示すブロック図である。
【図１０】本発明の第９実施例によるゲイン補正回路の一例を示すブロック図である。
【図１１】本発明の実施の形態例によるＣＭＯＳイメージセンサの第１０実施例を示す回路図である。
【図１２】従来のカラム方式によるＣＭＯＳイメージセンサの構成例を示す回路図である。
【符号の説明】
１……光電変換領域部、２……３……制御線、４……垂直信号線、５……負荷ＭＯＳトランジスタ、１７……検出回路、１８……ＰＧＡ回路（増幅回路）、１９……サンプルホールド（Ｓ／Ｈ）回路、２０……制御信号発生回路、２６……出力バッファ、２７……ＡＤコントローラ（ＡＤＣ）、３０……ノイズキャンセラ＋ゲインミスマッチ回路。

Claims (13)

1. 少なくとも光電変換素子を有する複数の単位画素が二次元アレイ状に配置された光電変換領域部と、前記光電変換領域部の各画素列毎に設けられ、光電変換領域部の各単位画素で生成された画素信号を順次読み出す垂直信号線と、前記光電変換領域部の出力側に設けられ、前記垂直信号線によって読み出された各単位画素の画素信号を順次蓄積するカラム領域部と、前記カラム領域部に蓄積された画素信号を順次読み出して出力する出力部とを有し、
   前記カラム領域部に、前記垂直信号線から出力される画素信号の大きさを検出する検出回路と、前記検出回路によって検出された画素信号の大きさを複数の段階に分け、各段階毎にゲインを選択的に切り換え、その切り換えられたゲインの大きさをコードで示す分類信号として出力するゲイン設定手段と、前記ゲイン設定手段から出力された分類信号を入力し、前記分類信号に対応するゲインで前記垂直信号線から出力される画素信号を増幅する増幅回路とを設け、
   前記カラム領域部の後段に、前記増幅回路から出力された増幅画素信号を水平信号線を介して入力し、アナログ・デジタル変換を行うＡＤ変換回路と、前記ゲイン設定手段から出力された分類信号と前記ＡＤ変換回路によってＡＤ変換された増幅画素信号とを入力し、各画素毎に分類信号と増幅画素信号を組み合わせたデジタル信号を出力するゲイン補正回路とを設けた、
   ことを特徴とする固体撮像装置。
2. 前記ゲイン設定手段は、前記増幅回路のゲインを２のべき乗の大きさで設定することを特徴とする請求項１記載の固体撮像装置。
3. 前記増幅回路の出力段に、それぞれＳ／Ｈ回路が接続され、前記増幅回路から出力される増幅画素信号が前記Ｓ／Ｈ回路でサンプルホールドされて前記水平信号線に出力されることを特徴とする請求項１記載の固体撮像装置。
4. 前記Ａ／Ｄ変換回路によって前記増幅回路の増幅画素信号がＮビットのデジタル信号に変換され、前記ゲイン設定手段によって前記検出回路の検出信号がＭビットのデジタル分類信号に変換され、これら変換後の両信号を用いて、前記ゲイン補正回路でＮ＋Ｍビットのデジタル信号を得るようにしたことを特徴とする請求項１記載の固体撮像装置。
5. 前記ゲイン設定手段による増幅回路のゲイン設定は、前記垂直信号線の飽和信号量を超過しない範囲で設定することを特徴とする請求項１記載の固体撮像装置。
6. 少なくとも光電変換素子を有する複数の単位画素が二次元アレイ状に配置された光電変換領域部と、前記光電変換領域部の各画素列毎に設けられ、光電変換領域部の各単位画素で生成された画素信号を順次読み出す垂直信号線と、前記光電変換領域部の出力側に設けられ、前記垂直信号線によって読み出された各単位画素の画素信号を順次蓄積するカラム領域部と、前記カラム領域部に蓄積された画素信号を順次読み出して出力する出力部とを有する固体撮像装置を具備し、
   前記固体撮像装置のカラム領域部に、前記垂直信号線から出力される画素信号の大きさを検出する検出回路と、前記検出回路によって検出された画素信号の大きさを複数の段階に分け、各段階毎にゲインを選択的に切り換え、その切り換えられたゲインの大きさをコードで示す分類信号として出力するゲイン設定手段と、前記ゲイン設定手段から出力された分類信号を入力し、前記分類信号に対応するゲインで前記垂直信号線から出力される画素信号を増幅する増幅回路とを設け、
   前記固体撮像装置のカラム領域部の後段に、前記増幅回路から出力された増幅画素信号を水平信号線を介して入力し、アナログ・デジタル変換を行うＡＤ変換回路と、前記ゲイン設定手段から出力された分類信号と前記ＡＤ変換回路によってＡＤ変換された増幅画素信号とを入力し、各画素毎に分類信号と増幅画素信号を組み合わせたデジタル信号を出力するゲイン補正回路とを設けた、
   ことを特徴とする電子機器。
7. 前記ゲイン設定手段は、前記増幅回路のゲインを２のべき乗の大きさで設定することを特徴とする請求項６記載の電子機器。
8. 前記増幅回路の出力段に、それぞれＳ／Ｈ回路が接続され、前記増幅回路から出力される増幅画素信号が前記Ｓ／Ｈ回路でサンプルホールドされて前記水平信号線に出力されることを特徴とする請求項６記載の電子機器。
9. 前記Ａ／Ｄ変換回路によって前記増幅回路の増幅画素信号がＮビットのデジタル信号に変換され、前記ゲイン設定手段によって前記検出回路の検出信号がＭビットのデジタル分類信号に変換され、これら変換後の両信号を用いて、前記ゲイン補正回路でＮ＋Ｍビットのデジタル信号を得るようにしたことを特徴とする請求項６記載の電子機器。
10. 前記ゲイン設定手段による増幅回路のゲイン設定は、前記垂直信号線の飽和信号量を超過しない範囲で設定することを特徴とする請求項６記載の電子機器。
11. 少なくとも光電変換素子を有する複数の単位画素を二次元アレイ状に配置された光電変換領域部と、前記光電変換領域部の各画素列毎に設けられ、光電変換領域部の各単位画素で生成された画素信号を順次読み出す垂直信号線と、前記光電変換領域部の出力側に設けられ、前記垂直信号線によって読み出された各単位画素の画素信号を順次蓄積するカラム領域部と、前記カラム領域部に蓄積された画素信号を順次読み出して出力する出力部とを有する固体撮像装置の制御方法において、
    前記カラム領域部に、前記垂直信号線から出力される画素信号の大きさを検出する検出回路と、前記検出回路によって検出された画素信号の大きさを複数の段階に分け、各段階毎にゲインを選択的に切り換え、その切り換えられたゲインの大きさをコードで示す分類信号として出力するゲイン設定手段と、前記ゲイン設定手段から出力された分類信号を入力し、前記分類信号に対応するゲインで前記垂直信号線から出力される画素信号を増幅する増幅回路とを設け、
    前記カラム領域部の後段に、前記増幅回路から出力された増幅画素信号を水平信号線を介して入力し、アナログ・デジタル変換を行うＡＤ変換回路と、前記ゲイン設定手段から出力された分類信号と前記ＡＤ変換回路によってＡＤ変換された増幅画素信号とを入力し、各画素毎に分類信号と増幅画素信号を組み合わせたデジタル信号を出力するゲイン補正回路とを設け、
    前記カラム領域部で前記垂直信号線によって読み出された画素信号のレベルを各画素毎に検出し、各画素毎に画素信号のゲインを制御して出力する、
    ことを特徴とする固体撮像装置の制御方法。
12. 前記ゲインの設定は増幅回路のゲインを２のべき乗の大きさで制御することを特徴とする請求項１１記載の固体撮像装置の制御方法。
13. 前記ゲインの設定は、前記垂直信号線の飽和信号量を超過しない範囲で設定することを特徴とする請求項１１記載の固体撮像装置の制御方法。

Images