JP4023866B2 - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法 Download PDFInfo
- Publication number
- JP4023866B2 JP4023866B2 JP09979597A JP9979597A JP4023866B2 JP 4023866 B2 JP4023866 B2 JP 4023866B2 JP 09979597 A JP09979597 A JP 09979597A JP 9979597 A JP9979597 A JP 9979597A JP 4023866 B2 JP4023866 B2 JP 4023866B2
- Authority
- JP
- Japan
- Prior art keywords
- protective layer
- organic protective
- liquid crystal
- crystal display
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133345—Insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133357—Planarisation layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Optics & Photonics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の属する技術分野】
本発明は液晶表示装置の製造方法の構造に係り、特に、様々な液晶表示装置のスイッチング素子として用いる薄膜トランジスタ(以下に「TFT」と称する)を有する液晶表示装置の製造方法に関する。
【0002】
【従来の技術】
スイッチング素子としてTFTを有する液晶表示装置において、TFTは各々の画素を駆動し、制御するために集積されている。
TFTアレイを具備した従来の液晶表示装置は、図1に示すように透明ガラス基板11上に大略長方形の画素電極12が行、列で配列されている。画素電極12のそれぞれの行配列に沿う多数のゲート配線13が形成され、また画素電極12のそれぞれの列配列に沿うデータ配線14が形成されている。
【0003】
図2は、TFTアレイを具備した液晶表示装置での液晶表示素子の一部を示す平面図であり、まず、図2を参照して説明すると、基板11上にゲート電極23が形成され、各々のゲート配線13と交差する多数のデータ配線14がそれぞれ平行に形成されている。前記各々のゲート配線13と各々のデータ配線14とが交差する付近にTFTが設けられている。
【0004】
図3は、図2のA−A’線による断面図であり、図3を参照して説明すると、基板11上にタンタル( Ta )金属等から成るゲート電極23が形成され、前記ゲート電極23を含む基板の全面に窒化シリコン( SiNx )などから成るゲート絶縁層21が形成されている。
前記ゲート絶縁層21上にアモルファスシリコン(以下には「a-Si」と称する)から成る半導体層22が形成されている。該半導体層上にn+型a-Siから成るオ−ミック接触層33が形成されている。
前記オ−ミック接触層33上にモリブデン( Mo )等から成るソース電極24、ドレイン電極34が形成されている。その上に有機物質から成る有機層10が保護層として形成されている。前記有機物質は無機物質と比べ、表面平坦度がはるかに高い。従って、複数の素子が積層され、表面に凸凹が発生した液晶表示装置の基板全面に有機物質を被着すると、表面段差を平坦化させることができる。従って、段差による液晶の配向不良や整列不良を減らすことができ、又、画素電極の面積を大きくすることで、高い開口率の実現が可能である。
続いて、前記有機保護層10の上にSiO2(酸化硅素)層、SiNx(窒化硅素)などから成る無機絶縁層15が形成されており、コンタクトホールが形成されている。
最後に、前記無機絶縁層上にITOのような透明金属から成る画素電極12が形成されている。
以上の説明から分かるように、液晶表示装置の従来の構造は、保護層が有機保護層10と無機絶縁層15との積層構造で形成されている。
【0005】
【発明が解決しようとする課題】
以上の説明から分かるように、従来の液晶表示装置( LCD )は、有機保護層10と無機絶縁層15を有する積層構造であり、前記無機絶縁層は、前記有機保護層10からなる保護層と前記ITO層との密着性を良くするために、前記有機保護層上に形成されている。前記理由は、有機保護層はITO層との密着性が悪いためである。
前記の有機保護層と無機絶縁層の形成方法には、2種類の方法がある。一つは、有機保護層と無機絶縁層とを連続に被着した後、同時にこれらをパターニングをする方法であり、他の方法は、有機保護層を被着し、パターニングした後、無機絶縁層を被着し、パターニングする方法である。
前者の場合は、絶縁層をパターニングした後にフォトレジストを除去する時に、コンタクトホールの有機保護層と無機絶縁層とが積層された界面を通してNメチル−ピロリドン(N-Methyl-Pyrrolidone)、アルコ−ル、アミンの混合物から成る有機溶液が浸透し絶縁層が膨脹、及び拡大される問題点がある。また、後者は絶縁層パターンの形成のために2回のパターニング段階が要求される問題点がある。又、画素電極であるITO層をパターニングする時に、コンタクトホールの領域で有機保護層と無機絶縁層の熱膨脹係数の差でクラックが発生し、画素電極とドレイン電極が断線されるという問題点がある。
【0006】
【課題を解決するための手段】
前記のような問題点を解決するため、本発明は液晶表示装置の製造方法において、基板上に薄膜トランジスタを設ける段階と、前記薄膜トランジスタ上に有機保護層を被着する段階と、前記有機保護層上にパターン化されたフォトレジストを形成する段階と、前記トランジスタのソース、ドレイン中の一つの上にコンタクトホールを形成するために前記有機保護層をエッチングする段階と、酸素アッシング( ashing )で前記フォトレジストを除去し、前記有機保護層の表面に酸素アッシング(ashing)で無機絶縁層を形成するまで連続的に酸素アッシング( ashing )を行う段階と、そして、前記コンタクトホールを通して前記トランジスタの前記ソース、ドレイン電極中の一つと接続する画素電極を形成する段階とからなることを特徴とする。
【0007】
前記製造方法は、ドライエッチング法で有機保護層をパターニングし、有機保護層の上に塗布されたフォトレジストを酸素アッシング(ashing)で除去した後、酸素アッシング(ashing)を一定の時間続けて進行して有機保護層の表面に酸化シリコン(SiO2)に転換された無機絶縁層が形成されることを特徴とする。
また、本発明の1態様によれば、前記有機保護層は、フッ素が添加されたポリイミド、テフロン(登録商標)、サイトップ( Cytop )(登録商標)、フルオロポリアリールエーテル、フッ素が添加されたパリレン (parylene) 、ペルフルオロシクロブタン( PerFluoroCycloButane )及びベンゾシクロブテン( BenzoCycloButene )中の少なくとも一つを含むことを特徴とする。
【0008】
液晶表示装置は、基板と、前記基板上に形成されたゲート配線と、該ゲート配線を覆うように形成されたゲート絶縁層と、該ゲート絶縁層上に形成された半導体層と、該半導体層上に形成されたソース電極、ドレイン電極と、該ソース、ドレイン電極を含んで基板全面を覆うように形成された有機保護層と、前記有機保護層の表面が酸素アッシング(ashing)によって酸化シリコン( SiO 2 )に転換され形成された無機絶縁層と、前記ドレイン電極上の記無機絶縁層及び有機保護層を貫通して形成されたコンタクトホールと、該コンタクトホールを通じて前記ドレイン電極と接続され、前記無機絶縁層上に形成された画素電極とを含む構造である。
【0009】
又、本発明による他の例のスタガ(Stagger)型のTFTアレイは、基板と、該基板上に形成されたソース電極、ドレイン電極と、該ソース電極、ドレイン電極上に形成された半導体層と、該半導体層上に形成されたゲート絶縁層と、該ゲート絶縁層の上に形成されたゲート電極と、該ゲート電極を含む前記基板全面を覆うように形成された有機保護層と、該有機保護層の表面を酸素アッシング(ashing)によって酸化シリコン( SiO 2 )に転換され形成された無機絶縁層と、前記ドレイン電極上の該絶縁層及び保護層を貫通して形成されたコンタクトホールと、該コンタクトホールを通じて前記ドレイン電極と接続され、前記無機絶縁層上に形成された画素電極とからなる構造である。
【0012】
本発明の液晶表示装置の製造方法の他の態様においては、基板上にゲート、ゲート絶縁層、ソース及びドレインを有する薄膜トランジスタを形成する段階と、前記薄膜トランジスタのソースに接続されるデータ配線を形成する段階と、前記薄膜トランジスタのゲートに接続されるゲート配線を形成する段階と、前記薄膜トランジスタ上に有機保護層を形成する段階と、前記有機保護層は、フッ素が添加されたポリイミド、テフロン(登録商標)、サイトップ(Cytop)(登録商標)、フルオロポリアリールエーテル、フッ素が添加されたパリレン(parylene)、ペルフルオロシクロブタン(PerFluoroCycloButane)及びベンゾシクロブテン(BenzoCycloButene)中の少なくとも一つであり、前記有機保護層上にパターン化されたフォトレジストを形成する段階と、前記薄膜トランジスタのソース、ドレイン中の一つの上にコンタクトホールを形成するために前記有機保護層をエッチングする段階と、酸素アッシング( ashing )で前記フォトレジストを除去し、前記有機保護層の表面に酸素アッシング( ashing )で無機絶縁層を形成するまで連続的に酸素アッシング( ashing )を行う段階と、前記コンタクトホールを通して前記薄膜トランジスタのソース、ドレイン中の一つと接続する画素電極を形成する段階からなることを特徴とする。
【0013】
【発明の実施の形態】
[実施例1]
実施例1は図4〜図9を参照して説明する。
図4に示すように、基板 111の全面にアルミニウムのような金属を被着し、パターニングしてゲート配線(図示せず)とゲート電極123を形成する。そして、該金属がパターン化されている基板の全表面にゲート絶縁層121を被着する(図4)。続いてa-Si層、n+型a-Si層を被着し(図5)、パターニングして該半導体層122とn+型a-Si層133を形成する(図6)。続いて、クロム( Cr )を被着した後、パターニングしてソース電極124と、ドレイン電極134を形成する。そして、n+型a-Si層133の露出された部分をエッチングする(図7)。図8を参照して、全面に-Si-O-結合構造
【化1】
を有する有機物質を被着して有機保護層110を形成する。前記有機保護層にフォトレジストを塗布し、現像する。ドライエッチング法等のような方法でドレイン電極と画素電極を接続させるためのコンタクトホール143を形成する。酸素アッシング(ashing)で前記フォトレジストを除去する。前記有機保護層の表面は、酸化によって酸化シリコン( SiO 2 )に転換され無機絶縁層115を形成する(図8)。もし、前記有機保護層が前記ゲート、データ配線パッド部を覆っていると、これはドライエッチング法によってコンタクトホールが形成される時、同時にエッチングされることも可能である(図示せず)。続いて、ITO層を被着し、フォトレジストを塗布し、現像する。フォトレジストの現像されたパターンによってITO層をエッチングして画素電極112を形成する。この時、酸素アッシング(ashing)で残存のフォトレジストを除去することも可能である(図9)。
【0014】
[実施例2]
実施例2について図10〜図13を参照して説明する。図10に示すように、基板111の全面にクロム(Cr)のような金属を被着し、データ配線(図示せず)、ソース電極124及びドレイン電極134を形成する。該クロム(Cr)金属パターン層が形成された前記基板の全面にa-Si層と窒化シリコン(SiNx)層とアルミニウム層を被着し(図10)、パターニングして半導体層122、ゲート絶縁層121、ゲート配線(図示せず)及びゲート電極123を形成する(図11)。前記基板の全面に-Si-O-結合を有する有機物質を被着して有機保護層110を形成する。
本発明には、-Si-O-結合構造
【化2】
を有する様々な化合物が考慮されている。例えば、そのような化合物は、ベンゾシクロブテン(benzocyclobutene)を含む。
前記保護層にフォトレジストを塗布して、露光した後に現像する。ドライエッチング法等の方法でコンタクトホール143を形成する。酸素アッシング(ashing)で前記フォトレジストを除去する。前記有機保護層の表面は、酸化によって酸化シリコン(SiO2)に転換され無機絶縁層115を形成する(図12)。もし、前記有機保護層が前記ゲート、データ配線パッド部を覆っていると、これはドライエッチング法によってコンタクトホールが形成される時、同時にエッチングされることも可能である(図示せず)。続いてITO層を被着し、フォトレジストを塗布し、露光した後に現像する。フォトレジストの現像されたパターンによってITO層をドライエッチング法でエッチングして画素電極112を形成する。この時、酸素アッシング(ashing)で残存のフォトレジストを除去することも可能である(図13)。
【0015】
【発明の効果】
本発明の上述した液晶表示装置の製造方法の特性は、次の通りである。有機保護層の上にフォトレジストを塗布し、マスクを使って所定の形状でフォトレジストを露光し、現像する。そしてフォトレジスト形状によってドライエッチング法で有機保護層をパターニングする。そして、有機保護層の上に残っているフォトレジストを酸素アッシング(ashing)で除去する。酸素アッシング(ashing)を使用する場合には、一定の時間に続けて酸素で有機保護層をアッシングして有機保護層の表面を酸化シリコン(SiO2)に転換して無機絶縁層115を形成する。したがって、(1)有機保護層をエッチングし、(2)フォトレジストを除去し、(3)酸素で前記有機保護層をアッシング(ashing)する3段階をドライエッチング室(Chamber)内で一回で連続進行することができる。
【0016】
前記のような特徴を有する製造方法の効果は有機保護層のエッチングと、フォトレジストの除去と、酸素アッシング(ashing)とをドライエッチング室(Chamber)内で一回で連続進行することができるから、工程の短縮が可能である。有機保護層上のフォトレジストが除去された後、酸素アッシングで有機保護層110の表面を酸化シリコン(SiO2)層化させて前記有機保護層上に無機絶縁層を形成することも可能である。
【0017】
又、酸素アッシング(ashing)で有機保護層の表面を酸化シリコン( SiO 2 )に転換して、無機絶縁層を形成するので、有機保護層と無機絶縁層が積層された界面にNメチル−ピロリドン(N-Methyl-Pyrrolidone)、アルコール、アミンの混合物から成る有機溶液が浸透して、絶縁層が膨脹や拡大するという従来の問題点を改善することができる。
又、本発明による絶縁層上に形成された酸化シリコン( SiO 2 )層は、有機保護層と無機絶縁層との熱膨脹係数の差により発生する画素電極とドレイン電極の間の断線や剥離が発生するという問題点を改善することができる。
【図面の簡単な説明】
【図1】従来の液晶表示装置を示す回路図。
【図2】従来の液晶表示装置のTFT、画素電極部を示す拡大平面図。
【図3】図2のA−A′線による断面図。
【図4】本発明の実施例1による液晶表示装置の製造工程を示す断面図。
【図5】本発明の実施例1による液晶表示装置の製造工程を示す断面図。
【図6】本発明の実施例1による液晶表示装置の製造工程を示す断面図。
【図7】本発明の実施例1による液晶表示装置の製造工程を示す断面図。
【図8】本発明の実施例1による液晶表示装置の製造工程を示す断面図。
【図9】本発明の実施例1による液晶表示装置の製造工程を示す断面図。
【図10】本発明の実施例2による液晶表示装置の製造工程を示す断面図。
【図11】本発明の実施例2による液晶表示装置の製造工程を示す断面図。
【図12】本発明の実施例2による液晶表示装置の製造工程を示す断面図。
【図13】本発明の実施例2による液晶表示装置の製造工程を示す断面図。
【符号の説明】
10、110 有機保護層、保護層
11、111 基板
12、112 画素電極
13、113 ゲート配線
14、114 データ配線
15、115 無機絶縁層
20、120 アルミニウム層
21、121 ゲート絶縁層
22、122 半導体層
23、123 ゲート電極
24、124 ソース電極
33、133 オーミック接触層
34、134 ドレイン電極
43、143 コンタクトホール
Claims (8)
- 基板上に薄膜トランジスタを設ける段階と、
前記薄膜トランジスタ上に有機保護層を被着する段階と、
前記有機保護層上にパターン化されたフォトレジストを形成する段階と、
前記トランジスタのソース、ドレイン中の一つの上にコンタクトホールを形成するために前記有機保護層をエッチングする段階と、
酸素アッシング(ashing)で前記フォトレジストを除去し、前記有機保護層の表面に酸素アッシング(ashing)で無機絶縁層を形成するまで連続的に酸素アッシング(ashing)を行う段階と、
そして、前記コンタクトホールを通して前記トランジスタの前記ソース、ドレイン電極中の一つと接続する画素電極を形成する段階とからなることを特徴とする液晶表示装置の製造方法。 - 前記フォトレジストを除去する段階は、酸素アッシング(ashing)を含むことを特徴とする、請求項1記載の液晶表示装置の製造方法。
- 前記有機保護層は少なくともシリコン(Si)結合構造を含むことを特徴とする、請求項1記載の液晶表示装置の製造方法。
- 前記無機絶縁層を形成する段階は、酸素アッシング(ashing)によって前記有機保護層の表面を酸化シリコン(SiO2)に転換することを特徴とする、請求項1記載の液晶表示装置の製造方法。
- 前記有機保護層は、フッ素が添加されたポリイミド、テフロン(登録商標)、サイトップ(Cytop)(登録商標)、フルオロポリアリールエーテル、フッ素が添加されたパリレン(parylene)、ペルフルオロシクロブタン(PerFluoroCycloButane)及びベンゾシクロブテン(BenzoCycloButene)中の少なくとも一つを含むことを特徴とする、請求項1記載の液晶表示装置の製造方法。
- 基板の上にゲート、ゲート絶縁層、ソース及びドレインを有する薄膜トランジスタを形成する段階と、
前記薄膜トランジスタの前記ソースに接続されるデータ配線を形成する段階と、
前記薄膜トランジスタの前記ゲートに接続されるゲート配線を形成する段階と、
前記薄膜トランジスタ上に有機保護層を形成する段階と、
該有機保護層は、フッ素が添加されたポリイミド、テフロン(登録商標)、サイトップ(Cytop)(登録商標)、フルオロポリアリールエーテル、フッ素が添加されたパリレン(parylene)、ペルフルオロシクロブタン(PerFluoroCycloButane)及びベンゾシクロブテン(BenzoCycloButene)中の少なくとも一つであり、
前記有機保護層上にパターン化されたフォトレジストを形成する段階と、
前記薄膜トランジスタの前記ソース、前記ドレイン中の一つの上にコンタクトホールを形成するために前記有機保護層をエッチングする段階と、
酸素アッシング(ashing)で前記フォトレジストを除去し、前記有機保護層の表面に酸素アッシング(ashing)で無機絶縁層を形成するまで連続的に酸素アッシング(ashing)を行う段階と、
前記コンタクトホールを通して前記薄膜トランジスタの前記ソース、前記ドレイン中の一つと接続する画素電極を形成することを特徴とする液晶表示装置の製造方法。 - 前記有機保護層は、少なくともシリコン(Si)結合構造を含むことを特徴とする、請求項6記載の液晶表示装置の製造方法。
- 前記無機絶縁層を形成する段階は、酸素アッシング(ashing)によって前記有機保護層の表面を酸化シリコン(SiO2)に転換することを特徴とする、請求項6記載の液晶表示装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996-10414 | 1996-04-08 | ||
| KR1019960010414A KR100202231B1 (ko) | 1996-04-08 | 1996-04-08 | 액정표시장치의 제조방법 및 액정표시장치의 구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1068970A JPH1068970A (ja) | 1998-03-10 |
| JP4023866B2 true JP4023866B2 (ja) | 2007-12-19 |
Family
ID=19455205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09979597A Expired - Lifetime JP4023866B2 (ja) | 1996-04-08 | 1997-04-02 | 液晶表示装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP4023866B2 (ja) |
| KR (1) | KR100202231B1 (ja) |
| DE (1) | DE19714510C2 (ja) |
| FR (1) | FR2747233B1 (ja) |
| GB (1) | GB2312073B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223153B1 (ko) * | 1996-05-23 | 1999-10-15 | 구자홍 | 액티브 매트릭스 액정표시장치의 제조방법 및 액티브매트릭스액정표시장치 |
| KR100251091B1 (ko) * | 1996-11-29 | 2000-04-15 | 구본준 | 액정표시장치의 제조방법 및 그 제조방법으로 제조되는 액정표시장치 |
| JP3431128B2 (ja) | 1998-08-05 | 2003-07-28 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2000353809A (ja) * | 1999-03-02 | 2000-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US7821065B2 (en) | 1999-03-02 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same |
| GB2350204B (en) | 1999-05-21 | 2003-07-09 | Lg Philips Lcd Co Ltd | Liquid crystal display and fabrication method thereof |
| KR100317625B1 (ko) * | 1999-05-25 | 2001-12-22 | 구본준, 론 위라하디락사 | 박막트랜지스터의 제조방법 |
| KR100326881B1 (ko) * | 1999-10-15 | 2002-03-13 | 구본준, 론 위라하디락사 | 액정표시소자 및 그 제조방법 |
| KR100752204B1 (ko) * | 1999-12-28 | 2007-08-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치와 그 제조방법 |
| DE10046411A1 (de) * | 2000-09-18 | 2002-03-28 | Philips Corp Intellectual Pty | Projektionseinrichtung mit Flüssigkristall-Lichtmodulator |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
| TWI238444B (en) | 2002-12-10 | 2005-08-21 | Seiko Epson Corp | Method for manufacturing optoelectronic device, optoelectronic device and electronic machine |
| KR100915864B1 (ko) * | 2002-12-26 | 2009-09-07 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판의 제조방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4636038A (en) * | 1983-07-09 | 1987-01-13 | Canon Kabushiki Kaisha | Electric circuit member and liquid crystal display device using said member |
| US4646424A (en) * | 1985-08-02 | 1987-03-03 | General Electric Company | Deposition and hardening of titanium gate electrode material for use in inverted thin film field effect transistors |
| US5032883A (en) * | 1987-09-09 | 1991-07-16 | Casio Computer Co., Ltd. | Thin film transistor and method of manufacturing the same |
| JPH04257826A (ja) * | 1991-02-13 | 1992-09-14 | Sharp Corp | アクティブマトリクス基板の製造方法 |
| JPH05210116A (ja) * | 1992-01-31 | 1993-08-20 | Canon Inc | 液晶表示装置 |
| US5412493A (en) * | 1992-09-25 | 1995-05-02 | Sony Corporation | Liquid crystal display device having LDD structure type thin film transistors connected in series |
| DE69332142T2 (de) * | 1992-12-25 | 2003-03-06 | Sony Corp., Tokio/Tokyo | Substrat mit aktiver Matrix |
| US5441765A (en) * | 1993-09-22 | 1995-08-15 | Dow Corning Corporation | Method of forming Si-O containing coatings |
| JPH07302912A (ja) * | 1994-04-29 | 1995-11-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1996
- 1996-04-08 KR KR1019960010414A patent/KR100202231B1/ko not_active Expired - Lifetime
-
1997
- 1997-04-02 JP JP09979597A patent/JP4023866B2/ja not_active Expired - Lifetime
- 1997-04-07 GB GB9707017A patent/GB2312073B/en not_active Expired - Lifetime
- 1997-04-07 FR FR9704209A patent/FR2747233B1/fr not_active Expired - Lifetime
- 1997-04-08 DE DE19714510A patent/DE19714510C2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100202231B1 (ko) | 1999-06-15 |
| DE19714510C2 (de) | 2000-05-25 |
| GB9707017D0 (en) | 1997-05-28 |
| FR2747233A1 (fr) | 1997-10-10 |
| GB2312073A (en) | 1997-10-15 |
| GB2312073B (en) | 1998-06-24 |
| DE19714510A1 (de) | 1997-11-06 |
| JPH1068970A (ja) | 1998-03-10 |
| FR2747233B1 (fr) | 2000-09-15 |
| KR970071092A (ko) | 1997-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6001539A (en) | Method for manufacturing liquid crystal display | |
| US6927105B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| US6338989B1 (en) | Array substrate for use in liquid crystal display device and method of manufacturing the same | |
| KR970048855A (ko) | 액정표시장치의 제조방법 | |
| JP2001319876A (ja) | 写真エッチング用装置及び方法、そしてこれを利用した液晶表示装置用薄膜トランジスタ基板の製造方法 | |
| JP4023866B2 (ja) | 液晶表示装置の製造方法 | |
| JPH0338065A (ja) | 薄膜トランジスタアレイ | |
| KR100229611B1 (ko) | 액정표시장치의 제조방법 | |
| TW200910603A (en) | Method for manufacturing a pixel structure of a liquid crystal display | |
| TWI459477B (zh) | 畫素結構及其製作方法 | |
| JP2000002886A (ja) | 液晶表示装置の製造方法 | |
| JP4309331B2 (ja) | 表示装置の製造方法及びパターン形成方法 | |
| KR100272255B1 (ko) | 박막트랜지스터제조방법 | |
| KR100495793B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 제조 방법 | |
| CN101170085A (zh) | 薄膜晶体管阵列基板及其制作方法 | |
| JP4044999B2 (ja) | 平面表示装置用アレイ基板、及びその製造方法 | |
| KR20060021530A (ko) | 박막트랜지스터 액정표시장치의 어레이 기판 제조방법 | |
| US6458613B1 (en) | Method for manufacturing a liquid crystal display using a selective etching method | |
| JPH0812539B2 (ja) | 表示装置及びその製造方法 | |
| KR100663288B1 (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
| EP0936668B1 (en) | Method of producing thin film transistor | |
| JP2001051297A (ja) | アレイ基板及びその製造方法 | |
| KR100205867B1 (ko) | 액티브매트릭스기판의 제조방법 및 그 방법에 의해제조되는액티브매트릭스기판 | |
| JP4152396B2 (ja) | 薄膜トランジスタアレイの製造方法 | |
| KR20060021531A (ko) | 박막트랜지스터 액정표시장치의 어레이 기판 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040402 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040507 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060609 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061017 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061226 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070323 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070328 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070626 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070911 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071002 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121012 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121012 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131012 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |