JP4033811B2

JP4033811B2 - Flip chip mounting body

Info

Publication number: JP4033811B2
Application number: JP2003175300A
Authority: JP
Inventors: 国広丹; 昌浩東口
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2003-06-19
Filing date: 2003-06-19
Publication date: 2008-01-16
Anticipated expiration: 2023-06-19
Also published as: KR100602865B1; JP2005012022A; TW200504810A; KR20040111126A; TWI256708B

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の一平面に配列された複数個の外部接続端子が半田を介して実装基板の配線パターンに電気的に接続されたフリップチップ実装体に関するものである。
【０００２】
【従来の技術】
例えばＢＧＡ（ボールグリットアレイ）やＣＳＰ（チップサイズパッケージ）、ＷＬＣＳＰ（ウエハレベルＣＳＰ）、ベアチップなど、一平面に複数個の外部接続端子が配列された半導体装置を実装基板に電気的に接続する際、半導体装置の外部接続端子を実装基板上に直接接続するフリップチップ実装体が用いられている（例えば、特許文献１参照。）。フリップチップ実装体は、従来使用されてきたワイヤボンディングに比べ配線長が短く、電気的特性に優れ、実装面積を小さくできるなどの特徴をもっている。
【０００３】
フリップチップ実装体を実現するためのフリップチップ実装方法として、半導体装置の電極パッド上にアンダーボール冶金と呼ばれる土台を介して搭載された半田ボールを用いる方法（Ｃ４（Controlled Collapse Chip Connection）工法と呼ばれる）がある。半田ボールの形成方法は例えば特許文献２に開示されている。
【０００４】
【特許文献１】
特許第２８３３２７２号公報
【特許文献２】
特開２００２−２８９６３７号公報
【０００５】
【発明が解決しようとする課題】
Ｃ４工法では、半導体装置の外部接続端子として半田ボールを用いるが、隣り合う半田ボールが接続されるのを防止するために、半導体装置のパッドピッチに制約があり、半導体装置の微細化を妨げるという問題があった。
そこで本発明は、半導体装置の微細化に対応することができるフリップチップ実装体を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
本発明のフリップチップ実装体は、半導体装置の一平面に配列された複数個の外部接続端子が半田を介して実装基板の配線パターンに電気的に接続されたフリップチップ実装体であって、実装基板の配線パターン形成面に、少なくとも上記外部接続端子に対応して開口部をもつ絶縁性材料層が形成されており、上記開口部内に形成された半田により上記外部接続端子と上記配線パターンが電気的に接続されているものである。さらに、実装基板に実装された半導体装置はポッティング材により覆われており、上記配線パターン形成面に上記ポッティング材をはじく材料パターンが半導体装置の実装領域を囲んで形成されており、上記材料パターン上には上記絶縁性材料層は形成されていない。
【０００８】
本発明のフリップチップ実装体によれば、半導体装置の隣り合う外部接続端子の間に絶縁性材料層を存在させることができ、Ｃ４等の従来のフリップチップ実装方法と比較してパッドピッチを小さくできるので、半導体装置の微細化に対応することができる。
【０００９】
さらに、絶縁性材料層の厚みにより、半導体装置の外部接続端子、実装基板の配線パターン間の半田の高さを制御することができるので、従来技術に比べて半田の高さを高くすることができる。半田の高さを高くすることにより、熱膨張や外力による応力を緩和することができる。
【００１０】
さらに、従来技術のようには半導体装置のパッド上に半田ボールを形成する工程は必要ないので、製造コストの低減を図ることができる。
さらに、絶縁性材料層の開口部へ半田ペーストを充填する際の半田印刷マスクの精度、印刷マスク位置合わせ精度を半導体装置に半田ボールを搭載する場合に比べて緩和することができるので、製造コストの低減を図ることができ、プロセスマージン（歩留まり）を向上させることができる。
さらに、コンデンサや抵抗などのチップ部品と同じプロセスで半導体装置を実装することができるので、製造コストを低減することができる。
【００１１】
さらに、従来技術では半導体装置に半田バンプを搭載するためにパッド形状は正方形や略正方形に制約されていたが、本発明のフリップチップ実装体では半導体装置に半田バンプを搭載する必要はないので、パッド形状を円形や長方形など所望の形状に形成することができ、汎用性が増す。
さらに、実装基板に実装された半導体装置はポッティング材により覆われており、上記配線パターン形成面に上記ポッティング材をはじく材料パターンが半導体装置の実装領域を囲んで形成されており、上記材料パターン上には上記絶縁性材料層は形成されていないので、半導体装置の実装領域をポッティング材で覆う際に、ポッティング材は半導体装置の実装領域を囲んで形成された材料パターンによりはじかれ、半導体装置の実装領域において半導体装置と実装基板の間には浸入しないので、半導体装置、実装基板間のポッティング材に起因する不具合、例えばポッティング材の熱膨張による半導体装置のパッドの破壊などを防止することができる。
【００１２】
【発明の実施の形態】
本発明のフリップチップ実装体において、上記絶縁性材料層は半導体装置の上記一平面とは間隔をもって形成されていることが好ましい。その結果、絶縁性材料層が熱膨張した際に半導体装置の上記一平面を押し上げるのを防止することができる。
ここで、上記絶縁性材料層について熱膨張係数が大きいものを用いるようにすれば、半田のリフロー処理の過熱時において絶縁性材料層の膨張により絶縁性材料層の上面で半導体装置の上記一平面を押し上げることができ、冷却時の絶縁性材料層の収縮により半導体装置の上記一平面と絶縁性材料層の上面の間に間隔を容易に形成することができる。
【００１３】
さらに、上記開口部内に形成された半田は、上記開口部の内壁とは間隔をもって形成されていることが好ましい。その結果、絶縁性材料層が熱膨張した際に開口部の内壁が半田に接触するのを防止することができる。
【００１４】
また、上記外部接続端子の平面形状が略長方形である場合、上記開口部は上記外部接続端子の平面形状に対応して略長方形に形成されていることが好ましい。その結果、平面形状が略長方形の外部接続端子を備えた半導体装置のフリップチップ実装に対応することができ、半導体装置の外部接続端子の形状及び配置を変更しなくても、外部接続端子を配線パターンに電気的に接続することができる。この場合、開口部内に複数の配線パターンを配置するようにすれば、配線パターンと半田との間に複数のアーチ状の接続点を形成することができ、半田による応力緩和の機能を向上させることができる。ただし、本発明において、外部接続端子及び上記開口部の平面形状は略長方形に限定されるものではない。
【００１６】
【実施例】
図１は、フリップチップ実装体の一実施例を概略的に示す図であり、（Ａ）は半導体装置の実装領域の平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ｂ）の破線円で囲まれた部分を拡大して示す断面図である。（Ａ）ではポッティング材の図示は省略している。
【００１７】
実装基板１上に配線パターン３及び材料パターン５が形成されている。配線パターン３及び材料パターン５は同じ材料、例えば銅により形成されており、表面には金メッキが施されている。材料パターン５は、半導体装置７の実装領域を囲んで帯状に形成されており、配線パターン３と交差する部分では分断されて、配線パターン３とは絶縁されている。配線パターン３の線幅は例えば５０μｍ（マイクロメートル）であり、材料パターン５の線幅は例えば１００μｍである。
【００１８】
実装基板１の配線パターン３及び材料パターン５の形成面に絶縁性材料層９が形成されている。絶縁性材料層９はレジストと称されることもある。ただし、本発明を構成する絶縁性材料層はレジストと称されるものに限定されるものではない。
絶縁性材料層９には、半導体装置７の外部接続端子１１に対応して、平面形状が円形の開口部９ａが形成されている。開口部９ａの形成位置は配線パターン３の端部にも対応している。
【００１９】
絶縁性材料層９には、材料パターン５の形成領域に対応して開口部９ｂも形成されている。開口部９ｂは半導体装置７の実装領域を囲んで連続する溝状に形成されており、配線パターン３の一部分の上にも形成されている。
絶縁性材料層９の高さは例えば１００μｍ、開口部９ａの開口寸法は例えば８０μｍ、開口部９ｂの幅寸法は例えば１００μｍである。
【００２０】
開口部９ａ内に配線パターン３と外部接続端子１１を電気的に接続するための半田１３が形成されている。半田１３は開口部９ａの内壁とは間隔をもって形成されている。半導体装置７の外部接続端子１１は、例えば無電解メッキにより形成されたものであり、平面寸法は直径が６０μｍである。ただし、外部接続端子１１は無電解メッキにより形成された突起電極に限定されるものではなく、例えばワイヤーボンダーを利用した金バンプなど、他の外部接続端子であってもよい。
【００２１】
また、半田１３は絶縁性材料層９よりも高く形成されており、半導体装置７は絶縁性材料層９とは間隔をもって配置されている。半導体装置７の外部接続端子１１形成面と絶縁性材料層９の上面の間隔は例えば１０μｍである。
実装基板１上に、半導体装置７を覆うポッティング材１５が形成されている。ポッティング材１５は、導電性パターン５上、半導体装置７と絶縁性材料層９の間、及び開口部９ａ内には形成されていない。ポッティング材１５としては、金メッキされた材料パターン５に対して濡れ性が悪いもの、例えばエポキシ系のＲ１００６（ナガセケムテックス株式会社の製品）を挙げることができる。ただし、ポッティング材１５はこれに限定されるものではなく、シリコン系やアクリル系のものでもよい。
【００２２】
図２はフリップチップ実装方法の一例を概略的に示す工程断面図である。図１及び図２を参照してこの実装方法例を説明する。
（１）配線パターン３と、半導体装置の実装領域を囲む材料パターン（図示は省略、図１の符号５参照）が形成され、さらに、開口部９ａ及び開口部（図示は省略、図１の符号９ｂ参照）をもつ絶縁性材料層９が形成された実装基板１を半田ペースト印刷機に配置する（（ａ）参照）。
【００２３】
（２）絶縁性材料層９の開口部９ａに対応して開口部１７ａが形成された半田印刷マスク１７を準備し、開口部９ａと開口部１７ａを位置合わせして、半田印刷マスク１７を絶縁性材料層９上に配置する。半田印刷マスク１７には、半導体装置の実装領域を囲む材料パターン上の開口部（図１の符号９ｂ参照）に対応する開口部は形成されていない（（ｂ）参照）。
【００２４】
（３）半田印刷マスク１７上に半田ペーストを載せ、スキージ１９を移動させて半田ペーストを印刷し、開口部９ａ，１７ａ内に半田ペースト２１を充填する（（ｃ）参照）。
（４）半田印刷マスク１７を実装基板１からはずす。このとき、半田ペースト２１は半田印刷マスク１７の厚み分だけ絶縁性材料層９の上面から突出している（（ｄ）参照）。
（５）半田ペースト２１と外部接続端子１１を位置合わせして、半導体装置７を実装基板１に搭載する（（ｅ）参照）。
【００２５】
（６）半導体装置７を搭載した実装基板１をリフロー炉に投入し、半田ペースト２１のリフローを実施する。このとき、絶縁性材料層９は熱膨張し、絶縁性材料層９の上面は半導体装置７を押し上げ、開口部９ａの内壁は半田ペースト２１を開口部９ａの中央側へ押す。また、半田ペースト２１はフラックス成分が蒸発して収縮して半田１３が形成される。リフロー後、温度の低下に伴って絶縁性材料層９が収縮し、半導体装置７と絶縁性材料層９の間、及び半田１３と開口部９ａの内壁の間に間隔が形成される（（ｆ）参照）。
【００２６】
（７）半導体装置７の実装領域を含む実装基板１上にポッティング材１５を形成する。このとき、ポッティング材１５は材料パターン５にはじかれて、半導体装置７と絶縁性材料層９の間には浸入しない。この実装方法例では、半導体装置７と絶縁性材料層９の間にアンダーフィル材は充填していない（図１参照）。
以上により、半導体装置７の実装を完了する。
【００２７】
上記の実施例において、絶縁性材料層９として、熱膨張係数の高いもの、特に高さ方向に熱膨張係数が高いものを用いることが好ましい。これにより、半導体装置７と絶縁性材料層９の間隔を大きくすることができ、実装基板１の曲げ応力に対して余裕をもたせることができる。さらに、半田１３の高さを高くすることもできる。また、実使用上の温度は半田ペースト２１のリフロー時と同程度の温度までは上がらないので、絶縁性材料層９が半導体装置７を押し上げることはないと考えられる。
【００２８】
さらに、開口部９ａ内に形成された半田１３は、開口部９ａの内壁とは間隔をもって形成されているので、絶縁性材料層９が熱膨張した際に開口部９ａの内壁が半田１３に接触するのを防止することができる。
【００２９】
また、絶縁性材料層９は、硬度が低く、弾性が高いものが好ましい。これにより、曲げ試験実施時などに、半導体装置７と絶縁性材料層９が接触した場合であっても、絶縁性材料層９が半導体装置７に与える応力を緩和することができる。さらに、半導体装置７下にアンダーフィルが充填されている場合には、アンダーフィルに含まれるシリカ粒に応力が集中して半導体装置７のデバイス特性を変動させることがあるが、硬度が低く、弾性が高い絶縁性材料層９を用いることにより、アンダーフィル中のシリカ粒に起因する応力を緩和することができる。さらに、絶縁性材料層９のパターンが細くなっても、割れにくくすることができる。また、絶縁性材料層９は、光透過性が高いものが好ましい。これにより、絶縁性材料層９の膜厚を厚くしても、開口部９ａ及び９ｂを精度よく形成することができる。
【００３０】
上記の実施例では、半導体装置７の隣り合う外部接続端子１１の間に絶縁性材料層９を存在させることができる。これにより、Ｃ４等の従来のフリップチップ実装方法と比較して半導体装置のパッドピッチを小さくできるので、半導体装置の微細化に対応することができる。
【００３１】
さらに、絶縁性材料層９の厚みにより、半田１３の高さを制御することができるので、従来技術に比べて半田１３の高さを高くすることができる。半田１３の高さを高くすることにより、熱膨張や外力による応力を緩和することができる。
【００３２】
さらに、従来技術のようには半導体装置のパッド上に半田ボールを形成する工程は必要ないので、製造コストの低減を図ることができる。
さらに、絶縁性材料層９の開口部９ａへ半田ペースト２１を充填する際の半田印刷マスク１７の精度、印刷マスク１７の位置合わせ精度を半導体装置に半田ボールを搭載する場合に比べて緩和することができるので、製造コストの低減を図ることができ、プロセスマージンを向上させることができる。
さらに、コンデンサや抵抗などのチップ部品と同じプロセスで半導体装置７を実装することができるので、製造コストを低減することができる。
【００３３】
さらに、実装基板１と半導体装置７の間にはポッティング材１５は浸入していないので、実装基板１、半導体装置７間のポッティング材に起因する不具合、例えばポッティング材の熱膨張による半導体装置７のパッドの破壊などを防止することができる。
【００３４】
また、実装基板１と半導体装置７の間にアンダーフィルを充填する場合、アンダーフィルはシリコン樹脂など柔らかく弾性のある材料が好ましい。
また、実装基板１の材料は、柔らかく弾性のある材料が好ましい。これにより、衝撃に対して半導体装置７のパッドの破壊などを防止することができる。実装基板１の構成例として、例えば、ガラスエポキシ多層材料(基板コア材)、ビルドアップ用材料（パターン接着材）、絶縁性材料層（基板表面絶縁材）を挙げることができる。
【００３５】
上記の実施例では、絶縁性材料層９の開口部９ａの平面形状は半導体装置７の外部接続端子１１の形状に合わせて円形に形成されているが、本発明はこれに限定されるものではなく、開口部９ａの平面形状は例えば略正方形や略長方形、楕円形など、任意の形状に変更することができる。これにより、半導体装置の外部接続端子の形状に合わせて絶縁性材料層の開口部及び半田の形状を変更することができ、汎用性が増す。
【００３６】
また、上記の実施例では外部接続端子９ごとに開口部９ａを設けているが、本発明はこれに限定されるものではなく、絶縁性材料層の開口部は、複数の上記外部接続端子の配置位置に対応して連通して形成されていてもよい。
【００３７】
図３は、フリップチップ実装体の他の実施例における半田形成領域を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＹ−Ｙ位置での断面図を示す。図１と同じ機能を果たす部分には同じ符号を付す。
【００３８】
半導体装置７に、平面形状が略長方形の外部接続端子２３が形成されている。実装基板１上に、外部接続端子２３に対応して配線パターン３，３が形成されている。実装基板１の配線パターン３形成面に絶縁性材料層９が形成されている。絶縁性材料層９には、半導体装置７の外部接続端子２３に対応して平面形状が略長方形の開口部９ｃが形成されている。開口部９ｃの形成位置は配線パターン３，３の端部にも対応している。
【００３９】
開口部９ｃ内に配線パターン３，３と外部接続端子２３を電気的に接続するための半田２５が形成されている。半田２５は、配線パターン３，３及び外部接続端子２３で共通に形成されている。また、半田２５は開口部９ｃの内壁とは間隔をもって形成されている。また、半田２５は絶縁性材料層９よりも高く形成されており、半導体装置７は絶縁性材料層９とは間隔をもって配置されている。
【００４０】
このように、平面形状が略長方形の外部接続端子２３及び２本の配線パターン３，３に対応して、絶縁性材料層９に平面形状が略長方形の開口部９ｃが形成することにより、外部接続端子２３の平面形状が略長方形の場合であっても、外部接続端子２３の形状及び配置を変更しなくても、外部接続端子２３を２本の配線パターン３，３に電気的に接続することができる。
【００４１】
さらに、開口部９ｃ内に２本の配線パターン３，３を配置することにより、配線パターン３，３と半田２５との間にアーチ状の接続点を形成することができ（図３（Ｂ）参照）、半田２５による応力緩和の機能を向上させることができる。
【００４２】
この実施例では、外部接続端子２３に対する配線パターンとして２本の配線パターン３，３を用いているが、本発明はこれに限定されるものではなく、外部接続端子に対する配線パターンは１本であってもよいし、３本以上であってもよい。外部接続端子に対応して３本以上の配線パターンを配置した場合には、図３に示した実施例と同様に、配線パターンと半田との間にアーチ状の接続点を形成することができる。また、接続孔内に配置される配線パターンは棒状のものに限定されるものではなく、例えば平板状や帯状など、他の形状であってもよい。
【００４３】
また、この実施例では平面形状が略長方形の外部接続端子２３に対応して平面形状が略長方形の開口部９ｃを備えているが、本発明はこれに限定されるものではなく、平面形状が略長方形の外部接続端子に対する開口部の平面形状は略正方形や楕円形など、他の形状であってもよい。
【００４４】
また、半導体装置の外部接続端子の平面形状は円形や略長方形に限定されるものではなく、例えば略正方形や楕円形、多角形など、他の形状であってもよい。その場合、絶縁性材料層の開口部の平面形状を外部接続端子の形状に合わせて形成することができる。
【００４５】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００４６】
【発明の効果】
請求項１に記載のフリップチップ実装体では、実装基板の配線パターン形成面に、少なくとも外部接続端子に対応して開口部をもつ絶縁性材料層が形成されており、開口部内に形成された半田により外部接続端子と配線パターンが電気的に接続されているようにしたので、半導体装置の隣り合う外部接続端子の間に絶縁性材料層を存在させることができ、半導体装置の微細化に対応することができる。
さらに、従来技術に比べて半田の高さを高くすることができ、熱膨張や外力による応力を緩和することができる。
さらに、従来技術のようには半導体装置のパッド上に半田ボールを形成する工程は必要ないので、製造コストの低減を図ることができる。さらに、絶縁性材料層の開口部へ半田ペーストを充填する際の半田印刷マスクの精度、印刷マスク位置合わせ精度を半導体装置に半田ボールを搭載する場合に比べて緩和することができるので、製造コストの低減を図ることができ、プロセスマージン（歩留まり）を向上させることができる。
さらに、コンデンサや抵抗などのチップ部品と同じプロセスで半導体装置を実装することができるので、製造コストを低減することができる。
さらに、半導体装置に半田バンプを搭載する必要はないので、パッド形状を円形や長方形など所望の形状に形成することができ、汎用性が増す。
さらに、実装基板に実装された半導体装置はポッティング材により覆われており、上記配線パターン形成面に上記ポッティング材をはじく材料パターンが半導体装置の実装領域を囲んで形成されており、上記材料パターン上には上記絶縁性材料層は形成されていないので、半導体装置の実装領域をポッティング材で覆う際に、ポッティング材は半導体装置の実装領域を囲んで形成された材料パターンによりはじかれ、半導体装置の実装領域において半導体装置と実装基板の間には浸入しないので、半導体装置、実装基板間のポッティング材に起因する不具合、例えばポッティング材の熱膨張による半導体装置のパッドの破壊などを防止することができる。
【００４７】
請求項２に記載のフリップチップ実装体では、絶縁性材料層は半導体装置の一平面とは間隔をもって形成されているようにしたので、絶縁性材料層が熱膨張した際に半導体装置の一平面を押し上げるのを防止することができる。
【００４８】
請求項３に記載のフリップチップ実装体では、開口部内に形成された半田は、開口部の内壁とは間隔をもって形成されているようにしたので、絶縁性材料層が熱膨張した際に開口部の内壁が半田に接触するのを防止することができる。
【００４９】
請求項４に記載のフリップチップ実装体では、外部接続端子は平面形状が略長方形に形成されており、開口部は上記外部接続端子の平面形状に対応して略長方形に形成されているようにしたので、平面形状が略長方形の外部接続端子を備えた半導体装置のフリップチップ実装に対応することができ、半導体装置の外部接続端子の形状及び配置を変更しなくても、外部接続端子を配線パターンに電気的に接続することができる。
【図面の簡単な説明】
【図１】フリップチップ実装体の一実施例を概略的に示す図であり、（Ａ）は半導体装置の実装領域の平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図、（Ｃ）は（Ｂ）の破線円で囲まれた部分を拡大して示す断面図である。
【図２】フリップチップ実装方法の一例を概略的に示す工程断面図である。
【図３】フリップチップ実装体の他の実施例における半田形成領域を概略的に示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＹ−Ｙ位置での断面図を示す。
【符号の説明】
１実装基板
３配線パターン
５材料パターン
７半導体装置
９絶縁性材料層（絶縁性材料層）
９ａ，９ｂ，９ｃ開口部
１１，２３外部接続端子
１３，２５半田
１５ポッティング材
１７半田印刷マスク
１７ａ開口部
１９スキージ
２１半田ペースト[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a flip chip mounting body in which a plurality of external connection terminals arranged in a plane is electrically connected to the wiring pattern of the mounting substrate via the solder of the semiconductor device.
[0002]
[Prior art]
For example, when electrically connecting a semiconductor device in which a plurality of external connection terminals are arranged on one plane, such as BGA (ball grit array), CSP (chip size package), WLCSP (wafer level CSP), and bare chip, to a mounting substrate. A flip chip mounting body is used in which external connection terminals of a semiconductor device are directly connected to a mounting substrate (see, for example, Patent Document 1). The flip chip mounting body has features such that the wiring length is shorter than that of conventionally used wire bonding, the electrical characteristics are excellent, and the mounting area can be reduced.
[0003]
As a flip chip mounting method for realizing a flip chip mounting body, a method using a solder ball mounted on an electrode pad of a semiconductor device via a base called underball metallurgy (called a C4 (Controlled Collapse Chip Connection) method) ) A method for forming solder balls is disclosed in Patent Document 2, for example.
[0004]
[Patent Document 1]
Japanese Patent No. 2833272 [Patent Document 2]
Japanese Patent Application Laid-Open No. 2002-289637
[Problems to be solved by the invention]
In the C4 method, solder balls are used as external connection terminals of the semiconductor device. However, in order to prevent adjacent solder balls from being connected, the pad pitch of the semiconductor device is limited, which prevents miniaturization of the semiconductor device. There was a problem.
Accordingly, an object of the present invention is to provide a flip chip mounting body that can cope with miniaturization of a semiconductor device.
[0006]
[Means for Solving the Problems]
A flip chip mounting body according to the present invention is a flip chip mounting body in which a plurality of external connection terminals arranged on one plane of a semiconductor device are electrically connected to a wiring pattern of a mounting substrate via solder. An insulating material layer having an opening corresponding to at least the external connection terminal is formed on the wiring pattern formation surface of the substrate, and the external connection terminal and the wiring pattern are electrically connected by solder formed in the opening. Connected. Further, the semiconductor device mounted on the mounting substrate is covered with a potting material, and a material pattern that repels the potting material is formed on the wiring pattern forming surface so as to surround a mounting region of the semiconductor device. The insulating material layer is not formed.
[0008]
According to the flip chip mounting body of the present invention, an insulating material layer can be present between adjacent external connection terminals of a semiconductor device, and the pad pitch is reduced as compared with a conventional flip chip mounting method such as C4. Therefore, it is possible to cope with miniaturization of the semiconductor device.
[0009]
Furthermore, since the height of the solder between the external connection terminal of the semiconductor device and the wiring pattern of the mounting substrate can be controlled by the thickness of the insulating material layer, the height of the solder can be increased as compared with the prior art. it can. By increasing the height of the solder, stress due to thermal expansion or external force can be relieved.
[0010]
Further, since the process of forming solder balls on the pads of the semiconductor device is not required unlike the prior art, the manufacturing cost can be reduced.
Furthermore, the solder printing mask accuracy and the printing mask alignment accuracy when filling the opening of the insulating material layer with solder paste can be relaxed compared to mounting solder balls on a semiconductor device. Can be reduced, and the process margin (yield) can be improved.
Furthermore, since the semiconductor device can be mounted by the same process as chip components such as capacitors and resistors, the manufacturing cost can be reduced.
[0011]
Furthermore, in the prior art, in order to mount solder bumps on a semiconductor device, the pad shape is limited to square or substantially square. However, in the flip chip mounting body of the present invention, it is not necessary to mount solder bumps on the semiconductor device. The pad shape can be formed into a desired shape such as a circle or a rectangle, and versatility is increased.
Further, the semiconductor device mounted on the mounting substrate is covered with a potting material, and a material pattern that repels the potting material is formed on the wiring pattern forming surface so as to surround a mounting region of the semiconductor device. Since the insulating material layer is not formed, when the mounting region of the semiconductor device is covered with the potting material, the potting material is repelled by the material pattern formed surrounding the mounting region of the semiconductor device. Since the semiconductor device does not penetrate between the semiconductor device and the mounting substrate in the mounting region, it is possible to prevent defects caused by the potting material between the semiconductor device and the mounting substrate, for example, destruction of the pads of the semiconductor device due to thermal expansion of the potting material. .
[0012]
DETAILED DESCRIPTION OF THE INVENTION
In the flip chip mounting body of the present invention, it is preferable that the insulating material layer is formed with a space from the one plane of the semiconductor device. As a result, it is possible to prevent the one plane of the semiconductor device from being pushed up when the insulating material layer is thermally expanded.
Here, if the insulating material layer having a large thermal expansion coefficient is used, the one surface of the semiconductor device is formed on the upper surface of the insulating material layer due to the expansion of the insulating material layer when the solder reflow process is overheated. The space can be easily formed between the one plane of the semiconductor device and the upper surface of the insulating material layer by contraction of the insulating material layer during cooling.
[0013]
Furthermore, it is preferable that the solder formed in the opening is formed with an interval from the inner wall of the opening. As a result, it is possible to prevent the inner wall of the opening from coming into contact with the solder when the insulating material layer is thermally expanded.
[0014]
When the planar shape of the external connection terminal is substantially rectangular, the opening is preferably formed in a substantially rectangular shape corresponding to the planar shape of the external connection terminal. As a result, it is possible to cope with flip chip mounting of a semiconductor device having an external connection terminal having a substantially rectangular planar shape, and the external connection terminal can be wired without changing the shape and arrangement of the external connection terminal of the semiconductor device. It can be electrically connected to the pattern. In this case, if a plurality of wiring patterns are arranged in the opening, a plurality of arched connection points can be formed between the wiring pattern and the solder, and the function of stress relaxation by the solder is improved. Can do. However, in the present invention, the planar shape of the external connection terminal and the opening is not limited to a substantially rectangular shape.
[0016]
【Example】
1A and 1B are diagrams schematically showing an embodiment of a flip chip mounting body, where FIG. 1A is a plan view of a mounting area of a semiconductor device, and FIG. 1B is a cross-sectional view taken along line XX in FIG. (C) is sectional drawing which expands and shows the part enclosed by the broken-line circle | round | yen of (B). In (A), illustration of the potting material is omitted.
[0017]
A wiring pattern 3 and a material pattern 5 are formed on the mounting substrate 1. The wiring pattern 3 and the material pattern 5 are made of the same material, for example, copper, and the surface is gold-plated. The material pattern 5 is formed in a band shape so as to surround the mounting region of the semiconductor device 7. The material pattern 5 is divided at a portion intersecting the wiring pattern 3 and insulated from the wiring pattern 3. The line width of the wiring pattern 3 is, for example, 50 μm (micrometer), and the line width of the material pattern 5 is, for example, 100 μm.
[0018]
An insulating material layer 9 is formed on the formation surface of the wiring pattern 3 and the material pattern 5 of the mounting substrate 1. The insulating material layer 9 may be referred to as a resist. However, the insulating material layer constituting the present invention is not limited to what is called a resist.
An opening 9 a having a circular planar shape is formed in the insulating material layer 9 corresponding to the external connection terminal 11 of the semiconductor device 7. The formation position of the opening 9 a also corresponds to the end of the wiring pattern 3.
[0019]
In the insulating material layer 9, an opening 9 b is also formed corresponding to the formation region of the material pattern 5. The opening 9 b is formed in a continuous groove shape surrounding the mounting region of the semiconductor device 7, and is also formed on a part of the wiring pattern 3.
The insulating material layer 9 has a height of, for example, 100 μm, the opening 9a has an opening dimension of, for example, 80 μm, and the opening 9b has a width of, for example, 100 μm.
[0020]
Solder 13 for electrically connecting the wiring pattern 3 and the external connection terminal 11 is formed in the opening 9a. The solder 13 is formed at a distance from the inner wall of the opening 9a. The external connection terminal 11 of the semiconductor device 7 is formed by, for example, electroless plating, and has a planar dimension of 60 μm in diameter. However, the external connection terminal 11 is not limited to the protruding electrode formed by electroless plating, and may be another external connection terminal such as a gold bump using a wire bonder.
[0021]
Further, the solder 13 is formed higher than the insulating material layer 9, and the semiconductor device 7 is arranged with a gap from the insulating material layer 9. The interval between the external connection terminal 11 formation surface of the semiconductor device 7 and the upper surface of the insulating material layer 9 is, for example, 10 μm.
A potting material 15 that covers the semiconductor device 7 is formed on the mounting substrate 1. The potting material 15 is not formed on the conductive pattern 5, between the semiconductor device 7 and the insulating material layer 9, and in the opening 9a. Examples of the potting material 15 include materials having poor wettability with respect to the gold-plated material pattern 5, such as epoxy R1006 (product of Nagase ChemteX Corporation). However, the potting material 15 is not limited to this, and may be silicon or acrylic.
[0022]
FIG. 2 is a process sectional view schematically showing an example of a flip chip mounting method. An example of this mounting method will be described with reference to FIGS.
(1) A wiring pattern 3 and a material pattern (not shown, refer to reference numeral 5 in FIG. 1) surrounding the mounting area of the semiconductor device are formed, and further, an opening 9a and an opening (not shown, reference numeral in FIG. 1). 9b) is mounted on a solder paste printer (see (a)).
[0023]
(2) A solder printing mask 17 having an opening 17a formed corresponding to the opening 9a of the insulating material layer 9 is prepared, the opening 9a and the opening 17a are aligned, and the solder printing mask 17 is insulated. It arrange | positions on the property material layer 9. FIG. The solder printing mask 17 is not formed with an opening corresponding to the opening (see reference numeral 9b in FIG. 1) on the material pattern surrounding the mounting area of the semiconductor device (see (b)).
[0024]
(3) The solder paste is placed on the solder printing mask 17, the squeegee 19 is moved to print the solder paste, and the openings 9a and 17a are filled with the solder paste 21 (see (c)).
(4) The solder printing mask 17 is removed from the mounting substrate 1. At this time, the solder paste 21 protrudes from the upper surface of the insulating material layer 9 by the thickness of the solder printing mask 17 (see (d)).
(5) The solder paste 21 and the external connection terminal 11 are aligned, and the semiconductor device 7 is mounted on the mounting substrate 1 (see (e)).
[0025]
(6) The mounting substrate 1 on which the semiconductor device 7 is mounted is put into a reflow furnace, and the solder paste 21 is reflowed. At this time, the insulating material layer 9 is thermally expanded, the upper surface of the insulating material layer 9 pushes up the semiconductor device 7, and the inner wall of the opening 9a pushes the solder paste 21 toward the center of the opening 9a. In addition, the solder paste 21 contracts as the flux component evaporates to form the solder 13. After the reflow, the insulating material layer 9 contracts as the temperature decreases, and spaces are formed between the semiconductor device 7 and the insulating material layer 9 and between the solder 13 and the inner wall of the opening 9a ((f )reference).
[0026]
(7) The potting material 15 is formed on the mounting substrate 1 including the mounting region of the semiconductor device 7. At this time, the potting material 15 is repelled by the material pattern 5 and does not enter between the semiconductor device 7 and the insulating material layer 9. In this mounting method example , no underfill material is filled between the semiconductor device 7 and the insulating material layer 9 (see FIG. 1).
Thus, the mounting of the semiconductor device 7 is completed.
[0027]
In the above-described embodiment, it is preferable to use the insulating material layer 9 having a high thermal expansion coefficient, particularly one having a high thermal expansion coefficient in the height direction. Thereby, the space | interval of the semiconductor device 7 and the insulating material layer 9 can be enlarged, and a margin can be given with respect to the bending stress of the mounting substrate 1. FIG. Furthermore, the height of the solder 13 can be increased. Further, since the temperature in actual use does not rise to the same level as when the solder paste 21 is reflowed, it is considered that the insulating material layer 9 does not push up the semiconductor device 7.
[0028]
Furthermore, since the solder 13 formed in the opening 9a is formed at a distance from the inner wall of the opening 9a, the inner wall of the opening 9a contacts the solder 13 when the insulating material layer 9 is thermally expanded. Can be prevented.
[0029]
The insulating material layer 9 is preferably one having low hardness and high elasticity. Thereby, even when the semiconductor device 7 and the insulating material layer 9 are in contact with each other when the bending test is performed, the stress applied to the semiconductor device 7 by the insulating material layer 9 can be relaxed. Further, when the underfill is filled under the semiconductor device 7, stress may concentrate on the silica particles contained in the underfill to change the device characteristics of the semiconductor device 7, but the hardness is low and the elasticity is low. By using the insulating material layer 9 having a high value, the stress caused by the silica particles in the underfill can be relaxed. Furthermore, even if the pattern of the insulating material layer 9 becomes thin, it can be made difficult to break. Further, the insulating material layer 9 is preferably one having high light transmittance. Thereby, even if the film thickness of the insulating material layer 9 is increased, the openings 9a and 9b can be formed with high accuracy.
[0030]
In the above embodiment, the insulating material layer 9 can be present between the external connection terminals 11 adjacent to each other in the semiconductor device 7. As a result, the pad pitch of the semiconductor device can be reduced as compared with a conventional flip chip mounting method such as C4, so that the semiconductor device can be made finer.
[0031]
Furthermore, since the height of the solder 13 can be controlled by the thickness of the insulating material layer 9, the height of the solder 13 can be increased as compared with the prior art. By increasing the height of the solder 13, stress due to thermal expansion or external force can be relaxed.
[0032]
Further, since the process of forming solder balls on the pads of the semiconductor device is not required unlike the prior art, the manufacturing cost can be reduced.
Furthermore, the accuracy of the solder print mask 17 and the alignment accuracy of the print mask 17 when filling the opening 9a of the insulating material layer 9 with the solder paste 21 are reduced as compared with the case where the solder ball is mounted on the semiconductor device. Therefore, the manufacturing cost can be reduced and the process margin can be improved.
Furthermore, since the semiconductor device 7 can be mounted by the same process as chip components such as capacitors and resistors, the manufacturing cost can be reduced.
[0033]
Further, since the potting material 15 does not enter between the mounting substrate 1 and the semiconductor device 7, defects caused by the potting material between the mounting substrate 1 and the semiconductor device 7, for example, the thermal expansion of the potting material. The destruction of the pad can be prevented.
[0034]
Further, when filling the underfill between the mounting substrate 1 and the semiconductor device 7, the underfill is preferably made of a soft and elastic material such as silicon resin.
The material of the mounting substrate 1 is preferably a soft and elastic material. Thereby, destruction of the pads of the semiconductor device 7 against impact can be prevented. Examples of the configuration of the mounting substrate 1 include a glass epoxy multilayer material (substrate core material), a build-up material (pattern adhesive), and an insulating material layer (substrate surface insulating material).
[0035]
In the above embodiment, the planar shape of the opening 9a of the insulating material layer 9 is formed in a circular shape in accordance with the shape of the external connection terminal 11 of the semiconductor device 7, but the present invention is not limited to this. Instead, the planar shape of the opening 9a can be changed to an arbitrary shape such as a substantially square, a substantially rectangular, or an oval. Thereby, the shape of the opening of the insulating material layer and the shape of the solder can be changed in accordance with the shape of the external connection terminal of the semiconductor device, and versatility is increased.
[0036]
Further, in the above embodiment, the opening 9a is provided for each external connection terminal 9, but the present invention is not limited to this, and the opening of the insulating material layer is formed of a plurality of the external connection terminals. It may be formed so as to communicate with the arrangement position.
[0037]
3A and 3B are diagrams schematically showing a solder formation region in another embodiment of the flip chip mounting body, in which FIG. 3A is a plan view and FIG. 3B is a cross-sectional view at the YY position of FIG. Show. Parts having the same functions as those in FIG.
[0038]
External connection terminals 23 having a substantially rectangular planar shape are formed on the semiconductor device 7. On the mounting substrate 1, wiring patterns 3 and 3 are formed corresponding to the external connection terminals 23. An insulating material layer 9 is formed on the wiring pattern 3 forming surface of the mounting substrate 1. In the insulating material layer 9, an opening 9 c having a substantially rectangular planar shape is formed corresponding to the external connection terminal 23 of the semiconductor device 7. The positions where the openings 9c are formed also correspond to the ends of the wiring patterns 3 and 3.
[0039]
Solder 25 for electrically connecting the wiring patterns 3 and 3 and the external connection terminal 23 is formed in the opening 9c. The solder 25 is formed in common by the wiring patterns 3 and 3 and the external connection terminal 23. Further, the solder 25 is formed with an interval from the inner wall of the opening 9c. Further, the solder 25 is formed higher than the insulating material layer 9, and the semiconductor device 7 is disposed with a space from the insulating material layer 9.
[0040]
In this manner, the opening 9c having a substantially rectangular planar shape is formed in the insulating material layer 9 corresponding to the external connection terminal 23 having a substantially rectangular planar shape and the two wiring patterns 3 and 3, thereby providing an external Even when the planar shape of the connection terminal 23 is substantially rectangular, the external connection terminal 23 is electrically connected to the two wiring patterns 3 and 3 without changing the shape and arrangement of the external connection terminal 23. be able to.
[0041]
Furthermore, by arranging the two wiring patterns 3 and 3 in the opening 9c, an arch-shaped connection point can be formed between the wiring patterns 3 and 3 and the solder 25 (FIG. 3B). See), and the function of stress relaxation by the solder 25 can be improved.
[0042]
In this embodiment, the two wiring patterns 3 and 3 are used as the wiring pattern for the external connection terminal 23. However, the present invention is not limited to this, and there is only one wiring pattern for the external connection terminal. It may be three or more. When three or more wiring patterns are arranged corresponding to the external connection terminals, an arch-shaped connection point can be formed between the wiring pattern and the solder as in the embodiment shown in FIG. . Further, the wiring pattern disposed in the connection hole is not limited to a rod shape, and may be other shapes such as a flat plate shape or a belt shape.
[0043]
In this embodiment, the planar shape is provided with the opening 9c having a substantially rectangular shape corresponding to the external connection terminal 23 having a substantially rectangular shape. However, the present invention is not limited to this, and the planar shape is not limited to this. The planar shape of the opening with respect to the substantially rectangular external connection terminal may be another shape such as a substantially square shape or an oval shape.
[0044]
The planar shape of the external connection terminal of the semiconductor device is not limited to a circle or a substantially rectangle, and may be another shape such as a substantially square, an ellipse, or a polygon. In that case, the planar shape of the opening of the insulating material layer can be formed in accordance with the shape of the external connection terminal.
[0045]
As mentioned above, although the Example of this invention was described, this invention is not limited to these, A various change is possible within the range of this invention described in the claim.
[0046]
【The invention's effect】
In the flip chip mounting body according to claim 1, an insulating material layer having an opening corresponding to at least the external connection terminal is formed on the wiring pattern forming surface of the mounting substrate, and the solder formed in the opening since as external connection terminals and wiring patterns are electrically connected, it is possible to present the insulating material layer between the external connection terminal adjacent the semiconductor device, corresponding to the miniaturization of semiconductor devices be able to.
Furthermore, the height of the solder can be increased as compared with the prior art, and the stress due to thermal expansion and external force can be relieved.
Further, since the process of forming solder balls on the pads of the semiconductor device is not required unlike the prior art, the manufacturing cost can be reduced. Furthermore, the solder printing mask accuracy and the printing mask alignment accuracy when filling the opening of the insulating material layer with solder paste can be relaxed compared to mounting solder balls on a semiconductor device. Can be reduced, and the process margin (yield) can be improved.
Furthermore, since the semiconductor device can be mounted by the same process as chip components such as capacitors and resistors, the manufacturing cost can be reduced.
Furthermore, since it is not necessary to mount solder bumps on the semiconductor device, the pad shape can be formed in a desired shape such as a circle or a rectangle, and versatility is increased.
Further, the semiconductor device mounted on the mounting substrate is covered with a potting material, and a material pattern that repels the potting material is formed on the wiring pattern forming surface so as to surround a mounting region of the semiconductor device. Since the insulating material layer is not formed, when the mounting region of the semiconductor device is covered with the potting material, the potting material is repelled by the material pattern formed surrounding the mounting region of the semiconductor device. Since the semiconductor device does not penetrate between the semiconductor device and the mounting substrate in the mounting region, it is possible to prevent defects caused by the potting material between the semiconductor device and the mounting substrate, for example, destruction of the pads of the semiconductor device due to thermal expansion of the potting material. .
[0047]
In the flip chip mounting body according to claim 2, since the insulating material layer is formed at a distance from the one plane of the semiconductor device, the plane of the semiconductor device is expanded when the insulating material layer is thermally expanded. Can be prevented from being pushed up.
[0048]
In the flip chip mounting body according to claim 3, since the solder formed in the opening is formed with a gap from the inner wall of the opening, the opening is formed when the insulating material layer is thermally expanded. It is possible to prevent the inner wall from contacting the solder.
[0049]
In the flip chip mounting body according to claim 4, the external connection terminal has a planar shape formed in a substantially rectangular shape, and the opening is formed in a substantially rectangular shape corresponding to the planar shape of the external connection terminal. Therefore, it is possible to cope with flip chip mounting of a semiconductor device having an external connection terminal having a substantially rectangular planar shape, and wiring the external connection terminal without changing the shape and arrangement of the external connection terminal of the semiconductor device. It can be electrically connected to the pattern.
[Brief description of the drawings]
1A and 1B are diagrams schematically showing an embodiment of a flip chip mounting body, in which FIG. 1A is a plan view of a mounting region of a semiconductor device, and FIG. 1B is a cross-sectional view taken along line XX in FIG. (C) is sectional drawing which expands and shows the part enclosed by the broken-line circle | round | yen of (B).
FIG. 2 is a process cross-sectional view schematically showing an example of a flip chip mounting method.
FIGS. 3A and 3B are diagrams schematically showing a solder formation region in another embodiment of a flip chip mounting body, where FIG. 3A is a plan view, and FIG. 3B is a cross-sectional view at a YY position in FIG. Show.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Mounting substrate 3 Wiring pattern 5 Material pattern 7 Semiconductor device 9 Insulating material layer (insulating material layer)
9a, 9b, 9c Opening 11, 23 External connection terminal 13, 25 Solder 15 Potting material 17 Solder printing mask 17a Opening 19 Squeegee 21 Solder paste

Claims

In a flip chip mounting body in which a plurality of external connection terminals arranged in one plane of a semiconductor device are electrically connected to a wiring pattern of a mounting substrate via solder,
An insulating material layer having an opening corresponding to at least the external connection terminal is formed on the wiring pattern forming surface of the mounting substrate, and the external connection terminal and the wiring pattern are formed by solder formed in the opening. Electrically connected,
The semiconductor device mounted on the mounting substrate is covered with a potting material, and a material pattern that repels the potting material is formed on the wiring pattern forming surface so as to surround a mounting region of the semiconductor device. A flip chip mounting body in which the insulating material layer is not formed.

The flip-chip mounting body according to claim 1, wherein the insulating material layer is formed with an interval from the one plane of the semiconductor device.

3. The flip chip mounting body according to claim 1, wherein the solder formed in the opening is formed at a distance from an inner wall of the opening.

4. The flip according to claim 1, wherein the external connection terminal has a substantially rectangular planar shape, and the opening is formed in a substantially rectangular shape corresponding to the planar shape of the external connection terminal. 5. Chip mounting body.