JP4039376B2

JP4039376B2 - 半導体装置

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Inventors: 秀明田中; 正勝星; 哲也林
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Description

本発明は半導体装置に関する。

炭化珪素は、シリコンと比較して絶縁破壊電界強度がひと桁大きく、またシリコンと同様に熱酸化が行えることから、次世代の半導体材料として注目されている。中でも電力変換用素子への応用への期待が高く、近年、炭化珪素を材料に用いた高耐圧かつ低損失のパワートランジスタが提案されている。パワートランジスタの低損失化には、低オン抵抗化が必須であり、効果的にオン抵抗を低減可能なパワートランジスタとしての電界効果トランジスタが提案されている（例えば下記特許文献１参照）。

この電界効果トランジスタは、ヘテロ半導体領域と炭化珪素エピタキシャル層とによって形成されるヘテロ接合の障壁の高さを、ゲート電極からの電界によって変化させることでスイッチ動作を行うため、ＭＯＳ型電界効果トランジスタなどにおけるチャネル領域が存在せず、チャネル領域における電圧降下がない分、オン抵抗の低減が可能となる。また、ソース電極・ドレイン電極間に高電圧が印加された場合、ヘテロ接合界面のヘテロ半導体領域側に形成される蓄積層に電界が終端されてヘテロ半導体領域には電界が殆ど及ばず、ヘテロ半導体領域はブレークダウンを生じないため、高いソース電極・ドレイン電極間の耐圧を確保できるとされている。

特開２００３−２１８３９８号公報

しかしながら、上記の電界効果トランジスタの場合、トランジスタの駆動力を向上するためにヘテロ接合の障壁高さを小さく設定すると、ソース電極・ドレイン電極間に高電圧が印加された場合にヘテロ接合界面からのリーク電流が増加するというトレードオフの関係がある。そのため、ヘテロ接合の障壁高さの最適化のみで高耐圧化と低オン抵抗化の両立を図るには限界があった。

本発明は上記点に鑑みて成されたものであり、本発明の目的は、低オン抵抗で且つリーク電流の少ない高耐圧の半導体装置を提供することにある。

上記目的を達成するために、本発明においては、第１導電型の第１の半導体材料からなる半導体基体とヘテロ接合し前記第１の半導体材料とはバンドギャップの異なる第２の半導体材料からなるヘテロ半導体領域と、前記半導体基体と前記へテロ半導体領域との接合部に隣接して第１のゲート絶縁膜を介して配設された第１のゲート電極と、前記ヘテロ半導体領域に接触するソース電極と、前記半導体基体に接触するドレイン電極とを有し、前記第１のゲート絶縁膜及びヘテロ半導体領域を介して前記第１のゲート電極の少なくとも一部と対向する部位に前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域とを有する半導体装置を構成する。

本発明の実施により、低オン抵抗で且つリーク電流の少ない高耐圧の半導体装置を提供することが可能となる。

以下、本発明の実施の形態について図面に従って説明する。

（第１の実施形態）
図１は本発明の第１の実施形態における半導体装置の断面図を示したものである。本実施形態においては、特許請求の範囲に記載の第１導電型はＮ型であり、第１の半導体材料は炭化珪素であり、第２の半導体材料は多結晶シリコンである。

図１において、Ｎ型の炭化珪素基板１と炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２とからなる、第１導電型の第１の半導体材料からなる半導体基体である炭化珪素半導体基体１００と、炭化珪素半導体基体１００とヘテロ接合する、炭化珪素とはバンドギャップの異なる第２の半導体材料であるＮ型の多結晶シリコンからなるヘテロ半導体領域３と、炭化珪素エピタキシャル層２とヘテロ半導体領域３とによって形成されるヘテロ接合部に隣接して第１のゲート絶縁膜４を介して配設された第１のゲート電極５と、第１のゲート絶縁膜４及びヘテロ半導体領域３を介して第１のゲート電極５と対向する部分を有し且つヘテロ半導体領域３に接触するように配設された第２導電型であるＰ型の炭化珪素６と、ヘテロ半導体領域３に接触するソース電極８と、炭化珪素半導体基体１００に接触するドレイン電極９とが形成されている。

Ｐ型の炭化珪素６の、第１のゲート電極５と対向する部分が、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域となっており、この領域はヘテロ半導体領域３に接触している。すなわち、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域が、第２導電型であるＰ型の、第１の半導体材料である炭化珪素によって構成され且つへテロ半導体領域３に接触している。なお、ここで、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域は、ヘテロ半導体領域３が形成される半導体基体１００が、ヘテロ半導体領域３に対して及ぼすビルトイン電界より、大きいビルトイン電界をヘテロ半導体領域３に対して及ぼす領域であると定義される。

ソース電極８と第１のゲート電極５は層間絶縁膜１１によって電気的に絶縁されている。また、図示はしていないが、Ｐ型の炭化珪素６中の、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域は、図１の奥行き方向でソース電極８と接触している。

次に、本実施形態における半導体装置の動作について、図面に従って説明する。

図２は、ソース電極８、ドレイン電極９、第１のゲート電極６の何れも接地状態の場合における図１中に示したＡ・Ｂ間のバンド構造を示した模式図である。なお、以後に図示する全ての多結晶シリコンのバンド構造は単純化のため、単結晶シリコンのバンド構造を用いている。

第１のゲート電極５と、Ｐ型の炭化珪素６中の、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域とに挟まれたヘテロ半導体領域３の一部が、上記ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域からのビルトイン電界と、第１のゲート絶縁膜４を介した第１のゲート電極５からのビルトイン電界とによって、図２中に示したように空乏化する。この状態においては、ヘテロ半導体領域３がＰ型の炭化珪素６中の、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域からのビルトイン電界の影響によって空乏化した分、キャリアの通路が狭くなり、Ｐ型の炭化珪素６中の、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域が存在していない場合と比較すると、ソース電極８・ヘテロ接合間の抵抗が高くなっている。

図２の状態から、第１のゲート電極５とＰ型の炭化珪素６中の、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域とに挟まれたヘテロ半導体領域３の幅を、第１のゲート絶縁膜４とヘテロ半導体領域３との接合界面からヘテロ半導体領域３へ伸びる第１のゲート電極５からの電界の及ぶ距離と、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域とヘテロ半導体領域３との接合界面からヘテロ半導体領域３へ伸びるＰ型の炭化珪素６中の、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域からの電界の及ぶ距離との和よりも小さくすると、バンド構造は図３に示すようになり、第１のゲート電極５とＰ型の炭化珪素６中の、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域とに挟まれたヘテロ半導体領域３は完全に空乏化した状態になる。この場合、ソース電極８・ヘテロ接合間は電気的に完全に遮断された状態になる。この状態における、図１中に示したＣ・Ｄ間のバンド構造は図４の（ａ）に示すようになる。

ここで、ソース電極８と第１のゲート電極５を接地にした状態で、ドレイン電極９に然るべき電圧を印加すると、ソース電極８・ドレイン電極９間はヘテロ接合の障壁３０によって、電気的に遮断された状態であるため、ソース電極８・ドレイン電極９間に電流は流れない。すなわちオフ状態となる。第１のゲート電極５とヘテロ半導体領域３に対してビルトイン電界を及ぼす領域とに挟まれたヘテロ半導体領域３は、完全に空乏化し、ピンチオフ状態になる。そのため、ソース電極・ヘテロ接合間は電気的に遮断された状態になり、ソース電極・ドレイン電極間に高電圧が印加された場合のヘテロ接合からのリーク電流をさらに低減することができる。

次に、ソース電極８を接地、ドレイン電極９に然るべき電圧を印加した状態で、第１のゲート電極５に然るべき電圧を印加すると、第１のゲート絶縁膜４を介してヘテロ半導体領域３に印加されるゲート電界によって、ヘテロ接合の障壁３０の高さが変化するとともに、ヘテロ半導体領域３内部に形成された空乏化領域には電子３１が蓄積し、蓄積層が形成される。この状態における図１中に示したＣ・Ｄ間のバンド構造は図４の（ｂ）に示すようになり、ドレイン電極９からの電界によりソース電極８からドレイン電極９へと電子３１が流れる。すなわち、オンの状態になる。オン時には、絶縁型の第１のゲート電極５からの電界によって、空乏化したヘテロ半導体領域３に蓄積層が形成されて抵抗が下がるので、オン抵抗の増大を招くことなく、オフ時のリーク電流を低減できる。

次に、ソース電極８を接地、ドレイン電極９に然るべき電圧を印加した状態で、第１のゲート電極５を接地して第１のゲート電極５に印加しているゲート電圧を取り除くと、図１中に示したＣ・Ｄ間のバンド構造は図４の（ａ）の状態に戻り、オフ状態となる。

このように、本実施形態における半導体装置はスイッチング動作をする。

また、ソース電極８と第１のゲート電極５とを接地した状態で、ドレイン電極９に高電圧が印加されると、図１中に示したＣ・Ｄ間のバンド構造は図４の（ｃ）に示すようになる。この場合、ヘテロ接合界面のヘテロ半導体領域３側に蓄積した電子３１によって電界が終端されるため、ヘテロ半導体領域３には殆ど電界が及ばず、ヘテロ半導体領域３が先にブレークダウンすることはない。また、ここで、ヘテロ接合の障壁３０高さによっては、ヘテロ接合界面のヘテロ半導体領域３側に蓄積した電子３１がヘテロ接合の障壁３０を乗り越える或いはトンネリングすることで炭化珪素エピタキシャル層２側に流れようとするが、ヘテロ半導体領域３内部に形成された空乏化領域によってソース電極８・ヘテロ接合間は電気的に遮断されているため、電子３１は炭化珪素エピタキシャル層２側には流れない。すなわち、ソース電極８・ドレイン電極９間に高電圧が印加された場合においても、本実施形態における半導体装置は高い遮断性を有している。

さらにＰ型の炭化珪素６中の、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域は、ソース電極８・ドレイン電極９間に高電圧が印加された場合において、電界緩和層としても作用し、ヘテロ接合界面近傍のドレイン電界を緩和するという効果も併せ持つ。

なお、本実施形態における半導体装置は、オフ時にはソース電極８・ヘテロ接合間に高抵抗層が挿入された状態、或いはソース電極８・ヘテロ接合間が電気的に遮断された状態になっているが、オン時には前述のように第１のゲート電極５から第１のゲート絶縁膜４を介してヘテロ半導体領域３に印加されるゲート電界によって、空乏化領域に蓄積層が形成されるため、オン時は、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域が存在しない場合と同等の特性を実現できる。すなわち、低オン抵抗と高耐圧の両立を図ることができる。

このように、ヘテロ半導体領域３に対して電界を及ぼす領域に、第２導電型の第１の半導体材料（この場合にはＰ型の炭化珪素）を用いると、効果的に電界がヘテロ半導体領域３に伸延するので、ヘテロ半導体領域３がより空乏化しやすくなり、ソース電極・ヘテロ接合間の遮断性が向上することに加えて、第２導電型の半導体から第１導電型の半導体基体側へも空乏層が効率良く伸長するので、ヘテロ接合に印加される電界を効果的に緩和することができる。

本実施形態における半導体装置は、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域がＰ型の炭化珪素６の一部分に形成されている場合について説明したが、Ｐ型の炭化珪素６ではなく、第２のゲート絶縁膜と第２のゲート電極からなる絶縁型のゲート領域、或いは仕事関数が第１導電型の第１の半導体材料の仕事関数、第２の半導体材料の仕事関数のいずれよりも大きい金属で構成されていても同様の効果を得ることができる。以下、その実施の形態について説明する。

（第２の実施形態）
図５は本発明の第２の実施形態における半導体装置の断面図を示したものである。本実施形態においても、特許請求の範囲に記載の第１導電型はＮ型であり、第１の半導体材料は炭化珪素であり、第２の半導体材料は多結晶シリコンである。

図５において、第１導電型であるＮ型の炭化珪素基板１と炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２とからなる、第１導電型の第１の半導体材料からなる半導体基体である炭化珪素半導体基体１００と、炭化珪素半導体基体１００とヘテロ接合する炭化珪素とはバンドギャップの異なる第２の半導体材料である多結晶シリコンからなるヘテロ半導体領域３と、炭化珪素エピタキシャル層２とヘテロ半導体領域３とによって形成されるヘテロ接合部に隣接して第１のゲート絶縁膜４を介して配設された第１のゲート電極５と、ヘテロ半導体領域３を介して第１のゲート電極５と対向するように配設され且つヘテロ半導体領域３に接触するように配設された、仕事関数がＮ型の炭化珪素の仕事関数、多結晶シリコンの仕事関数のいずれよりも大きい金属７と、ヘテロ半導体領域３に接触するソース電極８と、炭化珪素半導体基体１００に接触するドレイン電極９とが形成されている。なお、半導体材料の仕事関数とは、電子親和力：χと伝導帯からフェルミレベルまでのエネルギー差：Ｅｃ−Ｅｆとの和を指している。

金属７の、第１のゲート電極５と対向する部分が、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域となっており、この領域はヘテロ半導体領域３に接触している。すなわち、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域は、ヘテロ半導体領域３に接して配設され、Ｎ型の炭化珪素の仕事関数、多結晶シリコンの仕事関数のいずれよりも大きい仕事関数を有する金属７の、第１のゲート電極５と対向する部分からなり且つへテロ半導体領域３に接触している。

ソース電極８と第１のゲート電極５は層間絶縁膜１１によって電気的に絶縁されている。また、図示はしていないが、仕事関数が炭化珪素より大きい金属７中の、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域は、図５の奥行き方向でソース電極８と接触している。

本実施形態における半導体装置は、図５中に示したＡ・Ｂ間のバンド構造は、図６に示すようになり、図３に示したＰ型の炭化珪素を用いた場合と同様にヘテロ半導体領域３は完全に空乏化した状態になる。そのため、図５中に示したＣ・Ｄ間のバンド構造は、図４の（ａ）と同様になり、本実施形態における半導体装置は、本発明の第１の実施形態における半導体装置と同様の素子特性を示す。

ここで、仕事関数がＮ型の炭化珪素の仕事関数、多結晶シリコンの仕事関数のいずれよりも大きい金属７に、たとえばニッケル（Ｎｉ）や白金（Ｐｔ）などを用いると、多結晶シリコンと金属との接合界面に形成されるショットキー障壁が高くなるため、効果的にヘテロ半導体領域３にビルトイン電界を伸長することができる。

（第３の実施形態）
図７は本発明の第３の実施形態における半導体装置の断面図を示したものである。本実施形態においても、特許請求の範囲に記載の第１導電型はＮ型であり、第１の半導体材料は炭化珪素であり、第２の半導体材料は多結晶シリコンである。

図７において、Ｎ型の炭化珪素基板１と炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２とからなる炭化珪素半導体基体１００と、炭化珪素半導体基体１００とヘテロ接合する炭化珪素とはバンドギャップの異なる第２の半導体材料である多結晶シリコンからなるヘテロ半導体領域３と、炭化珪素エピタキシャル層２とヘテロ半導体領域３とによって形成されるヘテロ接合部に隣接して第１のゲート絶縁膜４を介して配設された第１のゲート電極５と、ヘテロ半導体領域３を介して第１のゲート電極５と対向するように配設された第２のゲート絶縁膜１３と第２のゲート電極１４とからなる絶縁型のゲート領域と、ヘテロ半導体領域３に接触するソース電極８と、炭化珪素半導体基体１００に接触するドレイン電極９とが形成されている。

なお、第２のゲート絶縁膜１３は厚いフィールド酸化膜１２上に形成されている。ソース電極８とゲート電極５は層間絶縁膜１１によって電気的に絶縁されている。また、図示はしていないが、絶縁型ゲート領域における第２のゲート電極１４は、図７の奥行き方向でゲート電極５と接触している。

ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域は、第２のゲート絶縁膜１３及び第２のゲート電極１４の、第１のゲート電極５と対向する部分からなる。

本実施形態における半導体装置は、図７中に示したＡ・Ｂ間のバンド構造は、図８に示すようになり、図３に示したＰ型の炭化珪素を用いた場合と同様にヘテロ半導体領域３は完全に空乏化した状態になる。そのため、図７中に示したＣ・Ｄ間のバンド構造は、図４の（ａ）と同様になり、本実施形態における半導体装置は、本発明の第１の実施形態における半導体装置や本発明の第２の実施形態における半導体装置と同様の素子特性を示す。

このように、第１のゲート絶縁膜４と第１のゲート電極５とからなる第１のゲート領域と、第２のゲート絶縁膜１３と第２のゲート電極１４はからなる第２のゲート領域とによってヘテロ半導体領域３を挟むことで、ヘテロ半導体領域３を効率良く空乏化できる。さらに、第２のゲート電極１４は絶縁型のゲート電極であるため、オフ時には負の電圧を印加して、よりよく遮断性を向上することもできる。

以上、これまでに説明してきた本発明の第１の実施形態、第２の実施形態及び第３の実施形態における半導体装置はプレーナ型構造であり、ヘテロ半導体領域３が多結晶シリコンからなるため、ゲート電極５とヘテロ半導体領域３に対してビルトイン電界を及ぼす領域とに挟まれたヘテロ半導体領域３の幅を、ゲート絶縁膜４とヘテロ半導体領域３との接合界面からヘテロ半導体領域３へ伸びるゲート電極５からの電界の及ぶ距離と、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域とヘテロ半導体領域３との接合界面からヘテロ半導体領域３へ伸びるヘテロ半導体領域３に対してビルトイン電界を及ぼす領域からの電界の及ぶ距離との和よりも小さくする、すなわち多結晶シリコンの厚さを薄くすることが容易であるという製造上のメリットも併せ持っている。

（第４の実施形態）
図９は本発明の第４の実施形態における半導体装置の断面図を示したものである。本実施形態においても、特許請求の範囲に記載の第１導電型はＮ型であり、第１の半導体材料は炭化珪素であり、第２の半導体材料は多結晶シリコンである。

図９において、Ｎ型の炭化珪素基板１と炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２とからなる炭化珪素半導体基体１００と、炭化珪素半導体基体１００とヘテロ接合する炭化珪素とはバンドギャップの異なる第２の半導体材料である多結晶シリコンからなるヘテロ半導体領域３と、ヘテロ半導体領域３を深さ方向に貫通して炭化珪素半導体基体１００に達するように形成された溝１０と、溝１０内に形成され且つ炭化珪素エピタキシャル層２とヘテロ半導体領域３とによって形成されるヘテロ接合部に隣接してゲート絶縁膜４を介して配設されたゲート電極５と、ヘテロ半導体領域３を介してゲート電極５と対向するように配設され且つヘテロ半導体領域３に接触するように配設されたＰ型の炭化珪素６の一部分からなる、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域と、ヘテロ半導体領域３に接触するソース電極８と、炭化珪素半導体基体１００に接触するドレイン電極９とが形成されている。

ソース電極８とゲート電極５は層間絶縁膜１１によって電気的に絶縁されている。また、図示はしていないが、Ｐ型の炭化珪素６中の、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域は、図９の奥行き方向でソース電極８と接触している。

図９に示す半導体装置は、上記の効果に加えて、溝１０内部にゲート絶縁膜４及びゲート電極５を形成したトレンチゲート構造になっているため、単一セルあたりの素子面積を小さくすることができる。すなわち高集積化を図ることができ、オン抵抗をより低減することができる。

なお、本実施形態における半導体装置においては、ヘテロ半導体領域３に対してビルトイン電界を及ぼす領域にＰ型の炭化珪素６の一部分を用いているが、このＰ型の炭化珪素６に代えて、本発明の第２の実施形態における半導体装置或いは第３の実施形態における半導体装置と同様に、第２のゲート絶縁膜１３と第２のゲート電極１４からなる絶縁型のゲート領域、或いは仕事関数がＮ型の炭化珪素の仕事関数、多結晶シリコンの仕事関数のいずれよりも大きい金属７を用いても同様の効果を得ることができる。

上記の実施形態においては、第１の半導体材料として炭化珪素を用いているが、これにより、高耐圧な半導体装置を実現させることができる。

また、上記の実施形態においては、第２の半導体材料として多結晶シリコンを用いているが、これにより、良好なヘテロ接合が形成できるので、上記記載の本発明の効果が得られやすい。

さらに、多結晶シリコンに代えて、単結晶シリコンまたはアモルファスシリコンを用いても、良好なヘテロ接合が形成できるので、上記記載の本発明の効果が得られやすい。すなわち、第２の半導体材料が、多結晶シリコン、単結晶シリコン、アモルファスシリコンのうちの少なくとも１つからなることによっても、本発明の効果が得られる。また、多結晶シリコン、単結晶シリコンまたはアモルファスシリコンにおいては、半導体基体上への堆積、酸化、パターニング、選択的エッチング、選択的伝導度制御等のプロセスが容易になり、好都合である。

以上、説明してきた実施形態においては、第１の半導体材料を炭化珪素、第２の半導体材料を多結晶シリコンとした例で説明したが、半導体基体を構成する半導体材料及びヘテロ半導体領域を形成する半導体材料についてはこの限りではない。例えば、第１の半導体材料には、窒化ガリウムなどを用いてもよいし、第２の半導体材料にはシリコンゲルマニウムなどを用いてもよい。さらに、ここで用いられている炭化珪素（ＳｉＣ）の結晶系は４Ｈが代表的であるが、６Ｈ、３Ｃ等その他の結晶系でも構わない。

また、上記本発明の全ての実施形態において、ヘテロ半導体領域を構成する第２の半導体材料第１導電型であるＮ型の多結晶シリコンを用いた蓄積型の半導体装置について説明しているが、第２導電型であるＰ型の多結晶シリコンを用いた場合、すなわち反転型の半導体装置においても同様の効果を得ることができる。

なお、上記実施形態においては第１導電型をＮ型、第２導電型をＰ型としているが、第１導電型をＰ型、第２導電型をＮ型とした場合においても同様の効果を得ることができる。

さらには、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。

第１の実施形態における半導体装置の断面図である。第１の実施形態における半導体装置のバンド構造を説明する図である。第１の実施形態における半導体装置のバンド構造を説明する図である。第１の実施形態における半導体装置の電流通路に沿うバンド構造の変化と電子の動きを説明する図である。第２の実施形態における半導体装置の断面図である。第２の実施形態における半導体装置のバンド構造を説明する図である。第３の実施形態における半導体装置の断面図である。第３の実施形態における半導体装置のバンド構造を説明する図である。第４の実施形態における半導体装置の断面図である。

符号の説明

１…炭化珪素基板、２…炭化珪素エピタキシャル層、３…ヘテロ半導体領域、４…第１のゲート絶縁膜、５…第１のゲート電極、６…Ｐ型の炭化珪素、７…金属、８…ソース電極、９…ドレイン電極、１０…溝、１１…層間絶縁膜、１２…フィールド酸化膜、１３…第２のゲート絶縁膜、１４…第２のゲート電極、３０…障壁、３１…電子、１００…炭化珪素半導体基体。

Claims

第１導電型の第１の半導体材料からなる半導体基体と、該半導体基体とヘテロ接合し前記第１の半導体材料とはバンドギャップの異なる第２の半導体材料からなるヘテロ半導体領域と、前記半導体基体と前記へテロ半導体領域との接合部に隣接して第１のゲート絶縁膜を介して配設された第１のゲート電極と、前記ヘテロ半導体領域に接触するソース電極と、前記半導体基体に接触するドレイン電極とを有する半導体装置において、
前記第１のゲート絶縁膜及びヘテロ半導体領域を介して前記第１のゲート電極の少なくとも一部と対向する部位に前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域を有し、
前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域が、前記ヘテロ半導体領域に接して配設された第２のゲート絶縁膜及び該第２のゲート絶縁膜に接して配設された第２のゲート電極からなることを特徴とする半導体装置。
第１導電型の第１の半導体材料からなる半導体基体と、該半導体基体とヘテロ接合し前記第１の半導体材料とはバンドギャップの異なる第２の半導体材料からなるヘテロ半導体領域と、前記半導体基体と前記へテロ半導体領域との接合部に隣接して第１のゲート絶縁膜を介して配設された第１のゲート電極と、前記ヘテロ半導体領域に接触するソース電極と、前記半導体基体に接触するドレイン電極とを有する半導体装置において、
前記第１のゲート絶縁膜及びヘテロ半導体領域を介して前記第１のゲート電極の少なくとも一部と対向する部位に前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域を有し、
前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域が、前記ヘテロ半導体領域に接して配設され、前記第１導電型の第１の半導体材料の仕事関数、前記第２の半導体材料の仕事関数のいずれよりも大きい仕事関数を有する金属からなり且つ前記へテロ半導体領域に接触していることを特徴とする半導体装置。
第１導電型の第１の半導体材料からなる半導体基体と、該半導体基体とヘテロ接合し前記第１の半導体材料とはバンドギャップの異なる第２の半導体材料からなるヘテロ半導体領域と、前記半導体基体と前記へテロ半導体領域との接合部に隣接して第１のゲート絶縁膜を介して配設された第１のゲート電極と、前記ヘテロ半導体領域に接触するソース電極と、前記半導体基体に接触するドレイン電極とを有する半導体装置において、
前記第１のゲート絶縁膜及びヘテロ半導体領域を介して前記第１のゲート電極の少なくとも一部と対向する部位に前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域を有し、
前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域が、前記ヘテロ半導体領域に接して配設された第２導電型の前記第１の半導体材料からなり且つ前記へテロ半導体領域に接触していることを特徴とする半導体装置。
第１導電型の第１の半導体材料からなる半導体基体と、該半導体基体とヘテロ接合し前記第１の半導体材料とはバンドギャップの異なる第２の半導体材料からなるヘテロ半導体領域と、該ヘテロ半導体領域を深さ方向に貫通して前記半導体基体に達するように形成された溝と、該溝内に第１のゲート絶縁膜を介して配設された第１のゲート電極と、前記ヘテロ半導体領域に接触するソース電極と、前記半導体基体に接触するドレイン電極とを有する半導体装置において、
前記第１のゲート絶縁膜及びヘテロ半導体領域を介して前記第１のゲート電極の少なくとも一部と対向する部位に前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域を有し、
前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域が、前記ヘテロ半導体領域に接して配設された第２のゲート絶縁膜及び該第２のゲート絶縁膜に接して配設された第２のゲート電極からなることを特徴とする半導体装置。
第１導電型の第１の半導体材料からなる半導体基体と、該半導体基体とヘテロ接合し前記第１の半導体材料とはバンドギャップの異なる第２の半導体材料からなるヘテロ半導体領域と、該ヘテロ半導体領域を深さ方向に貫通して前記半導体基体に達するように形成された溝と、該溝内に第１のゲート絶縁膜を介して配設された第１のゲート電極と、前記ヘテロ半導体領域に接触するソース電極と、前記半導体基体に接触するドレイン電極とを有する半導体装置において、
前記第１のゲート絶縁膜及びヘテロ半導体領域を介して前記第１のゲート電極の少なくとも一部と対向する部位に前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域を有し、
前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域が、前記ヘテロ半導体領域に接して配設され、前記第１導電型の第１の半導体材料の仕事関数、前記第２の半導体材料の仕事関数のいずれよりも大きい仕事関数を有する金属からなり且つ前記へテロ半導体領域に接触していることを特徴とする半導体装置。
第１導電型の第１の半導体材料からなる半導体基体と、該半導体基体とヘテロ接合し前記第１の半導体材料とはバンドギャップの異なる第２の半導体材料からなるヘテロ半導体領域と、該ヘテロ半導体領域を深さ方向に貫通して前記半導体基体に達するように形成された溝と、該溝内に第１のゲート絶縁膜を介して配設された第１のゲート電極と、前記ヘテロ半導体領域に接触するソース電極と、前記半導体基体に接触するドレイン電極とを有する半導体装置において、
前記第１のゲート絶縁膜及びヘテロ半導体領域を介して前記第１のゲート電極の少なくとも一部と対向する部位に前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域を有し、
前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域が、前記ヘテロ半導体領域に接して配設された第２導電型の前記第１の半導体材料からなり且つ前記へテロ半導体領域に接触していることを特徴とする半導体装置。
前記第１のゲート電極と前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域とに挟まれた前記へテロ半導体領域の幅が、前記第１のゲート絶縁膜と前記ヘテロ半導体領域との接合界面から前記ヘテロ半導体領域へ伸びる前記第１のゲート電極からのビルトイン電界の及ぶ距離と、前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域と前記ヘテロ半導体領域との接合界面から前記ヘテロ半導体領域へ伸びる前記ヘテロ半導体領域に対してビルトイン電界を及ぼす領域からのビルトイン電界の及ぶ距離との和よりも小さいことを特徴とする請求項１乃至６の何れかに記載の半導体装置。
前記第１の半導体材料が炭化珪素であることを特徴とする請求項１乃至７の何れかに記載の半導体装置。
前記へテロ半導体領域が多結晶シリコン、単結晶シリコン、アモルファスシリコンのうちの少なくとも１つから構成されていることを特徴とする請求項１乃至８の何れかに記載の半導体装置。