JP5055945B2

JP5055945B2 - 半導体装置および半導体装置の製造方法

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Publication number: JP5055945B2
Application number: JP2006283737A
Authority: JP
Inventors: 滋春山上; 正勝星; 哲也林; 秀明田中
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2006-10-18
Filing date: 2006-10-18
Publication date: 2012-10-24
Anticipated expiration: 2026-10-18
Also published as: JP2008103479A

Description

本発明は、半導体基体とヘテロ接合するヘテロ半導体領域を有する半導体装置および半導体装置の製造方法に関する。

従来技術として、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成された半導体装置がある（特許文献１参照）。当該半導体装置において、Ｎ−型炭化珪素エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合を形成している。また、Ｎ−型炭化珪素エピタキシャル領域とＮ＋型多結晶シリコン領域とのヘテロ接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。

上記のような構成の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とＮ−型炭化珪素エピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とＮ−型炭化珪素エピタキシャル領域とのヘテロ接合界面にゲート電界が作用する。これから、Ｎ＋型多結晶シリコン領域とＮ−型炭化珪素エピタキシャル領域とのヘテロ接合界面に発生しているエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。上記の半導体装置においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
特開２００３−３１８３９８号公報

しかしながら、上記の半導体装置では、半導体基体の一主面にＮ−型多結晶シリコン領域をヘテロ接合し、半導体基体側に正の電圧を印加しているため、Ｎ−型多結晶シリコン領域中の電子が、わずかながらヘテロ接合界面のエネルギー障壁をトンネルし、半導体基体側に移動する場合がある。また、エネルギー的に励起されたＮ−型多結晶シリコン領域中の電子が、エネルギー障壁を越えて半導体基体側に移動する場合もある。このように、Ｎ−型多結晶シリコン領域中の電子が半導体基体に移動するため、リーク電流が発生するといった問題があった。更に、駆動部となるＮ＋型多結晶シリコン領域からのリーク電流を低減するためには、Ｎ＋型多結晶シリコン領域をできるだけ狭く形成することが重要である。しかし、従来技術のように駆動部となるＮ＋型多結晶シリコン領域にＮ−型多結晶シリコン領域が隣接する場合、不純物の拡散によりＮ＋型多結晶シリコン領域を狭く形成することは困難であった。これより、リーク電流を低減することができないといった問題があった。

本発明は、こうした問題に鑑みてなされたものであり、ヘテロ半導体領域を狭く形成することができ、ヘテロ半導体領域からのリーク電流を低減できる半導体装置および半導体装置の製造方法を提供することを目的とする。

上記目的達成のため、本発明に係る半導体装置では、半導体基体と異なるバンドキャップ幅を有する半導体材料から半導体基体の表面の所定領域に形成された絶縁体領域の側面に、サイドウォール状に形成されたヘテロ半導体領域を有し、また、前記半導体基体の表面および前記ヘテロ半導体領域の側面に形成されたゲート絶縁膜と、前記ゲート絶縁膜に接して形成されたゲート電極と、前記へテロ半導体領域に接続されたソース電極と、前記半導体基体に接続されたドレイン電極とを備える。

本発明により、Ｎ−型多結晶シリコン領域の代わりに絶縁体領域を形成することにより、半導体基体から絶縁体領域に流れるリーク電流を無視できる程度に小さくすることができる。また、ヘテロ半導体領域と絶縁体領域との間で不純物の相互拡散がほとんど無いため、ヘテロ半導体領域を狭く形成することができる。さらに、ヘテロ半導体領域を絶縁体領域の側面にサイドウォール状に形成することで、自己整合的に制御性良く形成することが可能となり、ヘテロ半導体領域からのリーク電流を低減することができる。

以下に、本発明の第１乃至第３の実施形態に係る半導体装置について、図１乃至図７を参照して説明する。

（第１の実施形態）
第１の実施形態に係る半導体装置について図１を参照して説明する。図１は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。図１に示す第１の実施形態に係る半導体装置では、電界効果トランジスタの単位セルを２つ対向して並べた構造を備えている。なお、実際には、上記電界効果トランジスタの単位セルが複数並列に配置接続されて１つのトランジスタを形成している。

図１に示す半導体装置は、半導体基体であるＮ＋型炭化珪素基体１およびＮ−型炭化珪素エピタキシャル層２を備えている。Ｎ＋型炭化珪素基体１は、Ｎ型高濃度（Ｎ＋）の炭化珪素から形成されている。Ｎ＋型炭化珪素基体１の表面上に、Ｎ型低濃度（Ｎ−）の炭化珪素からなるＮ−型炭化珪素エピタキシャル層２が形成されている。また、炭化珪素は複数のポリタイプ（結晶多形）が存在するが、第１の実施形態では代表的な４Ｈを用いている。図１では、Ｎ＋型炭化珪素基体１とＮ−型炭化珪素エピタキシャル層２の厚みの概念を省略している。実際には、Ｎ＋型炭化珪素基体１は数１００μｍ程度の厚みを持ち、Ｎ−型炭化珪素エピタキシャル層２は数μｍから１０数μｍ程度の厚みを持つ。

図１に示す半導体装置は、更に、電界効果トランジスタの各セルに対応して、Ｎ−型炭化珪素エピタキシャル層２の表面、すなわち、半導体基体の表面の所定領域に形成された絶縁体領域３と、Ｎ−型炭化珪素エピタキシャル層２とヘテロ接合を形成し、かつ絶縁体領域３の側面にサイドウォール状に形成されたヘテロ半導体領域であるＮ＋型多結晶シリコン４と、Ｎ−型炭化珪素エピタキシャル層２の表面およびＮ＋型多結晶シリコン４の側面に形成されたゲート絶縁膜６と、ゲート絶縁膜６に接して形成されたゲート電極７と、Ｎ＋型多結晶シリコン４に直接接続されたソース電極９と、Ｎ＋型炭化珪素基体１の裏面で、電気的に低抵抗でオーミック接続されたドレイン電極１０と、ソース電極９とゲート電極７を絶縁する層間絶縁膜８とを備えている。ここで、Ｎ＋型多結晶シリコン４は、Ｎ＋型炭化珪素基体１およびＮ−型炭化珪素エピタキシャル層２を形成する炭化珪素と異なるバンドギャップ幅および電子親和力を有する半導体材料である多結晶シリコンから形成されている。また、Ｎ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン４とのヘテロ接合界面を、図１に示したように、非常に狭く形成している。

次に、図１に示した半導体装置における基本的な動作について説明する。図１の半導体装置では、ドレイン電極１０に所定の正の電位を印加し、ソース電極９を接地した後、ゲート電極７の電位を制御することで、スイッチとして機能している。具体的に説明すると、Ｎ＋型多結晶シリコン４およびＮ−型炭化珪素エピタキシャル層２のバンドギャップ幅および電子親和力が異なることから、Ｎ＋型多結晶シリコン４とＮ−型炭化珪素エピタキシャル層２とのヘテロ接合界面には、エネルギー障壁ΔＥｃが発生している。ゲート電極７を接地した状態において、ドレイン電極１０に所定の正の電位を印加し、ソース電極９を接地しても、ドレイン電極１０とソース電極９との間に印加された正の電位は、Ｎ＋型多結晶シリコン４とＮ−型炭化珪素エピタキシャル層２とのヘテロ接合に対して、逆バイアスとなるので、ドレイン電極１０とソース電極９との間に電流は流れない。一方、ドレイン電極１０に所定の正の電位を印加し、ソース電極９を接地した状態において、ゲート電極７に所定の正の電圧を印加すると、Ｎ＋型多結晶シリコン４とＮ−型炭化珪素エピタキシャル層２とのヘテロ接合界面にゲート電界が作用し、エネルギー障壁ΔＥｃの厚さが薄くなる。エネルギー障壁ΔＥｃの厚さが十分に薄くなると、トンネル現象によりＮ＋型多結晶シリコン４の電子がエネルギー障壁ΔＥｃを通過する。結果、ドレイン電極１０とソース電極９との間に電流が流れる。

以上より、第１の実施形態に係る半導体装置では、Ｎ−型多結晶シリコン領域の代わりに、Ｎ−型炭化珪素エピタキシャル層２の表面の所定領域に絶縁体領域３を形成していることから、従来例と比較して、Ｎ−型炭化珪素エピタキシャル層２から絶縁体領域３に流れるリーク電流を無視できる程度に小さくすることができる。また、Ｎ＋型多結晶シリコン４と絶縁体領域３との間で不純物の相互拡散がほとんど無いため、Ｎ＋型多結晶シリコン４を極めて狭く形成することができる。さらに、Ｎ＋型多結晶シリコン４を絶縁体領域３の側面にサイドウォール状に形成することで、自己整合的に制御性良く形成することが可能となり、Ｎ＋型多結晶シリコン４からのリーク電流を低減することができる。また、第１の実施形態に係る半導体装置の製造方法は、後述する第２の実施形態とほぼ同じである。第１の実施形態の半導体装置の製造方法が、第２の実施形態と異なる点は、絶縁体領域３上に導電体領域５を形成する工程が無いことだけである。

（第２の実施形態）
次に、第２の実施形態に係る半導体装置について、第１の実施形態に係る半導体装置と異なる点を中心に図２乃至図６を参照して説明する。また、第２の実施形態に係る半導体装置について、第１の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。なお、第２の実施形態に係る半導体装置の構造は、第１の実施形態の半導体装置の構造と基本的には同じである。第２の実施形態の半導体装置が、第１の実施形態と異なる点は、Ｎ＋型多結晶シリコン４とソース電極９とを接続するために、導電体領域５を形成していることだけである。よって、第１の実施形態の半導体装置と同様の効果を取得できる。

図２は、本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。図２に示す半導体装置は、第１の実施形態と同様に、Ｎ＋型炭化珪素基体１と、Ｎ＋型炭化珪素基体１の表面に形成されたＮ−型炭化珪素エピタキシャル層２と、Ｎ−型炭化珪素エピタキシャル層２の表面の所定領域に形成された絶縁体領域３と、Ｎ−型炭化珪素エピタキシャル層２とヘテロ接合を形成し、かつ絶縁体領域３の側面にサイドウォール状に形成されたＮ＋型多結晶シリコン４と、Ｎ−型炭化珪素エピタキシャル層２の表面およびＮ＋型多結晶シリコン４の側面に形成されたゲート絶縁膜６と、ゲート絶縁膜６に接して形成されたゲート電極７と、絶縁体領域３上に形成されたソース電極９と、Ｎ＋型炭化珪素基体１の裏面でオーミック接続されたドレイン電極１０と、ソース電極９とゲート電極７を絶縁する層間絶縁膜８とを備えている。更に、Ｎ＋型多結晶シリコン４とソース電極９とを接続するために、絶縁体領域３とソース電極９との間に形成された導電体領域５を備えている。ここで、導電体領域５は、高濃度にドーピングされた多結晶シリコンや、金属などを用いることができる。

次に、第２の実施形態に係る半導体装置の製造方法について図３乃至図６を参照して説明する。図３乃至図６は、図２に示す半導体装置の製造工程を説明する図である。まず、図３（ａ）の工程において、Ｎ＋型炭化珪素基板１上に、例えば不純物濃度が１０^１４〜１０^１８ｃｍ^−３、厚さが１〜１００μｍのＮ−型炭化珪素エピタキシャル層２が形成されている。Ｎ−型炭化珪素エピタキシャル層２上に、絶縁体を例えば０．１〜１０μｍ成膜し、絶縁体領域３を形成する。絶縁体としては、ＳｉＯ_２、ＳｉＮなどを用いることができる。また、成膜方法としては、熱ＣＶＤ、プラズマＣＶＤ、熱酸化などを用いることができる。次に、絶縁体領域３上に導電体領域５を形成する。なお、導電体として、高濃度に不純物をドーピングした多結晶シリコンや、金属などを用いることができる。次に、（ｂ）の工程において、導電体領域５上にレジスト１１を塗布し、フォトリソグラフィーを用いてレジスト１１をパターニングし、レジスト１１をマスクに使用して、導電体領域５および絶縁体領域３をエッチングし、Ｎ−型炭化珪素エピタキシャル層２を露出させ、その後レジスト１１を除去する。

次に、図４（ｃ）の工程において、Ｎ−型炭化珪素エピタキシャル層２、導電体領域５上、および絶縁体領域３、導電体領域５の側面に多結晶シリコンを等方的に成膜する。成膜方法としては、低圧ＣＶＤなどが用いられる。また、不純物の導入方法としては、成膜中に不純物を導入する方法や、多結晶シリコンを成膜後に不純物を熱拡散させる方法、不純物をイオン注入する方法などを用いることができる。次に、（ｄ）の工程において、異方性エッチングを用いて、Ｎ＋型多結晶シリコン４をエッチングする。異方性エッチングを用いることにより、絶縁体領域３および導電体領域５の側面に自己整合的にＮ＋型多結晶シリコン４を形成することができる。次に、図５（ｅ）の工程において、Ｎ−型炭化珪素エピタキシャル層２、Ｎ＋型多結晶シリコン４および導電体領域５上に、ゲート絶縁膜６を形成する。更に、ゲート絶縁膜６上にゲート電極７を形成する。次に、（ｆ）の工程において、ゲート電極７上にレジスト１１を塗布し、フォトリソグラフィーによりレジスト１１をパターニングし、レジスト１１をマスクに使用して、ゲート電極７をエッチングする。その後、レジスト１１を除去する。次に、図６（ｇ）の工程において、層間絶縁膜８を成膜し、コンタクトホールを開口する。その後、図２に示すようにソース電極９およびドレイン電極１０を形成する。

以上より、第２の実施形態に係る半導体装置では、導電体領域５を介してＮ＋型多結晶シリコン４とソース電極９を接続していることから、ソース電極９用のコンタクトホールを開口する際に、ゲート電極７との位置あわせ余裕を大きくすることができ、製造を容易にし、信頼性の高い半導体装置を得ることができる。

（第３の実施形態）
次に、第３の実施形態に係る半導体装置について、第２の実施形態に係る半導体装置と異なる点を中心に図７を参照して説明する。また、第３の実施形態に係る半導体装置について、第２の実施形態に係る半導体装置と同様の構造には同じ番号を付し、説明を省略する。なお、第３の実施形態に係る半導体装置の構造は、第２の実施形態の半導体装置の構造と基本的には同じである。第３の実施形態の半導体装置が、第２の実施形態と異なる点は、Ｎ−型炭化珪素エピタキシャル層２の表面に接し、かつＮ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン４とのヘテロ接合界面の近傍に、電界緩和領域１２を形成していることだけである。よって、第２の実施形態の半導体装置と同様の効果を取得できる。

図７は、本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。図３に示す半導体装置は、第２の実施形態と同様に、Ｎ＋型炭化珪素基体１と、Ｎ＋型炭化珪素基体１の表面に形成されたＮ−型炭化珪素エピタキシャル層２と、Ｎ−型炭化珪素エピタキシャル層２上の所定領域に形成された絶縁体領域３と、Ｎ−型炭化珪素エピタキシャル層２とヘテロ接合を形成し、かつ絶縁体領域３の側面にサイドウォール状に形成されたＮ＋型多結晶シリコン４と、Ｎ−型炭化珪素エピタキシャル層２上およびＮ＋型多結晶シリコン４の側面に形成されたゲート絶縁膜６と、ゲート絶縁膜６に接して形成されたゲート電極７と、Ｎ＋型多結晶シリコン４とソース電極９とを接続するために、絶縁体領域３上に形成された導電体領域５と、導電体領域５上に形成されたソース電極９と、Ｎ＋型炭化珪素基体１の裏面でオーミック接続されたドレイン電極１０と、ソース電極９とゲート電極７を絶縁する層間絶縁膜８とを備えている。更に、Ｎ−型炭化珪素エピタキシャル層２の表面に接し、かつＮ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン４とのヘテロ接合界面の近傍に電界緩和領域１２を形成している。具体的には、絶縁体領域３とＮ−型炭化珪素エピタキシャル層２との間、およびゲート絶縁膜６とＮ−型炭化珪素エピタキシャル層２との間に電界緩和領域１２を形成している。ここで、電界緩和領域１２として、Ｐ型炭化珪素や、高抵抗層などが用いられている。

以上より、第３の実施形態に係る半導体装置では、絶縁体領域３とＮ−型炭化珪素エピタキシャル層２との間、およびゲート絶縁膜６とＮ−型炭化珪素エピタキシャル層２との間に電界緩和領域１２を形成しているので、ゲート電極７を接地した場合でも、ドレイン電極１０に印加される正の電位による高電界を緩和させることができる。すなわち、ゲート電極７を接地した場合でも、ヘテロ接合界面に印加される電界が緩和されるので、リーク電流をさらに低減することもできる。また、第３の実施形態に係る半導体装置の製造方法は、第２の実施形態とほぼ同じである。第３の実施形態の半導体装置の製造方法が、第２の実施形態と異なる点は、Ｎ−型炭化珪素エピタキシャル層２の表面に接し、かつＮ−型炭化珪素エピタキシャル層２とＮ＋型多結晶シリコン４とのヘテロ接合界面の近傍に、電界緩和領域１２を形成する工程を含むことだけである。

なお、以上に述べた実施形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施形態に適用可能である。例えば、第１乃至第３の実施形態では、半導体基体（Ｎ＋型炭化珪素基体１およびＮ−型炭化珪素エピタキシャル層２）の材料として炭化珪素を用いたが、特にこれに限定されるものでなく、窒化ガリウムやダイヤモンドを用いることもできる。

また、第１乃至第３の実施形態では、ヘテロ半導体領域の導電型としてＮ＋型を用いているが、特にこれに限定されるものでなく、Ｎ−型、ノンドープ型、Ｐ−型などを用いることもできる。ノンドープ型、Ｐ−型を用いた場合には、ゲート電圧印加時にヘテロ半導体とゲート絶縁膜６の界面近傍に反転層が生じ、ドレイン電極１０とソース電極９との間に電流が流れる。同様に、Ｎ−型を用いることもできるが、Ｎ＋型のほうが、拡散電位ＶＤを小さくすることができ、より低いゲート電圧で電流を流すことができる。

また、第１乃至第３の実施形態では、ヘテロ半導体としてＮ＋型多結晶シリコン４を用いているが、特にこれに限定されるものでなく、シリコンゲルマニウムやゲルマニウム、ガリウムヒ素などを用いることもできる。更に、Ｎ＋型多結晶シリコン４を用いているが、単結晶またはアモルファスなどでも良い。

また、第１乃至第３の実施形態では採用していないが、単位セルが複数並列接続されたチップの最外周部において、電界効果トランジスタのオフ時における周辺での電界集中を緩和して高耐圧を実現するためのガードリング等の終端構造を採用しても良い。パワーデバイス分野で用いられる一般的な終端構造が適用可能である。

また、第１乃至第３の実施形態では、ドレイン電極１０をＮ＋型炭化珪素基体１の裏面に形成し、ソース電極９をドレイン電極１０対抗面に配置して電流を半導体装置の内部に縦方向に流す構造を採用しているが、特にこれに限定されるものでなく、ドレイン電極１０をソース電極９と同じ面に配置して、電流を横方向に流す構造を採用しても良い。

本発明の第１の実施形態に係る半導体装置の構成を示す断面図本発明の第２の実施形態に係る半導体装置の構成を示す断面図図２に示す半導体装置の製造工程を説明する図図３に続く製造工程を説明する図図４に続く製造工程を説明する図図５に続く製造工程を説明する図本発明の第３の実施形態に係る半導体装置の構成を示す断面図

符号の説明

１Ｎ＋型炭化珪素基体、２Ｎ−型炭化珪素エピタキシャル層、
３絶縁体領域、４Ｎ＋型多結晶シリコン、５導電体領域、
６ゲート絶縁膜、７ゲート電極、８層間絶縁膜、９ソース電極、
１０ドレイン電極、１１レジスト、１２電界緩和領域

Claims

半導体基体と、前記半導体基体の表面の所定領域に形成された絶縁体領域と、
前記半導体基体と異なるバンドキャップ幅を有する半導体材料から成り、前記半導体基体とヘテロ接合を形成し、かつ前記絶縁体領域の側面にサイドウォール状に形成されたヘテロ半導体領域と、
前記半導体基体の表面および前記ヘテロ半導体領域の側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
前記へテロ半導体領域に接続されたソース電極と、
前記半導体基体に接続されたドレイン電極とを備えたことを特徴とする半導体装置。
前記へテロ半導体領域と前記ソース電極は、前記絶縁体領域上に形成された導電体領域を介して接続されることを特徴とする請求項１に記載の半導体装置。
前記半導体基体の表面に接し、かつ前記ヘテロ接合界面の近傍に電界緩和領域を有することを特徴とする請求項１または２に記載の半導体装置。
前記半導体基体は、炭化珪素、窒化ガリウム、もしくはダイヤモンドのいずれかからなることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
前記ヘテロ半導体領域はシリコン、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素のいずれかであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
請求項１に記載の半導体装置の製造方法であって、前記半導体基体の表面に前記絶縁体領域を形成する工程と、
マスク層を用いて前記絶縁体領域をパターニングする工程と、
前記絶縁体領域上、前記絶縁体領域側面、および前記半導体基体上に前記へテロ半導体を等方的に成膜する工程と、
前記へテロ半導体を異方性エッチングによりエッチングし、前記絶縁体領域側面に自己整合的に前記へテロ半導体領域を形成する工程を有することを特徴とした半導体装置の製造方法。
請求項２に記載の半導体装置の製造方法であって、前記半導体基体の表面に前記絶縁体領域を形成する工程と、
前記絶縁体領域上に前記導電体領域を形成する工程と、
マスク層を用いて前記導電体領域および前記絶縁体領域をパターニングする工程と、
前記導電体領域上、前記導電体領域側面、前記絶縁体領域側面、および前記半導体基体上に前記へテロ半導体を等方的に成膜する工程と、
前記へテロ半導体を異方性エッチングによりエッチングし、前記導電体領域側面および前記絶縁体領域側面に自己整合的に前記へテロ半導体領域を形成する工程を有することを特徴とした半導体装置の製造方法。