JP4042608B2 - トランジスタ及び電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トランジスタ及び電子機器に関する。
【０００２】
【従来の技術】
ギガヘルツオーダの高周波信号を増幅可能な素子であるヘテロバイポーラトランジスタ（ＨＢＴ）は、半絶縁半導体基板上にコレクタ層、ベース層、エミッタ層を順次積層した構造をしている。このヘテロバイポーラトランジスタ（単位素子）の形状を大きくすると、出力は大きくなるものの、動作速度などの性能が低下してしまう。そこで、通常、高速でかつ大出力可能な増幅回路を形成するために、ヘテロバイポーラトランジスタ（単位素子）が基板上において複数形成され、その複数の単位素子が並列に接続されて、全体として１つの増幅回路を構成している（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平６−３２６３３０号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、ヘテロバイポーラトランジスタは３端子素子なので、基板上面に設けられた複数の単位素子の各端子について配線によって並列接続しようとすると、従来においてはその配線に立体的交差が生じていた。この配線の交差は、容量となり特性劣化の原因になるため、エアギャップ（エアブリッジ）を設けて交差させるなど製造上面倒な工夫が必要となる。
【０００５】
これを避けるためには、全ての単位素子におけるコレクタ層を連続させ、１箇所だけ共通コレクタ電極を設ける方法もある。しかし、この方法では、コレクタ層の抵抗を十分に小さくすることができないので、高性能なヘテロバイポーラトランジスタを実現することは困難である。
【０００６】
本発明は、上記事情に鑑みてなされたもので、単位素子を並列接続させても配線を立体的に交差させる必要がなく、製造し易い構造でありながら高速化が可能なトランジスタ及び電子機器の提供を目的とする。
【０００７】
【課題を解決するための手段】
上記した目的を達成するために本発明のトランジスタは、単位素子が、第１電極を有するＮ型半導体からなる第１層と、前記第１層上に設けられた第２電極を有するＰ型半導体からなる第２層と、前記第２層上に設けられた第３電極を有するＮ型半導体からなる第３層と、含み、絶縁基板が、前記絶縁基板上に、互いに接触しないように設けた、第１金属膜と、第２金属膜と、第３金属膜とを有し、前記第１金属膜上に、前記第１電極と前記第１金属膜が接合するように、複数の前記単位素子を接合配置し、前記接合配置した複数の前記単位素子の、それぞれの前記第２電極と前記第２金属膜とを接続し、前記接合配置した複数の前記単位素子の、それぞれの前記第３電極と前記第３金属膜とを接続したことを特徴とする。
本発明によれば、例えば第１層がコレクタとなり、第２層がベースとなり、第３層がエミッタとなるバイポーラトランジスタを構成することができる。ここでコレクタとなる第１層が絶縁基板上に設けた第１金属膜の上に直接形成されているので、従来構造のように絶縁基板上に直接コレクタ層を形成する場合よりも、放熱性が高くなり、信頼性が向上するとともに、駆動電力を容易に大きくすることができ、高速動作が可能でコンパクトなトランジスタを容易に構成することができる。
【０００８】
また、本発明のトランジスタは、前記第１層がコレクタとしての機能を有し、前記第２層がベースとしての機能を有し、前記第３層がエミッタとしての機能を有することが好ましい。
本発明によれば、例えば、第１金属膜をアース電位として、第２金属膜に電気信号を入力し、第３金属膜に抵抗などを介してバイアス電圧を印加することなどにより、高周波信号を増幅可能な高利得の増幅回路を構成することができる。
【０００９】
また、本発明のトランジスタは、前記第１金属膜がコレクタ配線としての機能を有し、前記第２金属膜がベース配線としての機能を有し、前記第３金属膜がエミッタ配線としての機能を有することが好ましい。
本発明によれば、例えば第１金属膜をコレクタ電極及びそのコレクタ電極に接続されたコレクタ配線として機能させ、第２金属膜をベース電極及びそのベース電極に接続されたベース配線として機能させ、第３金属膜をエミッタ電極及びそのエミッタ電極に接続されたエミッタ配線として機能させることができる。これにより、放熱性及び信頼性が高く、駆動電力を容易に大きくでき、高速動作が可能でコンパクトなトランジスタを容易に構成することができる。
【００１０】
また、本発明のトランジスタは、前記第２層が前記第１層の上面全体に形成されており、前記第３層が前記第２層の上面の一部領域上に形成されていることが好ましい。
本発明によれば、第１層の上面全体に第２層が形成されているので、絶縁基板上に第２金属膜を直接形成しながら、第１金属膜及び第１層に接触させることなく、また第１金属膜及び第１層と交差させることなく、第２金属膜を第２層に接続することができる。そこで、本発明によれば、配線を交差させるエアギャップ配線を必要としないので、配線容量を低減することができ、また簡易に製造することができる。
【００１１】
また、本発明のトランジスタは、前記第１層及び第２層がそれぞれ長方形の板状に形成されており、前記第３層が長方形の板状であって前記第１層及び第２層よりも細い形状に形成されていることが好ましい。
本発明によれば、第１層、第２層及び第３層を長方形にすることにより、配線がし易く、高性能なトランジスタを構成することができる。
【００１２】
また、本発明のトランジスタは、前記第１層、第２層及び第３層が前記第１金属膜の上面の上を横切るように形成されていることが好ましい。
本発明によれば、例えば、１つの第１金属膜上に、第１層、第２層及び第３層からなるＮＰＮ構造を複数設けた場合、第１金属膜の一方側に、各第２層の電極（ベース電極）を接続する第２金属膜を設けることができ、第２金属膜の他方側に、各第３層の電極（エミッタ電極）を接続する第３金属膜を設けることができる。そこで、１つの第１金属膜上に、複数のＮＰＮ構造を設けた場合、絶縁基板上に第１金属膜、第２金属膜及び第３金属膜をそれぞれ直接形成しながら、それらの金属膜が互いに接触することなく、また互いに交差することもなく、各第２層に第２金属膜を接続することができ、各第３層に第３金属膜を接続することができる。
【００１３】
また、本発明のトランジスタは、前記第１層、第２層及び第３層が微小なタイル形状の半導体素子である微小タイル状素子として形成されたものからなることが好ましい。
本発明によれば、微小タイル状素子によって第１層、第２層及び第３層を形成することにより、第１金属膜上の所望位置に簡易に第１層、第２層及び第３層を設けることができ、配置の自由度及び変更容易性を向上させることができる。また、本発明によれば、微小タイル状素子として第１層、第２層及び第３層を単独で形成しておき、その第１層、第２層及び第３層を単独で検査して選別することができ、高品質なトランジスタを容易に提供することができる。
【００１４】
また、本発明のトランジスタは、前記微小タイル状素子において、前記第１層の底面にコレクタ電極が形成されており、前記第２層の上面における前記第３層が設けられている領域以外のところにベース電極が形成されており、前記第３層の上面にエミッタ電極が形成されているものであり、前記微小タイル状素子における前記コレクタ電極が前記第１金属膜に接合されており、前記ベース電極が前記第２金属膜に接合されており、前記エミッタ電極が前記第３金属膜に接合されていることが好ましい。
本発明によれば、微小タイル状素子を第１金属膜上の所望位置に簡易に接合することができ、また簡易に、第２層を第２金属膜に、第３層を第３金属膜に接合することができる。そこで、高品質なトランジスタを簡易に提供することができる。
【００１５】
また、本発明のトランジスタは、前記微小タイル状素子が、該微小タイル状素子の第１層を接合面として、前記絶縁基板における前記第１金属膜上に接合されていることが好ましい。
【００１６】
また、本発明のトランジスタは、ヘテロバイポーラトランジスタとして機能するものからなることが好ましい。
本発明によれば、例えば第１層のバンドギャップと第３層のバンドギャップを異なるものとすることにより、ヘテロバイポーラトランジスタを構成することができる。そこで、本発明によれば、無線通信などで用いる高周波信号を高利得で増幅できる増幅回路を簡易に提供することができる。
【００１７】
また、本発明のトランジスタは、前記第１層がガリウム・ヒ素からなるＮ型半導体であり、前記第２層がガリウム・ヒ素からなるＰ型半導体であり、前記第３層がアルミニウム・ガリウム・ヒ素からなるＮ型半導体であることが好ましい。
本発明によれば、ヘテロバイポーラトランジスタを簡易に構成することができる。また、本発明によれば、ヘテロバイポーラトランジスタをなす単位素子を１つの第１金属膜上に複数配置し、その複数の単位素子を配線の立体交差が生じないように並列接続することができる。そこで、本発明によれば、大出力が可能であって従来よりも高速に動作するヘテロバイポーラトランジスタを簡易に提供することができる。
【００１８】
また、本発明のトランジスタは、前記第１層が１つの前記第１金属膜上に複数設けられており、前記第２層及び第３層が前記第１層毎に設けられていることが好ましい。
本発明によれば、１つの第１金属膜を共通コレクタ電極及び配線として、複数のヘテロバイポーラトランジスタを構成することができる。そこで、本発明によれば、各ヘテロバイポーラトランジスタの特性を高精度に揃えることができる。
【００１９】
また、本発明のトランジスタは、複数の前記第２層が１つの前記第２金属膜によって相互に接続されており、複数の前記第３層が１つの前記第３金属膜によって相互に接続されていることが好ましい。
本発明によれば、１つの第１金属膜を共通コレクタ配線とし、１つの第２金属膜を共通ベース配線とし、１つの第３金属膜を共通エミッタ配線として、複数のヘテロバイポーラトランジスタ（単位素子）を並列に接続することができる。ここで、各単位素子を並列接続する第１金属膜、第２金属膜及び第３金属膜はそれぞれ絶縁基板上に直接形成されているので、配線の立体的交差がない。そこで、本発明によれば、大出力が可能であって従来よりも高速に動作するヘテロバイポーラトランジスタを提供することができる。
また、本発明によれば、例えば、第１金属膜、第２金属膜及び第３金属膜それぞれにおける各単位素子の電極へ接続する部分などを、単位素子毎に同じ形状にすることで、各単位素子の配線形状を同一にすることができる。そこで、本発明によれば、互いに特性が揃った単位素子を並列接続したヘテロバイポーラトランジスタを提供することができる。
また、本発明によれば、絶縁基板上に形成された第１金属膜、第２金属膜及び第３金属膜が各単位素子の電極へ直接接続されるので、各単位素子の各電極への配線長を調整する導通穴（バイアホール）などを設ける必要なく、高性能なヘテロバイポーラトランジスタを簡易な製造工程により安価に提供することができる。
【００２０】
また、本発明のトランジスタは、前記第１金属膜、第２金属膜及び第３金属膜が、お互いに交差しないことが好ましい。
本発明によれば、前記第１金属膜、第２金属膜及び第３金属膜がお互いに交差しない又は横切らないので、配線容量を低減でき、容易に製造できる高性能なトランジスタを提供することができる。
【００２１】
また、本発明のトランジスタは、前記第２金属膜は、該第２金属膜における前記第２層との接続箇所以外が前記絶縁基板上に直接設けられており、前記第３金属膜は、該第３金属膜における前記第３層との接続箇所以外が前記絶縁基板上に直接設けられていることが好ましい。
本発明によれば、第１金属膜、第２金属膜及び第３金属膜の大部分を絶縁基板上に直接設けることができるので、放熱性が高く、信頼性に優れ、簡易に製造できるより高速で大出力のヘテロバイポーラトランジスタを提供することができる。
【００２２】
本発明の電子機器は、前記トランジスタを備えたことを特徴とする。
本発明によれば、放熱性が高く、信頼性に優れ、簡易に製造できるより高速で大出力の増幅器などを備えた電子機器を提供することができる。そこで、前記トランジスタを備えた携帯電話、無線ＬＡＮなどの無線機器を構成することで、より高性能で安価な無線機器を提供することができる。
【００２３】
また、本発明のトランジスタの製造方法は、絶縁基板上に第１金属膜を設け、前記第１金属膜上にＮ型半導体からなる第１層を設け、前記第１層上にＰ型半導体からなる第２層を設け、前記第２層上の一部領域上にＮ型半導体からなる第３層を設け、前記第１金属膜とは接触しないように前記絶縁基板上に設けるとともに前記第２層に接続する第２金属膜を設け、前記第１金属膜及び第２金属膜とは接触せずに、前記第３層に接続する第３金属膜を前記絶縁基板上に設けることを特徴とする。
本発明によれば、例えば第１層がコレクタとなり、第２層がベースとなり、第３層がエミッタとなり、第１金属膜がコレクタ電極又は配線となり、第２金属膜がベース電極又は配線となり、第３金属膜がエミッタ電極又は配線となるバイポーラトランジスタを製造することができる。ここでコレクタとなる第１層が第１金属膜の上に直接形成されているので、従来構造のように絶縁基板上に直接コレクタ層を形成する場合よりも、放熱性が高くなる。そこで、本発明によれば、従来のものよりも信頼性が高く、出力電力が大きく、かつ高速動作が可能でコンパクトなトランジスタを容易に構成することができる。
【００２４】
また、本発明のトランジスタの製造方法は、Ｎ型半導体からなる第１層と、前記第１層上に設けられたＰ型半導体からなる第２層と、前記第２層上の一部領域に設けられたＮ型半導体からなる第３層と、前記第１層の底面に設けられた第１電極と、前記第２層上の一部領域以外の領域に設けられた第２電極と、前記第３層の上面に設けられた第３電極と、を有してなる微小タイル状素子を設け、絶縁基板上に第１金属膜を設け、前記第１金属膜に前記微小タイル状素子の第１電極が接続するように、該第１金属膜上に該微小タイル状素子を配置し、前記第２電極に接続する第２金属膜を前記絶縁基板上及び該第２電極の一部上に設け、前記第３電極に接続する第３金属膜を前記絶縁基板上及び該第３電極の一部上に設けることを特徴とする。
本発明によれば、絶縁基板上に第１金属膜を設け、その第１金属膜上に微小タイル状素子を配置し、微小タイル状素子の第１電極と第１金属膜とを接合することで、簡易に高性能なバイポーラトランジスタを製造することができる。すなわち、例えば微小タイル状素子の第１層がコレクタとなり、第２層がベースとなり、第３層がエミッタとなる。また、微小タイル状素子の第１電極がコレクタ電極となり、第２電極がベース電極となり、第３電極がエミッタ電極となる。そして第１金属膜がコレクタ配線となる。このような構成により、コレクタなどにおいて発生した熱が第１電極を介して第１金属膜に効率よく伝達されるので、放熱性を向上させることができる。
また、本発明の製造方法によれば、微小タイル状素子を第１金属膜上の所望位置に配置することができ、トランジスタ素子単体の配置の自由度及び変更容易性を向上させることができる。また、本発明によれば、微小タイル状素子として第１層、第２層及び第３層を単独で形成しておき、その第１層、第２層及び第３層を単独で検査して選別することができ、高品質なトランジスタを容易に提供することができる。
【００２５】
また、本発明のトランジスタの製造方法は、前記第１層を、コレクタとして機能するように形成し、前記第２層は、ベースとして機能するように形成し、前記第３層は、エミッタとして機能するように形成し、前記第１金属膜は、コレクタ電極又はコレクタ配線として機能するように形成し、前記第２金属膜は、ベース電極又はベース配線として機能するように形成し、前記第３金属膜は、エミッタ電極又はエミッタ配線として機能するように形成することが好ましい。
本発明によれば、例えば、第１金属膜をアース電位として、第２金属膜に電気信号を入力し、第３金属膜に抵抗などを介してバイアス電圧を印加することなどにより、高周波信号を増幅可能な高利得の増幅回路を製造することができる。また、本発明によれば、例えば第１金属膜をコレクタ配線として機能させ、第２金属膜をベース配線として機能させ、第３金属膜をエミッタ配線として機能させることができる。これにより、放熱性及び信頼性が高く、駆動電力を容易に大きくでき、高速動作が可能でコンパクトなトランジスタを容易に製造することができる。
【００２６】
また、本発明のトランジスタの製造方法は、前記第１層、第２層及び第３層を、前記第１金属膜の上面の上を横切るように形成することが好ましい。
本発明によれば、例えば、１つの第１金属膜上に、第１層、第２層及び第３層からなるＮＰＮ構造を複数設けた場合、第１金属膜の一方側に、各第２層の電極（ベース電極）を接続する第２金属膜を設けることができ、第２金属膜の他方側に、各第３層の電極（エミッタ電極）を接続する第３金属膜を設けることができる。そこで、１つの第１金属膜上に複数の単位素子（トランジスタ）を形成し、各単位素子の３つの端子を、絶縁基板上に直接形成した第１金属膜、第２金属膜及び第３金属膜でそれぞれ接続することができる。したがって、本発明の製造方法によれば、複数の単位素子を並列接続しながら、その配線が交差することを回避することができるので、その交差部における容量の発生がない分、高速動作が可能な大出力のトランジスタを製造することができる。
【００２７】
また、本発明のトランジスタの製造方法は、前記第１層がガリウム・ヒ素からなるＮ型半導体で形成し、前記第２層は、ガリウム・ヒ素からなるＰ型半導体で形成し、前記第３層は、アルミニウム・ガリウム・ヒ素からなるＮ型半導体で形成することが好ましい。
本発明によれば、ヘテロバイポーラトランジスタを簡易に構成することができる。また、本発明によれば、ヘテロバイポーラトランジスタをなす単位素子を１つの第１金属膜上に複数配置し、その複数の単位素子を配線の立体交差が生じないように並列接続することができる。そこで、本発明によれば、大出力が可能であって従来よりも高速に動作するヘテロバイポーラトランジスタを簡易に製造することができる。
【００２８】
また、本発明のトランジスタの製造方法は、複数の前記微小タイル状素子を、１つの前記第１金属膜上に一定の間隔をもって配置し、前記微小タイル状素子各々の第１電極を、前記第１金属膜上に接合し、前記微小タイル状素子各々の第２電極を、前記第２金属膜に接合し、前記微小タイル状素子各々の第３電極を、前記第３金属膜に接合することが好ましい。
本発明によれば、１つの第１金属膜を共通コレクタ配線とし、１つの第２金属膜を共通ベース配線とし、１つの第３金属膜を共通エミッタ配線として、複数のヘテロバイポーラトランジスタ（単位素子）を並列に接続することができる。ここで、各単位素子を並列接続する第１金属膜、第２金属膜及び第３金属膜はそれぞれ絶縁基板上に直接形成されているので、配線の立体的交差がない。そこで、本発明によれば、大出力が可能であって従来よりも高速に動作するヘテロバイポーラトランジスタを簡易に製造することができる。
また、本発明によれば、例えば、第１金属膜、第２金属膜及び第３金属膜それぞれにおける各単位素子の電極へ接続する部分などを、単位素子毎に同じ形状にすることで、各単位素子の配線形状を同一にすることができる。そこで、本発明によれば、互いに特性が揃った単位素子を並列接続したヘテロバイポーラトランジスタを簡易に製造することができる。
また、本発明によれば、絶縁基板上に形成された第１金属膜、第２金属膜及び第３金属膜が各単位素子の電極へ直接接続されるので、各単位素子の各電極への配線長を調整する導通穴（バイアホール）などを設ける必要なく、高性能なヘテロバイポーラトランジスタを簡易な製造工程で提供することができる。
【００２９】
また、本発明のトランジスタの製造方法は、前記第２金属膜における前記第２層又第２電極との接続箇所以外を、前記絶縁基板上に直接設け、前記第３金属膜における前記第３層又は第３電極との接続箇所以外を、前記絶縁基板上に直接設けることが好ましい。
本発明によれば、共通コレクタ配線、共通ベース配線及び共通エミッタ配線が絶縁基板上に直接形成されているので、配線の立体的交差がない。そこで、本発明によれば、大出力が可能であって従来よりも高速に動作するヘテロバイポーラトランジスタを簡易に製造することができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施形態に係るヘテロバイポーラトランジスタについて、図面を参照して説明する。
図１は本発明の実施形態に係る１つのヘテロバイポーラトランジスタ単体（単位素子）を示す概略側面図である。単位素子１は、Ｎ型半導体からなる第１層１１と、第１層１１上に設けられたＰ型半導体からなる第２層１２と、第２層１２上に設けられたＮ型半導体からなる第３層１３とを有している。
【００３１】
第２層１２は、第１層１１上面の全体に形成されており、第１層１１及び第３層１３と比較して薄い層となっている。第３層１３は、第２層上面の中央を横断するように設けられており、その上面の面積が第１層１１及び第２層１２の上面面積と比べて小さくなっている。なお、第１層１１、第２層１２及び第３層１３の側面は、垂直に形成してもよく、テーパ形状などであってもよい。
【００３２】
第１層１１底面の略全体には、金属膜からなるコレクタ電極Ｃ（第１電極）が設けられている。第２層１２上面における第３層が設けられていない部分、すなわち第２層１２上面における両サイド部分には、金属膜からなるベース電極Ｂ（第２電極）が設けられている。第３層上面の略全体には、金属膜からなるエミッタ電極Ｅ（第３電極）が設けられている。
【００３３】
コレクタ電極Ｃ、ベース電極Ｂ及びエミッタ電極Ｅそれぞれの厚さは、第１層１１、第２層１２及び第３層１３に比べて大幅に薄くなっている。そして、ヘテロバイポーラトランジスタをなす単位素子１の厚さｄは、第１層１１、第２層１２及び第３層１３それぞれの厚さとコレクタ電極Ｃ及びエミッタ電極Ｅそれぞれの厚さとの合計値であり、例えば数μｍとする。
【００３４】
第１層１１は、例えばガリウム・ヒ素（ＧａＡｓ）からなるＮ型半導体で形成する。第２層１２は、例えばガリウム・ヒ素（ＧａＡｓ）からなるＰ型半導体で形成する。第３層１３は、例えばアルミニウム・ガリウム・ヒ素（ＡｌＧａＡｓ）からなるＮ型半導体で形成する。このような構成により、第１層１１がコレクタとして機能し、第２層がベースとして機能し、第３層がエミッタとして機能する。
【００３５】
このような構成により、単位素子１は、ガリウム・ヒ素（ＧａＡｓ）系のヘテロバイポーラトランジスタを構成する。そこで、この単位素子１を基板上の所望位置に配置することで、任意の位置にギガヘルツオーダの高速な増幅回路などを形成することができる。
【００３６】
また、単位素子１は、微小なタイル形状の半導体デバイス（微小タイル状素子）として形成することが好ましい。この微小タイル状素子は、例えば、厚さが数μｍ以下であり、縦横の大きさが数μｍから数百μｍの板状部材である。微小タイル状素子の製造方法については、後で詳細に説明する。
このように、単位素子１を微小タイル状素子として形成することで、ギガヘルツオーダの高速な増幅回路単体などを極めてコンパクトに形成することができ、その回路を基板上の所望位置に簡易に貼り付けることができる。
【００３７】
なお、単位素子１は、第１層１１、第２層１２及び第３層１３を形成する材料を変更することにより、シリコン・ゲルマニウム（ＳｉＧｅ）ヘテロバイポーラトランジスタ、インジウムリン（ＩｎＰ）系ヘテロバイポーラトランジスタ、又はインジウム・ガリウム・リン（ＩｎＧａＰ）系ヘテロバイポーラトランジスタを構成することもできる。
【００３８】
次に、上記単位素子１を並列接続して１つの大出力ヘテロバイポーラトランジスタ３０を構成した構造について図２から図４を参照して説明する。図２は本発明の実施形態に係るヘテロバイポーラトランジスタ（ＨＢＴ）３０の構造を示す概略側面図である。図３は図２に示すヘテロバイポーラトランジスタの変形例である。図４は図２に示すヘテロバイポーラトランジスタ３０の構造を示す概略平面図である。
【００３９】
１枚の絶縁基板２０の上面には、第１金属膜からなる共通コレクタ配線２１が長方形状に形成されている。共通コレクタ配線２１の上面には、複数の単位素子１が接合されている。各単位素子１同士は、一定の間隔をもって配置されていることが好ましい。これは各単位素子１の電気的特性を揃えるためである。各単位素子１は、長方形の微小タイル形状で構成されている。ここで、各単位素子１において、第３層１３は第１層１１及び第２層１２よりも細長い形状となっており、第３層１３が第２層上を横断するように形成されている。
【００４０】
また、各単位素子１は、第１層、第２層、第３層、コレクタ電極Ｃ、ベース電極Ｂ及びエミッタ電極Ｅが共通コレクタ配線２１を横断するように、設けられ配置されている。共通コレクタ配線２１の幅は、単位素子１の長手方向の長さよりも小さくてもよい。好ましくは共通コレクタ配線２１の幅を単位素子１の長手方向の長さとほぼ一致させる。換言すれば、各単位素子１における第１層、第２層、第３層、コレクタ電極Ｃ、ベース電極Ｂ及びエミッタ電極Ｅの長手方向の両端辺が共通コレクタ配線２１の長手方向の両側辺とほぼ一致するように、設けられている。
【００４１】
そして、各単位素子１のコレクタ電極Ｃと共通コレクタ配線２１とは、少なくとも電気的に接合されている。ここで、各単位素子１のコレクタ電極Ｃと共通コレクタ配線２１とは、電気的及び機械的に接合することとしてもよい。
【００４２】
また、絶縁基板２０上には、第２金属膜からなる共通ベース配線２２と、第３金属膜からなる共通エミッタ配線２３とが形成されている。共通ベース配線２２は、共通コレクタ配線２１の長手方向の片側に沿って長方形に形成されており、共通コレクタ配線２１及び共通エミッタ配線２３とは接触していない。そして、共通ベース配線２２は、長方形の長手方向の１辺に凸形状に設けられた接続部により、各単位素子１のベース電極Ｂと電気的に接合している。したがって、各単位素子１のベース電極Ｂ同士は共通ベース配線２２で電気的に接続されている。
【００４３】
共通エミッタ配線２３は、共通コレクタ配線２１の長手方向の片側（共通ベース配線２２の逆側）に沿って長方形に形成されている。そして、共通エミッタ配線２３は、長方形の長手方向の１辺に凸形状に設けられた接続部により、各単位素子１のエミッタ電極Ｅと電気的に接合している。したがって、各単位素子１のエミッタ電極Ｅ同士は共通エミッタ配線２３によって電気的に接続されている。
【００４４】
これらにより、本実施形態によれば、各単位素子１を並列に接続する配線である共通コレクタ配線（第１金属膜）２１、共通ベース配線（第２金属膜）２２及び共通エミッタ配線（第３金属膜）２３を、それぞれ絶縁基板２０上に直接形成しながら、それらの配線が互いに接触することがなく、また互いに交差することをもない。そこで、本実施形態によれば、基板平面上に設けた複数の単位素子（ヘテロバイポーラトランジスタ）について、エアギャップ配線を必要とせずに並列接続することができるので、従来よりも高速で大出力のヘテロバイポーラトランジスタを簡易に製造することができる。
【００４５】
また、本実施形態によれば、絶縁基板２０上に設けた１つの共通コレクタ配線２１上に、各単位素子１の第１層１１（コレクタ層）がコレクタ電極Ｃを介して直接接合されるので、従来構造のように絶縁基板上に直接コレクタ層を形成する場合よりも、放熱性を高くすることができる。そこで、本実施形態によれば、信頼性を向上させることができ、駆動電力を容易に大きくすることができ、従来よりも高速動作が可能でコンパクトなヘテロバイポーラトランジスタを容易に構成することができる。
【００４６】
本実施形態のヘテロバイポーラトランジスタ３０は、例えば、エミッタ接地増幅回路に適用することができ、数ＧＨｚ帯の無線通信用パワーアンプに好適である。そこで、ヘテロバイポーラトランジスタ３０を備えた携帯電話、無線ＬＡＮなどの無線機器を構成することで、より高性能で安価な無線機器を提供することができる。また、本実施形態のヘテロバイポーラトランジスタ３０は、ベース接地増幅回路又はコレクタ接地増幅回路に適用することができ、発振回路などに適用することもできる。
【００４７】
図３に示すヘテロバイポーラトランジスタは、図２に示すヘテロバイポーラトランジスタ３０の絶縁基板２０を導電基板２０ａ及び絶縁膜２０ｂに置き換えたものである。すなわち図３に示すヘテロバイポーラトランジスタでは、導電基板２０ａの表面に絶縁膜２０ｂが形成されている。そして、絶縁膜２０ｂの上面に共通コレクタ配線、共通ベース配線及び共通エミッタ配線が形成されている。その他は、図２に示すヘテロバイポーラトランジスタ３０と同様に、共通コレクタ配線に複数の単位素子１が設けられており、各単位素子１のコレクタ電極は共通コレクタ配線に接続され、各単位素子１のベース電極は共通ベース配線に接続され、各単位素子１のエミッタ電極は共通エミッタ配線に接続されている。
【００４８】
（微小タイル状素子の製造方法）
次に、上記単位素子１をなす微小タイル状素子の製造方法と、その微小タイル状素子を絶縁基板２０（最終基板）に接着する方法とについて、図５乃至図１５を参照して説明する。本微小タイル状素子の製造方法では、エピタキシャルリフトオフ法を基礎として用いている。また、本製造方法では、微小タイル状素子としての化合物半導体デバイス（化合物半導体素子）を最終基板となるシリコン・ＬＳＩチップ上に接着する場合について説明するが、半導体デバイスの種類及びＬＳＩチップの種類に関係なく本発明を適用することができる。なお、本実施形態における「半導体基板」とは、半導体物資から成る物体をいうが、板形状の基板に限らず、どのような形状であっても半導体物資であれば「半導体基板」に含まれる。
【００４９】
＜第１工程＞
図５は本半導体集積回路の製造方法の第１工程を示す概略断面図である。図５において、基板１１０は、半導体基板であり、例えばガリウム・ヒ素化合物半導体基板とする。基板１１０における最下位層には、犠牲層１１１を設けておく。犠牲層１１１は、アルミニウム・ヒ素（ＡｌＡｓ）からなり、厚さが例えば数百ｎｍの層である。
例えば、犠牲層１１１の上層には機能層１１２を設ける。機能層１１２の厚さは、例えば１μｍから１０（２０）μｍ程度とする。そして、機能層１１２において半導体デバイス（単位素子１）１１３を作成する。半導体デバイス１１３としては、例えば、単位素子１の代わりに又は単位素子１とともに、複数個のヘテロバイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）あるいはＡＰＣ回路などを形成してもよい。これらの半導体デバイス１１３は、何れも基板１１０上に多層のエピタキシャル層を積層して素子が形成されたものである。また、各半導体デバイス１１３には、電極も形成し、動作テストも行う。
【００５０】
＜第２工程＞
図６は本半導体集積回路の製造方法の第２工程を示す概略断面図である。本工程においては、各半導体デバイス１１３を分割するように分離溝１２１を形成する。分離溝１２１は、少なくとも犠牲層１１１に到達する深さをもつ溝とする。例えば、分離溝の幅及び深さともに、１０μｍから数百μｍとする。また、分離溝１２１は、後述するところの選択エッチング液が当該分離溝１２１を流れるように、行き止まりなく繋がっている溝とする。さらに、分離溝１２１は、碁盤のごとく格子状に形成することが好ましい。
また、分離溝１２１相互の間隔を数十μｍから数百μｍとすることで、分離溝１２１によって分割・形成される各半導体デバイス１１３のサイズを、数十μｍから数百μｍ四方の面積をもつものとする。分離溝１２１の形成方法としては、フォトリソグラフィとウェットエッチングによる方法、またはドライエッチングによる方法を用いる。また、クラックが基板に生じない範囲でＵ字形溝のダイシングで分離溝１２１を形成してもよい。
【００５１】
＜第３工程＞
図７は本半導体集積回路の製造方法の第３工程を示す概略断面図である。本工程においては、中間転写フィルム１３１を基板１１０の表面（半導体デバイス１１３側）に貼り付ける。中間転写フィルム１３１は、表面に粘着剤が塗られたフレキシブルなフィルムである。
【００５２】
＜第４工程＞
図８は本半導体集積回路の製造方法の第４工程を示す概略断面図である。本工程においては、分離溝１２１に選択エッチング液１４１を注入する。本工程では、犠牲層１１１のみを選択的にエッチングするために、選択エッチング液１４１として、アルミニウム・ヒ素に対して選択性が高い低濃度の塩酸を用いる。
【００５３】
＜第５工程＞
図９は本半導体集積回路の製造方法の第５工程を示す概略断面図である。本工程においては、第４工程での分離溝１２１への選択エッチング液１４１の注入後、所定時間の経過により、犠牲層１１１のすべてを選択的にエッチングして基板１１０から取り除く。
【００５４】
＜第６工程＞
図１０及び図１１は本半導体集積回路の製造方法の第６工程を示す概略断面図である。第５工程で犠牲層１１１が全てエッチングされると、基板１１０から機能層１１２が切り離される。そして、本工程において、中間転写フィルム１３１を基板１１０から引き離すことにより、中間転写フィルム１３１に貼り付けられている機能層１１２を基板１１０から引き離す。
これらにより、半導体デバイス１１３が形成された機能層１１２は、分離溝１２１の形成及び犠牲層１１１のエッチングによって分割されて、所定の形状（例えば、微小タイル形状）の半導体素子（上記実施形態の「単位素子１」）とされ、中間転写フィルム１３１に貼り付け保持されることとなる。ここで、機能層の厚さが例えば１μｍから１０μｍ程度、大きさ（縦横）が例えば数十μｍから数百μｍであるのが好ましい。
【００５５】
次いで、図１１に示すように、中間転写フィルム１３１の裏面側に金属膜１６２を成膜して、機能層１１２の底面に上記コレクタ電極Ｃを形成する。すなわち、中間転写フィルム１３１には機能層１１２が裏面を露出して保持されているので、その中間転写フィルム１３１の裏面側について蒸着法又はスパッタ法で金属膜１６２を成膜する。ここで、金属膜１６２としては、Ｎ型化合物半導体とオーミック接触が得られる材質が好ましい。例えば金（Ａｕ）とゲルマニウム（Ｇｅ）の合金、ニッケル（Ｎｉ）と金（Ａｕ）を積層したもの、又はチタン（Ｔｉ）と金（Ａｕ）の積層膜などが金属膜１６２として使える。
【００５６】
＜第７工程＞
図１２は本半導体集積回路の製造方法の第７工程を示す概略断面図である。本工程においては、（微小タイル状素子１６１が貼り付けられた）中間転写フィルム１３１を移動させることで、最終基板１７１（絶縁基板２０）の所望の位置（共通コレクタ配線２１の上面）に微小タイル状素子１６１（単位素子１）をアライメントする。ここで、最終基板１７１は、例えば、シリコン半導体からなり、ＬＳＩ領域１７２が形成されている。また、最終基板１７１の所望の位置には、微小タイル状素子１６１を接着するための接着剤１７３を塗布しておく。接着剤は微小タイル状素子に塗布してもかまわない。また、接着剤１７３は高い導電性を持つものが好ましい。
【００５７】
＜第８工程＞
図１３は本半導体集積回路の製造方法の第８工程を示す概略断面図である。本工程においては、最終基板１７１の所望位置（共通コレクタ配線２１の上面）にアライメントされた微小タイル状素子１６１を、中間転写フィルム１３１越しに裏押し治具１８１で押しつけて最終基板１７１に接合する。ここで、所望の位置には接着剤１７３が塗布されているので、その最終基板１７１の所望の位置に微小タイル状素子１６１が接着される。これにより、共通コレクタ配線２１の上面に、上記単位素子１のコレクタ電極が電気的に接続することとなる。
【００５８】
＜第９工程＞
図１４は本半導体集積回路の製造方法の第９工程を示す概略断面図である。本工程においては、中間転写フィルム１３１の粘着力を消失させて、微小タイル状素子１６１から中間転写フィルム１３１を剥がす。
中間転写フィルム１３１の粘着剤は、ＵＶ硬化性又は熱硬化性のものにしておく。ＵＶ硬化性の粘着剤とした場合は、裏押し治具１８１を透明な材質にしておき、裏押し治具１８１の先端から紫外線（ＵＶ）を照射することで中間転写フィルム１３１の粘着力を消失させる。熱硬化性の接着剤とした場合は、裏押し治具１８１を加熱すればよい。あるいは第６工程の後で、中間転写フィルム１３１を全面紫外線照射するなどして粘着力を全面消失させておいてもよい。粘着力が消失したとはいえ実際には僅かに粘着性が残っており、微小タイル状素子１６１は非常に薄く軽いので中間転写フィルム１３１に保持される。
【００５９】
＜第１０工程＞
本工程は、図示していない。本工程においては、加熱処理などを施して、微小タイル状素子１６１を最終基板１７１に本接合する。
【００６０】
＜第１１工程＞
図１５は本半導体集積回路の製造方法の第１１工程を示す概略断面図である。また図１５は図１４において視点Ｂから最終基板１７１などを見た状態を示している。本工程においては、微小タイル状素子１６１からなる単位素子１のベース電極Ｃ及びエミッタ電極Ｅを最終基板１７１である絶縁基板２０上の共通ベース配線２２及び共通エミッタ配線２３に電気的に繋ぎ、一つのＬＳＩチップなどの半導体集積回路を完成させる。最終基板１７１としては、図２に示すヘテロバイポーラトランジスタ用の絶縁基板２０に適用するものとしてセラミック、ガラス、石英、ガラスエポキシ、プラスチック、化合物半導体が挙げられ、図３に示すヘテロバイポーラトランジスタ用の導電基板２０ａ及び絶縁膜２０ｂに適用するものとしてシリコン基板に絶縁膜を形成したものが挙げられる。ここで、絶縁膜としては、ＳｉＯ２，ＳｉＮなどの無機膜、あるいはポリイミドなどの有機膜が適用できる。
【００６１】
これらにより、最終基板１７１である絶縁基板２０が例えばプラスチックであっても、その絶縁基板２０の共通コレクタ配線２１上の所望位置にヘテロバイポーラトランジスタをなす単位素子１を形成するというように、ヘテロバイポーラトランジスタをなす半導体素子を当該半導体素子とは材質の異なる基板上に形成することが可能となる。
また、半導体基板上で単位素子１を完成させてから微小タイル形状に切り離すので、無線回路などをなす集積回路を作成する前に、予め単位素子１をテストして選別することが可能となる。
【００６２】
また、上記製造方法によれば、半導体素子（単位素子１）を含む機能層のみを、微小タイル状素子として半導体基板から切り取り、フィルムにマウントしてハンドリングすることができるので、単位素子１を個別に選択して絶縁基板２０に接合することができ、ハンドリングできる単位素子１のサイズを従来の実装技術のものよりも小さくすることができる。したがって、所望性能をもつヘテロバイポーラトランジスタを、簡便に低コストで提供することができる。
【００６３】
また、本実施形態のヘテロバイポーラトランジスタは、高周波信号を扱う機器に適している。本実施形態のヘテロバイポーラトランジスタの応用としては、無線通信におけるＲＦ回路のパワーアンプ、ローノイズアンプ、プリアンプなどが挙げられる。また、電気有線通信におけるパワーアンプ、プリアンプなどに、本実施形態のヘテロバイポーラトランジスタを適用してもよい。また、光通信などにおけるレーザドライバ、プリアンプなどに、本実施形態のヘテロバイポーラトランジスタを適用してもよい。そこで、本実施形態のヘテロバイポーラトランジスタは、携帯電話、無線ＬＡＮ装置、光通信モジュールの構成要素に好適である。
【００６４】
上記製造方法では、導電性の接着剤１７３を用いて微小タイル状素子１６１（単位素子１）を共通コレクタ配線２１へ接合したが、接着剤の代わりにはんだを用いることもできる。または接着剤を介さず接合することもできる。例えばコレクタ電極Ｃと共通コレクタ配線２１を直に接触させエネルギーを加えることで金属-金属の直接接合してもよい。または、コレクタ電極Ｃ、共通コレクタ配線２１の少なくとも一方、好ましくは双方の表面にパラジウム膜を形成した後、互いに接触させエネルギーを加えることで直接接合してもよい。パラジウムは反応性に富むので接合に要するエネルギーを小さくできる。
【００６５】
（電子機器）
上記実施形態の半導体集積回路（ヘテロバイポーラトランジスタ）を備えた電子機器の他の例について説明する。
図１６は、携帯電話の一例を示した斜視図である。図１６において、符号１０００は上記のヘテロバイポーラトランジスタを備えた携帯電話本体を示し、符号１００１は表示部を示している。
【００６６】
図１７は、腕時計型電子機器の一例を示した斜視図である。図１７において、符号１１００は上記のヘテロバイポーラトランジスタを用いた時計本体を示し、符号１１０１は表示部を示している。
【００６７】
図１８は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１８において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は上記のヘテロバイポーラトランジスタを用いた情報処理装置本体、符号１２０６は表示部を示している。
【００６８】
図１６から図１８に示す電子機器は、上記実施形態のヘテロバイポーラトランジスタを備えているので、放熱性が高く、信頼性に優れ、簡易に製造できるより高速で大出力の増幅器などを内蔵することができる。そこで、本実施形態によれば、上記ヘテロバイポーラトランジスタからなる無線機器を備えた携帯電話、腕時計、携帯型情報処理装置などを構成することで、より高性能で安価な電子機器を提供することができる。
【００６９】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る単位素子の概略側面図である。
【図２】 本発明の実施形態に係るＨＢＴの概略側面図である。
【図３】 同上のＨＢＴの変形例を示す概略側面図である。
【図４】 同上のＨＢＴの概略平面図である。
【図５】 微小タイル状素子の製法の第１工程を示す概略断面図である。
【図６】 同上の製法の第２工程を示す概略断面図である。
【図７】 同上の製法の第３工程を示す概略断面図である。
【図８】 同上の製造方法の第４工程を示す概略断面図である。
【図９】 同上の製造方法の第５工程を示す概略断面図である。
【図１０】 同上の製造方法の第６工程を示す概略断面図である。
【図１１】 同上の製造方法の第６工程を示す概略断面図である。
【図１２】 同上の製造方法の第７工程を示す概略断面図である。
【図１３】 同上の製造方法の第８工程を示す概略断面図である。
【図１４】 同上の製造方法の第９工程を示す概略断面図である。
【図１５】 同上の製造方法の第１１工程を示す概略断面図である。
【図１６】 本実施形態の回路を備えた電子機器の一例を示す図である。
【図１７】 本実施形態の回路を備えた電子機器の一例を示す図である。
【図１８】 本実施形態の回路を備えた電子機器の一例を示す図である。
【符号の説明】
１…単位素子、１１…第１層、１２…第２層、１３…第３層、２０…絶縁基板、２１…共通コレクタ配線（第１金属膜）、２２…共通ベース配線（第２金属膜）、２３…共通エミッタ配線（第３金属膜）、３０…ヘテロバイポーラトランジスタ（ＨＢＴ）
【発明の属する技術分野】
本発明は、トランジスタ及び電子機器に関する。
【０００２】
【従来の技術】
ギガヘルツオーダの高周波信号を増幅可能な素子であるヘテロバイポーラトランジスタ（ＨＢＴ）は、半絶縁半導体基板上にコレクタ層、ベース層、エミッタ層を順次積層した構造をしている。このヘテロバイポーラトランジスタ（単位素子）の形状を大きくすると、出力は大きくなるものの、動作速度などの性能が低下してしまう。そこで、通常、高速でかつ大出力可能な増幅回路を形成するために、ヘテロバイポーラトランジスタ（単位素子）が基板上において複数形成され、その複数の単位素子が並列に接続されて、全体として１つの増幅回路を構成している（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平６−３２６３３０号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、ヘテロバイポーラトランジスタは３端子素子なので、基板上面に設けられた複数の単位素子の各端子について配線によって並列接続しようとすると、従来においてはその配線に立体的交差が生じていた。この配線の交差は、容量となり特性劣化の原因になるため、エアギャップ（エアブリッジ）を設けて交差させるなど製造上面倒な工夫が必要となる。
【０００５】
これを避けるためには、全ての単位素子におけるコレクタ層を連続させ、１箇所だけ共通コレクタ電極を設ける方法もある。しかし、この方法では、コレクタ層の抵抗を十分に小さくすることができないので、高性能なヘテロバイポーラトランジスタを実現することは困難である。
【０００６】
本発明は、上記事情に鑑みてなされたもので、単位素子を並列接続させても配線を立体的に交差させる必要がなく、製造し易い構造でありながら高速化が可能なトランジスタ及び電子機器の提供を目的とする。
【０００７】
【課題を解決するための手段】
上記した目的を達成するために本発明のトランジスタは、単位素子が、第１電極を有するＮ型半導体からなる第１層と、前記第１層上に設けられた第２電極を有するＰ型半導体からなる第２層と、前記第２層上に設けられた第３電極を有するＮ型半導体からなる第３層と、含み、絶縁基板が、前記絶縁基板上に、互いに接触しないように設けた、第１金属膜と、第２金属膜と、第３金属膜とを有し、前記第１金属膜上に、前記第１電極と前記第１金属膜が接合するように、複数の前記単位素子を接合配置し、前記接合配置した複数の前記単位素子の、それぞれの前記第２電極と前記第２金属膜とを接続し、前記接合配置した複数の前記単位素子の、それぞれの前記第３電極と前記第３金属膜とを接続したことを特徴とする。
本発明によれば、例えば第１層がコレクタとなり、第２層がベースとなり、第３層がエミッタとなるバイポーラトランジスタを構成することができる。ここでコレクタとなる第１層が絶縁基板上に設けた第１金属膜の上に直接形成されているので、従来構造のように絶縁基板上に直接コレクタ層を形成する場合よりも、放熱性が高くなり、信頼性が向上するとともに、駆動電力を容易に大きくすることができ、高速動作が可能でコンパクトなトランジスタを容易に構成することができる。
【０００８】
また、本発明のトランジスタは、前記第１層がコレクタとしての機能を有し、前記第２層がベースとしての機能を有し、前記第３層がエミッタとしての機能を有することが好ましい。
本発明によれば、例えば、第１金属膜をアース電位として、第２金属膜に電気信号を入力し、第３金属膜に抵抗などを介してバイアス電圧を印加することなどにより、高周波信号を増幅可能な高利得の増幅回路を構成することができる。
【０００９】
また、本発明のトランジスタは、前記第１金属膜がコレクタ配線としての機能を有し、前記第２金属膜がベース配線としての機能を有し、前記第３金属膜がエミッタ配線としての機能を有することが好ましい。
本発明によれば、例えば第１金属膜をコレクタ電極及びそのコレクタ電極に接続されたコレクタ配線として機能させ、第２金属膜をベース電極及びそのベース電極に接続されたベース配線として機能させ、第３金属膜をエミッタ電極及びそのエミッタ電極に接続されたエミッタ配線として機能させることができる。これにより、放熱性及び信頼性が高く、駆動電力を容易に大きくでき、高速動作が可能でコンパクトなトランジスタを容易に構成することができる。
【００１０】
また、本発明のトランジスタは、前記第２層が前記第１層の上面全体に形成されており、前記第３層が前記第２層の上面の一部領域上に形成されていることが好ましい。
本発明によれば、第１層の上面全体に第２層が形成されているので、絶縁基板上に第２金属膜を直接形成しながら、第１金属膜及び第１層に接触させることなく、また第１金属膜及び第１層と交差させることなく、第２金属膜を第２層に接続することができる。そこで、本発明によれば、配線を交差させるエアギャップ配線を必要としないので、配線容量を低減することができ、また簡易に製造することができる。
【００１１】
また、本発明のトランジスタは、前記第１層及び第２層がそれぞれ長方形の板状に形成されており、前記第３層が長方形の板状であって前記第１層及び第２層よりも細い形状に形成されていることが好ましい。
本発明によれば、第１層、第２層及び第３層を長方形にすることにより、配線がし易く、高性能なトランジスタを構成することができる。
【００１２】
また、本発明のトランジスタは、前記第１層、第２層及び第３層が前記第１金属膜の上面の上を横切るように形成されていることが好ましい。
本発明によれば、例えば、１つの第１金属膜上に、第１層、第２層及び第３層からなるＮＰＮ構造を複数設けた場合、第１金属膜の一方側に、各第２層の電極（ベース電極）を接続する第２金属膜を設けることができ、第２金属膜の他方側に、各第３層の電極（エミッタ電極）を接続する第３金属膜を設けることができる。そこで、１つの第１金属膜上に、複数のＮＰＮ構造を設けた場合、絶縁基板上に第１金属膜、第２金属膜及び第３金属膜をそれぞれ直接形成しながら、それらの金属膜が互いに接触することなく、また互いに交差することもなく、各第２層に第２金属膜を接続することができ、各第３層に第３金属膜を接続することができる。
【００１３】
また、本発明のトランジスタは、前記第１層、第２層及び第３層が微小なタイル形状の半導体素子である微小タイル状素子として形成されたものからなることが好ましい。
本発明によれば、微小タイル状素子によって第１層、第２層及び第３層を形成することにより、第１金属膜上の所望位置に簡易に第１層、第２層及び第３層を設けることができ、配置の自由度及び変更容易性を向上させることができる。また、本発明によれば、微小タイル状素子として第１層、第２層及び第３層を単独で形成しておき、その第１層、第２層及び第３層を単独で検査して選別することができ、高品質なトランジスタを容易に提供することができる。
【００１４】
また、本発明のトランジスタは、前記微小タイル状素子において、前記第１層の底面にコレクタ電極が形成されており、前記第２層の上面における前記第３層が設けられている領域以外のところにベース電極が形成されており、前記第３層の上面にエミッタ電極が形成されているものであり、前記微小タイル状素子における前記コレクタ電極が前記第１金属膜に接合されており、前記ベース電極が前記第２金属膜に接合されており、前記エミッタ電極が前記第３金属膜に接合されていることが好ましい。
本発明によれば、微小タイル状素子を第１金属膜上の所望位置に簡易に接合することができ、また簡易に、第２層を第２金属膜に、第３層を第３金属膜に接合することができる。そこで、高品質なトランジスタを簡易に提供することができる。
【００１５】
また、本発明のトランジスタは、前記微小タイル状素子が、該微小タイル状素子の第１層を接合面として、前記絶縁基板における前記第１金属膜上に接合されていることが好ましい。
【００１６】
また、本発明のトランジスタは、ヘテロバイポーラトランジスタとして機能するものからなることが好ましい。
本発明によれば、例えば第１層のバンドギャップと第３層のバンドギャップを異なるものとすることにより、ヘテロバイポーラトランジスタを構成することができる。そこで、本発明によれば、無線通信などで用いる高周波信号を高利得で増幅できる増幅回路を簡易に提供することができる。
【００１７】
また、本発明のトランジスタは、前記第１層がガリウム・ヒ素からなるＮ型半導体であり、前記第２層がガリウム・ヒ素からなるＰ型半導体であり、前記第３層がアルミニウム・ガリウム・ヒ素からなるＮ型半導体であることが好ましい。
本発明によれば、ヘテロバイポーラトランジスタを簡易に構成することができる。また、本発明によれば、ヘテロバイポーラトランジスタをなす単位素子を１つの第１金属膜上に複数配置し、その複数の単位素子を配線の立体交差が生じないように並列接続することができる。そこで、本発明によれば、大出力が可能であって従来よりも高速に動作するヘテロバイポーラトランジスタを簡易に提供することができる。
【００１８】
また、本発明のトランジスタは、前記第１層が１つの前記第１金属膜上に複数設けられており、前記第２層及び第３層が前記第１層毎に設けられていることが好ましい。
本発明によれば、１つの第１金属膜を共通コレクタ電極及び配線として、複数のヘテロバイポーラトランジスタを構成することができる。そこで、本発明によれば、各ヘテロバイポーラトランジスタの特性を高精度に揃えることができる。
【００１９】
また、本発明のトランジスタは、複数の前記第２層が１つの前記第２金属膜によって相互に接続されており、複数の前記第３層が１つの前記第３金属膜によって相互に接続されていることが好ましい。
本発明によれば、１つの第１金属膜を共通コレクタ配線とし、１つの第２金属膜を共通ベース配線とし、１つの第３金属膜を共通エミッタ配線として、複数のヘテロバイポーラトランジスタ（単位素子）を並列に接続することができる。ここで、各単位素子を並列接続する第１金属膜、第２金属膜及び第３金属膜はそれぞれ絶縁基板上に直接形成されているので、配線の立体的交差がない。そこで、本発明によれば、大出力が可能であって従来よりも高速に動作するヘテロバイポーラトランジスタを提供することができる。
また、本発明によれば、例えば、第１金属膜、第２金属膜及び第３金属膜それぞれにおける各単位素子の電極へ接続する部分などを、単位素子毎に同じ形状にすることで、各単位素子の配線形状を同一にすることができる。そこで、本発明によれば、互いに特性が揃った単位素子を並列接続したヘテロバイポーラトランジスタを提供することができる。
また、本発明によれば、絶縁基板上に形成された第１金属膜、第２金属膜及び第３金属膜が各単位素子の電極へ直接接続されるので、各単位素子の各電極への配線長を調整する導通穴（バイアホール）などを設ける必要なく、高性能なヘテロバイポーラトランジスタを簡易な製造工程により安価に提供することができる。
【００２０】
また、本発明のトランジスタは、前記第１金属膜、第２金属膜及び第３金属膜が、お互いに交差しないことが好ましい。
本発明によれば、前記第１金属膜、第２金属膜及び第３金属膜がお互いに交差しない又は横切らないので、配線容量を低減でき、容易に製造できる高性能なトランジスタを提供することができる。
【００２１】
また、本発明のトランジスタは、前記第２金属膜は、該第２金属膜における前記第２層との接続箇所以外が前記絶縁基板上に直接設けられており、前記第３金属膜は、該第３金属膜における前記第３層との接続箇所以外が前記絶縁基板上に直接設けられていることが好ましい。
本発明によれば、第１金属膜、第２金属膜及び第３金属膜の大部分を絶縁基板上に直接設けることができるので、放熱性が高く、信頼性に優れ、簡易に製造できるより高速で大出力のヘテロバイポーラトランジスタを提供することができる。
【００２２】
本発明の電子機器は、前記トランジスタを備えたことを特徴とする。
本発明によれば、放熱性が高く、信頼性に優れ、簡易に製造できるより高速で大出力の増幅器などを備えた電子機器を提供することができる。そこで、前記トランジスタを備えた携帯電話、無線ＬＡＮなどの無線機器を構成することで、より高性能で安価な無線機器を提供することができる。
【００２３】
また、本発明のトランジスタの製造方法は、絶縁基板上に第１金属膜を設け、前記第１金属膜上にＮ型半導体からなる第１層を設け、前記第１層上にＰ型半導体からなる第２層を設け、前記第２層上の一部領域上にＮ型半導体からなる第３層を設け、前記第１金属膜とは接触しないように前記絶縁基板上に設けるとともに前記第２層に接続する第２金属膜を設け、前記第１金属膜及び第２金属膜とは接触せずに、前記第３層に接続する第３金属膜を前記絶縁基板上に設けることを特徴とする。
本発明によれば、例えば第１層がコレクタとなり、第２層がベースとなり、第３層がエミッタとなり、第１金属膜がコレクタ電極又は配線となり、第２金属膜がベース電極又は配線となり、第３金属膜がエミッタ電極又は配線となるバイポーラトランジスタを製造することができる。ここでコレクタとなる第１層が第１金属膜の上に直接形成されているので、従来構造のように絶縁基板上に直接コレクタ層を形成する場合よりも、放熱性が高くなる。そこで、本発明によれば、従来のものよりも信頼性が高く、出力電力が大きく、かつ高速動作が可能でコンパクトなトランジスタを容易に構成することができる。
【００２４】
また、本発明のトランジスタの製造方法は、Ｎ型半導体からなる第１層と、前記第１層上に設けられたＰ型半導体からなる第２層と、前記第２層上の一部領域に設けられたＮ型半導体からなる第３層と、前記第１層の底面に設けられた第１電極と、前記第２層上の一部領域以外の領域に設けられた第２電極と、前記第３層の上面に設けられた第３電極と、を有してなる微小タイル状素子を設け、絶縁基板上に第１金属膜を設け、前記第１金属膜に前記微小タイル状素子の第１電極が接続するように、該第１金属膜上に該微小タイル状素子を配置し、前記第２電極に接続する第２金属膜を前記絶縁基板上及び該第２電極の一部上に設け、前記第３電極に接続する第３金属膜を前記絶縁基板上及び該第３電極の一部上に設けることを特徴とする。
本発明によれば、絶縁基板上に第１金属膜を設け、その第１金属膜上に微小タイル状素子を配置し、微小タイル状素子の第１電極と第１金属膜とを接合することで、簡易に高性能なバイポーラトランジスタを製造することができる。すなわち、例えば微小タイル状素子の第１層がコレクタとなり、第２層がベースとなり、第３層がエミッタとなる。また、微小タイル状素子の第１電極がコレクタ電極となり、第２電極がベース電極となり、第３電極がエミッタ電極となる。そして第１金属膜がコレクタ配線となる。このような構成により、コレクタなどにおいて発生した熱が第１電極を介して第１金属膜に効率よく伝達されるので、放熱性を向上させることができる。
また、本発明の製造方法によれば、微小タイル状素子を第１金属膜上の所望位置に配置することができ、トランジスタ素子単体の配置の自由度及び変更容易性を向上させることができる。また、本発明によれば、微小タイル状素子として第１層、第２層及び第３層を単独で形成しておき、その第１層、第２層及び第３層を単独で検査して選別することができ、高品質なトランジスタを容易に提供することができる。
【００２５】
また、本発明のトランジスタの製造方法は、前記第１層を、コレクタとして機能するように形成し、前記第２層は、ベースとして機能するように形成し、前記第３層は、エミッタとして機能するように形成し、前記第１金属膜は、コレクタ電極又はコレクタ配線として機能するように形成し、前記第２金属膜は、ベース電極又はベース配線として機能するように形成し、前記第３金属膜は、エミッタ電極又はエミッタ配線として機能するように形成することが好ましい。
本発明によれば、例えば、第１金属膜をアース電位として、第２金属膜に電気信号を入力し、第３金属膜に抵抗などを介してバイアス電圧を印加することなどにより、高周波信号を増幅可能な高利得の増幅回路を製造することができる。また、本発明によれば、例えば第１金属膜をコレクタ配線として機能させ、第２金属膜をベース配線として機能させ、第３金属膜をエミッタ配線として機能させることができる。これにより、放熱性及び信頼性が高く、駆動電力を容易に大きくでき、高速動作が可能でコンパクトなトランジスタを容易に製造することができる。
【００２６】
また、本発明のトランジスタの製造方法は、前記第１層、第２層及び第３層を、前記第１金属膜の上面の上を横切るように形成することが好ましい。
本発明によれば、例えば、１つの第１金属膜上に、第１層、第２層及び第３層からなるＮＰＮ構造を複数設けた場合、第１金属膜の一方側に、各第２層の電極（ベース電極）を接続する第２金属膜を設けることができ、第２金属膜の他方側に、各第３層の電極（エミッタ電極）を接続する第３金属膜を設けることができる。そこで、１つの第１金属膜上に複数の単位素子（トランジスタ）を形成し、各単位素子の３つの端子を、絶縁基板上に直接形成した第１金属膜、第２金属膜及び第３金属膜でそれぞれ接続することができる。したがって、本発明の製造方法によれば、複数の単位素子を並列接続しながら、その配線が交差することを回避することができるので、その交差部における容量の発生がない分、高速動作が可能な大出力のトランジスタを製造することができる。
【００２７】
また、本発明のトランジスタの製造方法は、前記第１層がガリウム・ヒ素からなるＮ型半導体で形成し、前記第２層は、ガリウム・ヒ素からなるＰ型半導体で形成し、前記第３層は、アルミニウム・ガリウム・ヒ素からなるＮ型半導体で形成することが好ましい。
本発明によれば、ヘテロバイポーラトランジスタを簡易に構成することができる。また、本発明によれば、ヘテロバイポーラトランジスタをなす単位素子を１つの第１金属膜上に複数配置し、その複数の単位素子を配線の立体交差が生じないように並列接続することができる。そこで、本発明によれば、大出力が可能であって従来よりも高速に動作するヘテロバイポーラトランジスタを簡易に製造することができる。
【００２８】
また、本発明のトランジスタの製造方法は、複数の前記微小タイル状素子を、１つの前記第１金属膜上に一定の間隔をもって配置し、前記微小タイル状素子各々の第１電極を、前記第１金属膜上に接合し、前記微小タイル状素子各々の第２電極を、前記第２金属膜に接合し、前記微小タイル状素子各々の第３電極を、前記第３金属膜に接合することが好ましい。
本発明によれば、１つの第１金属膜を共通コレクタ配線とし、１つの第２金属膜を共通ベース配線とし、１つの第３金属膜を共通エミッタ配線として、複数のヘテロバイポーラトランジスタ（単位素子）を並列に接続することができる。ここで、各単位素子を並列接続する第１金属膜、第２金属膜及び第３金属膜はそれぞれ絶縁基板上に直接形成されているので、配線の立体的交差がない。そこで、本発明によれば、大出力が可能であって従来よりも高速に動作するヘテロバイポーラトランジスタを簡易に製造することができる。
また、本発明によれば、例えば、第１金属膜、第２金属膜及び第３金属膜それぞれにおける各単位素子の電極へ接続する部分などを、単位素子毎に同じ形状にすることで、各単位素子の配線形状を同一にすることができる。そこで、本発明によれば、互いに特性が揃った単位素子を並列接続したヘテロバイポーラトランジスタを簡易に製造することができる。
また、本発明によれば、絶縁基板上に形成された第１金属膜、第２金属膜及び第３金属膜が各単位素子の電極へ直接接続されるので、各単位素子の各電極への配線長を調整する導通穴（バイアホール）などを設ける必要なく、高性能なヘテロバイポーラトランジスタを簡易な製造工程で提供することができる。
【００２９】
また、本発明のトランジスタの製造方法は、前記第２金属膜における前記第２層又第２電極との接続箇所以外を、前記絶縁基板上に直接設け、前記第３金属膜における前記第３層又は第３電極との接続箇所以外を、前記絶縁基板上に直接設けることが好ましい。
本発明によれば、共通コレクタ配線、共通ベース配線及び共通エミッタ配線が絶縁基板上に直接形成されているので、配線の立体的交差がない。そこで、本発明によれば、大出力が可能であって従来よりも高速に動作するヘテロバイポーラトランジスタを簡易に製造することができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施形態に係るヘテロバイポーラトランジスタについて、図面を参照して説明する。
図１は本発明の実施形態に係る１つのヘテロバイポーラトランジスタ単体（単位素子）を示す概略側面図である。単位素子１は、Ｎ型半導体からなる第１層１１と、第１層１１上に設けられたＰ型半導体からなる第２層１２と、第２層１２上に設けられたＮ型半導体からなる第３層１３とを有している。
【００３１】
第２層１２は、第１層１１上面の全体に形成されており、第１層１１及び第３層１３と比較して薄い層となっている。第３層１３は、第２層上面の中央を横断するように設けられており、その上面の面積が第１層１１及び第２層１２の上面面積と比べて小さくなっている。なお、第１層１１、第２層１２及び第３層１３の側面は、垂直に形成してもよく、テーパ形状などであってもよい。
【００３２】
第１層１１底面の略全体には、金属膜からなるコレクタ電極Ｃ（第１電極）が設けられている。第２層１２上面における第３層が設けられていない部分、すなわち第２層１２上面における両サイド部分には、金属膜からなるベース電極Ｂ（第２電極）が設けられている。第３層上面の略全体には、金属膜からなるエミッタ電極Ｅ（第３電極）が設けられている。
【００３３】
コレクタ電極Ｃ、ベース電極Ｂ及びエミッタ電極Ｅそれぞれの厚さは、第１層１１、第２層１２及び第３層１３に比べて大幅に薄くなっている。そして、ヘテロバイポーラトランジスタをなす単位素子１の厚さｄは、第１層１１、第２層１２及び第３層１３それぞれの厚さとコレクタ電極Ｃ及びエミッタ電極Ｅそれぞれの厚さとの合計値であり、例えば数μｍとする。
【００３４】
第１層１１は、例えばガリウム・ヒ素（ＧａＡｓ）からなるＮ型半導体で形成する。第２層１２は、例えばガリウム・ヒ素（ＧａＡｓ）からなるＰ型半導体で形成する。第３層１３は、例えばアルミニウム・ガリウム・ヒ素（ＡｌＧａＡｓ）からなるＮ型半導体で形成する。このような構成により、第１層１１がコレクタとして機能し、第２層がベースとして機能し、第３層がエミッタとして機能する。
【００３５】
このような構成により、単位素子１は、ガリウム・ヒ素（ＧａＡｓ）系のヘテロバイポーラトランジスタを構成する。そこで、この単位素子１を基板上の所望位置に配置することで、任意の位置にギガヘルツオーダの高速な増幅回路などを形成することができる。
【００３６】
また、単位素子１は、微小なタイル形状の半導体デバイス（微小タイル状素子）として形成することが好ましい。この微小タイル状素子は、例えば、厚さが数μｍ以下であり、縦横の大きさが数μｍから数百μｍの板状部材である。微小タイル状素子の製造方法については、後で詳細に説明する。
このように、単位素子１を微小タイル状素子として形成することで、ギガヘルツオーダの高速な増幅回路単体などを極めてコンパクトに形成することができ、その回路を基板上の所望位置に簡易に貼り付けることができる。
【００３７】
なお、単位素子１は、第１層１１、第２層１２及び第３層１３を形成する材料を変更することにより、シリコン・ゲルマニウム（ＳｉＧｅ）ヘテロバイポーラトランジスタ、インジウムリン（ＩｎＰ）系ヘテロバイポーラトランジスタ、又はインジウム・ガリウム・リン（ＩｎＧａＰ）系ヘテロバイポーラトランジスタを構成することもできる。
【００３８】
次に、上記単位素子１を並列接続して１つの大出力ヘテロバイポーラトランジスタ３０を構成した構造について図２から図４を参照して説明する。図２は本発明の実施形態に係るヘテロバイポーラトランジスタ（ＨＢＴ）３０の構造を示す概略側面図である。図３は図２に示すヘテロバイポーラトランジスタの変形例である。図４は図２に示すヘテロバイポーラトランジスタ３０の構造を示す概略平面図である。
【００３９】
１枚の絶縁基板２０の上面には、第１金属膜からなる共通コレクタ配線２１が長方形状に形成されている。共通コレクタ配線２１の上面には、複数の単位素子１が接合されている。各単位素子１同士は、一定の間隔をもって配置されていることが好ましい。これは各単位素子１の電気的特性を揃えるためである。各単位素子１は、長方形の微小タイル形状で構成されている。ここで、各単位素子１において、第３層１３は第１層１１及び第２層１２よりも細長い形状となっており、第３層１３が第２層上を横断するように形成されている。
【００４０】
また、各単位素子１は、第１層、第２層、第３層、コレクタ電極Ｃ、ベース電極Ｂ及びエミッタ電極Ｅが共通コレクタ配線２１を横断するように、設けられ配置されている。共通コレクタ配線２１の幅は、単位素子１の長手方向の長さよりも小さくてもよい。好ましくは共通コレクタ配線２１の幅を単位素子１の長手方向の長さとほぼ一致させる。換言すれば、各単位素子１における第１層、第２層、第３層、コレクタ電極Ｃ、ベース電極Ｂ及びエミッタ電極Ｅの長手方向の両端辺が共通コレクタ配線２１の長手方向の両側辺とほぼ一致するように、設けられている。
【００４１】
そして、各単位素子１のコレクタ電極Ｃと共通コレクタ配線２１とは、少なくとも電気的に接合されている。ここで、各単位素子１のコレクタ電極Ｃと共通コレクタ配線２１とは、電気的及び機械的に接合することとしてもよい。
【００４２】
また、絶縁基板２０上には、第２金属膜からなる共通ベース配線２２と、第３金属膜からなる共通エミッタ配線２３とが形成されている。共通ベース配線２２は、共通コレクタ配線２１の長手方向の片側に沿って長方形に形成されており、共通コレクタ配線２１及び共通エミッタ配線２３とは接触していない。そして、共通ベース配線２２は、長方形の長手方向の１辺に凸形状に設けられた接続部により、各単位素子１のベース電極Ｂと電気的に接合している。したがって、各単位素子１のベース電極Ｂ同士は共通ベース配線２２で電気的に接続されている。
【００４３】
共通エミッタ配線２３は、共通コレクタ配線２１の長手方向の片側（共通ベース配線２２の逆側）に沿って長方形に形成されている。そして、共通エミッタ配線２３は、長方形の長手方向の１辺に凸形状に設けられた接続部により、各単位素子１のエミッタ電極Ｅと電気的に接合している。したがって、各単位素子１のエミッタ電極Ｅ同士は共通エミッタ配線２３によって電気的に接続されている。
【００４４】
これらにより、本実施形態によれば、各単位素子１を並列に接続する配線である共通コレクタ配線（第１金属膜）２１、共通ベース配線（第２金属膜）２２及び共通エミッタ配線（第３金属膜）２３を、それぞれ絶縁基板２０上に直接形成しながら、それらの配線が互いに接触することがなく、また互いに交差することをもない。そこで、本実施形態によれば、基板平面上に設けた複数の単位素子（ヘテロバイポーラトランジスタ）について、エアギャップ配線を必要とせずに並列接続することができるので、従来よりも高速で大出力のヘテロバイポーラトランジスタを簡易に製造することができる。
【００４５】
また、本実施形態によれば、絶縁基板２０上に設けた１つの共通コレクタ配線２１上に、各単位素子１の第１層１１（コレクタ層）がコレクタ電極Ｃを介して直接接合されるので、従来構造のように絶縁基板上に直接コレクタ層を形成する場合よりも、放熱性を高くすることができる。そこで、本実施形態によれば、信頼性を向上させることができ、駆動電力を容易に大きくすることができ、従来よりも高速動作が可能でコンパクトなヘテロバイポーラトランジスタを容易に構成することができる。
【００４６】
本実施形態のヘテロバイポーラトランジスタ３０は、例えば、エミッタ接地増幅回路に適用することができ、数ＧＨｚ帯の無線通信用パワーアンプに好適である。そこで、ヘテロバイポーラトランジスタ３０を備えた携帯電話、無線ＬＡＮなどの無線機器を構成することで、より高性能で安価な無線機器を提供することができる。また、本実施形態のヘテロバイポーラトランジスタ３０は、ベース接地増幅回路又はコレクタ接地増幅回路に適用することができ、発振回路などに適用することもできる。
【００４７】
図３に示すヘテロバイポーラトランジスタは、図２に示すヘテロバイポーラトランジスタ３０の絶縁基板２０を導電基板２０ａ及び絶縁膜２０ｂに置き換えたものである。すなわち図３に示すヘテロバイポーラトランジスタでは、導電基板２０ａの表面に絶縁膜２０ｂが形成されている。そして、絶縁膜２０ｂの上面に共通コレクタ配線、共通ベース配線及び共通エミッタ配線が形成されている。その他は、図２に示すヘテロバイポーラトランジスタ３０と同様に、共通コレクタ配線に複数の単位素子１が設けられており、各単位素子１のコレクタ電極は共通コレクタ配線に接続され、各単位素子１のベース電極は共通ベース配線に接続され、各単位素子１のエミッタ電極は共通エミッタ配線に接続されている。
【００４８】
（微小タイル状素子の製造方法）
次に、上記単位素子１をなす微小タイル状素子の製造方法と、その微小タイル状素子を絶縁基板２０（最終基板）に接着する方法とについて、図５乃至図１５を参照して説明する。本微小タイル状素子の製造方法では、エピタキシャルリフトオフ法を基礎として用いている。また、本製造方法では、微小タイル状素子としての化合物半導体デバイス（化合物半導体素子）を最終基板となるシリコン・ＬＳＩチップ上に接着する場合について説明するが、半導体デバイスの種類及びＬＳＩチップの種類に関係なく本発明を適用することができる。なお、本実施形態における「半導体基板」とは、半導体物資から成る物体をいうが、板形状の基板に限らず、どのような形状であっても半導体物資であれば「半導体基板」に含まれる。
【００４９】
＜第１工程＞
図５は本半導体集積回路の製造方法の第１工程を示す概略断面図である。図５において、基板１１０は、半導体基板であり、例えばガリウム・ヒ素化合物半導体基板とする。基板１１０における最下位層には、犠牲層１１１を設けておく。犠牲層１１１は、アルミニウム・ヒ素（ＡｌＡｓ）からなり、厚さが例えば数百ｎｍの層である。
例えば、犠牲層１１１の上層には機能層１１２を設ける。機能層１１２の厚さは、例えば１μｍから１０（２０）μｍ程度とする。そして、機能層１１２において半導体デバイス（単位素子１）１１３を作成する。半導体デバイス１１３としては、例えば、単位素子１の代わりに又は単位素子１とともに、複数個のヘテロバイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）あるいはＡＰＣ回路などを形成してもよい。これらの半導体デバイス１１３は、何れも基板１１０上に多層のエピタキシャル層を積層して素子が形成されたものである。また、各半導体デバイス１１３には、電極も形成し、動作テストも行う。
【００５０】
＜第２工程＞
図６は本半導体集積回路の製造方法の第２工程を示す概略断面図である。本工程においては、各半導体デバイス１１３を分割するように分離溝１２１を形成する。分離溝１２１は、少なくとも犠牲層１１１に到達する深さをもつ溝とする。例えば、分離溝の幅及び深さともに、１０μｍから数百μｍとする。また、分離溝１２１は、後述するところの選択エッチング液が当該分離溝１２１を流れるように、行き止まりなく繋がっている溝とする。さらに、分離溝１２１は、碁盤のごとく格子状に形成することが好ましい。
また、分離溝１２１相互の間隔を数十μｍから数百μｍとすることで、分離溝１２１によって分割・形成される各半導体デバイス１１３のサイズを、数十μｍから数百μｍ四方の面積をもつものとする。分離溝１２１の形成方法としては、フォトリソグラフィとウェットエッチングによる方法、またはドライエッチングによる方法を用いる。また、クラックが基板に生じない範囲でＵ字形溝のダイシングで分離溝１２１を形成してもよい。
【００５１】
＜第３工程＞
図７は本半導体集積回路の製造方法の第３工程を示す概略断面図である。本工程においては、中間転写フィルム１３１を基板１１０の表面（半導体デバイス１１３側）に貼り付ける。中間転写フィルム１３１は、表面に粘着剤が塗られたフレキシブルなフィルムである。
【００５２】
＜第４工程＞
図８は本半導体集積回路の製造方法の第４工程を示す概略断面図である。本工程においては、分離溝１２１に選択エッチング液１４１を注入する。本工程では、犠牲層１１１のみを選択的にエッチングするために、選択エッチング液１４１として、アルミニウム・ヒ素に対して選択性が高い低濃度の塩酸を用いる。
【００５３】
＜第５工程＞
図９は本半導体集積回路の製造方法の第５工程を示す概略断面図である。本工程においては、第４工程での分離溝１２１への選択エッチング液１４１の注入後、所定時間の経過により、犠牲層１１１のすべてを選択的にエッチングして基板１１０から取り除く。
【００５４】
＜第６工程＞
図１０及び図１１は本半導体集積回路の製造方法の第６工程を示す概略断面図である。第５工程で犠牲層１１１が全てエッチングされると、基板１１０から機能層１１２が切り離される。そして、本工程において、中間転写フィルム１３１を基板１１０から引き離すことにより、中間転写フィルム１３１に貼り付けられている機能層１１２を基板１１０から引き離す。
これらにより、半導体デバイス１１３が形成された機能層１１２は、分離溝１２１の形成及び犠牲層１１１のエッチングによって分割されて、所定の形状（例えば、微小タイル形状）の半導体素子（上記実施形態の「単位素子１」）とされ、中間転写フィルム１３１に貼り付け保持されることとなる。ここで、機能層の厚さが例えば１μｍから１０μｍ程度、大きさ（縦横）が例えば数十μｍから数百μｍであるのが好ましい。
【００５５】
次いで、図１１に示すように、中間転写フィルム１３１の裏面側に金属膜１６２を成膜して、機能層１１２の底面に上記コレクタ電極Ｃを形成する。すなわち、中間転写フィルム１３１には機能層１１２が裏面を露出して保持されているので、その中間転写フィルム１３１の裏面側について蒸着法又はスパッタ法で金属膜１６２を成膜する。ここで、金属膜１６２としては、Ｎ型化合物半導体とオーミック接触が得られる材質が好ましい。例えば金（Ａｕ）とゲルマニウム（Ｇｅ）の合金、ニッケル（Ｎｉ）と金（Ａｕ）を積層したもの、又はチタン（Ｔｉ）と金（Ａｕ）の積層膜などが金属膜１６２として使える。
【００５６】
＜第７工程＞
図１２は本半導体集積回路の製造方法の第７工程を示す概略断面図である。本工程においては、（微小タイル状素子１６１が貼り付けられた）中間転写フィルム１３１を移動させることで、最終基板１７１（絶縁基板２０）の所望の位置（共通コレクタ配線２１の上面）に微小タイル状素子１６１（単位素子１）をアライメントする。ここで、最終基板１７１は、例えば、シリコン半導体からなり、ＬＳＩ領域１７２が形成されている。また、最終基板１７１の所望の位置には、微小タイル状素子１６１を接着するための接着剤１７３を塗布しておく。接着剤は微小タイル状素子に塗布してもかまわない。また、接着剤１７３は高い導電性を持つものが好ましい。
【００５７】
＜第８工程＞
図１３は本半導体集積回路の製造方法の第８工程を示す概略断面図である。本工程においては、最終基板１７１の所望位置（共通コレクタ配線２１の上面）にアライメントされた微小タイル状素子１６１を、中間転写フィルム１３１越しに裏押し治具１８１で押しつけて最終基板１７１に接合する。ここで、所望の位置には接着剤１７３が塗布されているので、その最終基板１７１の所望の位置に微小タイル状素子１６１が接着される。これにより、共通コレクタ配線２１の上面に、上記単位素子１のコレクタ電極が電気的に接続することとなる。
【００５８】
＜第９工程＞
図１４は本半導体集積回路の製造方法の第９工程を示す概略断面図である。本工程においては、中間転写フィルム１３１の粘着力を消失させて、微小タイル状素子１６１から中間転写フィルム１３１を剥がす。
中間転写フィルム１３１の粘着剤は、ＵＶ硬化性又は熱硬化性のものにしておく。ＵＶ硬化性の粘着剤とした場合は、裏押し治具１８１を透明な材質にしておき、裏押し治具１８１の先端から紫外線（ＵＶ）を照射することで中間転写フィルム１３１の粘着力を消失させる。熱硬化性の接着剤とした場合は、裏押し治具１８１を加熱すればよい。あるいは第６工程の後で、中間転写フィルム１３１を全面紫外線照射するなどして粘着力を全面消失させておいてもよい。粘着力が消失したとはいえ実際には僅かに粘着性が残っており、微小タイル状素子１６１は非常に薄く軽いので中間転写フィルム１３１に保持される。
【００５９】
＜第１０工程＞
本工程は、図示していない。本工程においては、加熱処理などを施して、微小タイル状素子１６１を最終基板１７１に本接合する。
【００６０】
＜第１１工程＞
図１５は本半導体集積回路の製造方法の第１１工程を示す概略断面図である。また図１５は図１４において視点Ｂから最終基板１７１などを見た状態を示している。本工程においては、微小タイル状素子１６１からなる単位素子１のベース電極Ｃ及びエミッタ電極Ｅを最終基板１７１である絶縁基板２０上の共通ベース配線２２及び共通エミッタ配線２３に電気的に繋ぎ、一つのＬＳＩチップなどの半導体集積回路を完成させる。最終基板１７１としては、図２に示すヘテロバイポーラトランジスタ用の絶縁基板２０に適用するものとしてセラミック、ガラス、石英、ガラスエポキシ、プラスチック、化合物半導体が挙げられ、図３に示すヘテロバイポーラトランジスタ用の導電基板２０ａ及び絶縁膜２０ｂに適用するものとしてシリコン基板に絶縁膜を形成したものが挙げられる。ここで、絶縁膜としては、ＳｉＯ２，ＳｉＮなどの無機膜、あるいはポリイミドなどの有機膜が適用できる。
【００６１】
これらにより、最終基板１７１である絶縁基板２０が例えばプラスチックであっても、その絶縁基板２０の共通コレクタ配線２１上の所望位置にヘテロバイポーラトランジスタをなす単位素子１を形成するというように、ヘテロバイポーラトランジスタをなす半導体素子を当該半導体素子とは材質の異なる基板上に形成することが可能となる。
また、半導体基板上で単位素子１を完成させてから微小タイル形状に切り離すので、無線回路などをなす集積回路を作成する前に、予め単位素子１をテストして選別することが可能となる。
【００６２】
また、上記製造方法によれば、半導体素子（単位素子１）を含む機能層のみを、微小タイル状素子として半導体基板から切り取り、フィルムにマウントしてハンドリングすることができるので、単位素子１を個別に選択して絶縁基板２０に接合することができ、ハンドリングできる単位素子１のサイズを従来の実装技術のものよりも小さくすることができる。したがって、所望性能をもつヘテロバイポーラトランジスタを、簡便に低コストで提供することができる。
【００６３】
また、本実施形態のヘテロバイポーラトランジスタは、高周波信号を扱う機器に適している。本実施形態のヘテロバイポーラトランジスタの応用としては、無線通信におけるＲＦ回路のパワーアンプ、ローノイズアンプ、プリアンプなどが挙げられる。また、電気有線通信におけるパワーアンプ、プリアンプなどに、本実施形態のヘテロバイポーラトランジスタを適用してもよい。また、光通信などにおけるレーザドライバ、プリアンプなどに、本実施形態のヘテロバイポーラトランジスタを適用してもよい。そこで、本実施形態のヘテロバイポーラトランジスタは、携帯電話、無線ＬＡＮ装置、光通信モジュールの構成要素に好適である。
【００６４】
上記製造方法では、導電性の接着剤１７３を用いて微小タイル状素子１６１（単位素子１）を共通コレクタ配線２１へ接合したが、接着剤の代わりにはんだを用いることもできる。または接着剤を介さず接合することもできる。例えばコレクタ電極Ｃと共通コレクタ配線２１を直に接触させエネルギーを加えることで金属-金属の直接接合してもよい。または、コレクタ電極Ｃ、共通コレクタ配線２１の少なくとも一方、好ましくは双方の表面にパラジウム膜を形成した後、互いに接触させエネルギーを加えることで直接接合してもよい。パラジウムは反応性に富むので接合に要するエネルギーを小さくできる。
【００６５】
（電子機器）
上記実施形態の半導体集積回路（ヘテロバイポーラトランジスタ）を備えた電子機器の他の例について説明する。
図１６は、携帯電話の一例を示した斜視図である。図１６において、符号１０００は上記のヘテロバイポーラトランジスタを備えた携帯電話本体を示し、符号１００１は表示部を示している。
【００６６】
図１７は、腕時計型電子機器の一例を示した斜視図である。図１７において、符号１１００は上記のヘテロバイポーラトランジスタを用いた時計本体を示し、符号１１０１は表示部を示している。
【００６７】
図１８は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１８において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は上記のヘテロバイポーラトランジスタを用いた情報処理装置本体、符号１２０６は表示部を示している。
【００６８】
図１６から図１８に示す電子機器は、上記実施形態のヘテロバイポーラトランジスタを備えているので、放熱性が高く、信頼性に優れ、簡易に製造できるより高速で大出力の増幅器などを内蔵することができる。そこで、本実施形態によれば、上記ヘテロバイポーラトランジスタからなる無線機器を備えた携帯電話、腕時計、携帯型情報処理装置などを構成することで、より高性能で安価な電子機器を提供することができる。
【００６９】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る単位素子の概略側面図である。
【図２】 本発明の実施形態に係るＨＢＴの概略側面図である。
【図３】 同上のＨＢＴの変形例を示す概略側面図である。
【図４】 同上のＨＢＴの概略平面図である。
【図５】 微小タイル状素子の製法の第１工程を示す概略断面図である。
【図６】 同上の製法の第２工程を示す概略断面図である。
【図７】 同上の製法の第３工程を示す概略断面図である。
【図８】 同上の製造方法の第４工程を示す概略断面図である。
【図９】 同上の製造方法の第５工程を示す概略断面図である。
【図１０】 同上の製造方法の第６工程を示す概略断面図である。
【図１１】 同上の製造方法の第６工程を示す概略断面図である。
【図１２】 同上の製造方法の第７工程を示す概略断面図である。
【図１３】 同上の製造方法の第８工程を示す概略断面図である。
【図１４】 同上の製造方法の第９工程を示す概略断面図である。
【図１５】 同上の製造方法の第１１工程を示す概略断面図である。
【図１６】 本実施形態の回路を備えた電子機器の一例を示す図である。
【図１７】 本実施形態の回路を備えた電子機器の一例を示す図である。
【図１８】 本実施形態の回路を備えた電子機器の一例を示す図である。
【符号の説明】
１…単位素子、１１…第１層、１２…第２層、１３…第３層、２０…絶縁基板、２１…共通コレクタ配線（第１金属膜）、２２…共通ベース配線（第２金属膜）、２３…共通エミッタ配線（第３金属膜）、３０…ヘテロバイポーラトランジスタ（ＨＢＴ）
Claims (8)
- 単位素子が、
第１電極を有するＮ型半導体からなる第１層と、
前記第１層上に設けられた第２電極を有するＰ型半導体からなる第２層と、
前記第２層上に設けられた第３電極を有するＮ型半導体からなる第３層と、
を含み、
絶縁基板が、
前記絶縁基板上に、互いに接触しないように設けた、第１金属膜と、第２金属膜と、第３金属膜とを有し、
前記第１金属膜上に、前記第１電極と前記第１金属膜が接合するように、複数の前記単位素子を接合配置し、
前記接合配置した複数の前記単位素子の、それぞれの前記第２電極と前記第２金属膜とを接続し、
前記接合配置した複数の前記単位素子の、それぞれの前記第３電極と前記第３金属膜とを接続したことを特徴とするトランジスタ。 - 複数の前記第１層は、コレクタとしての機能を有し、
複数の前記第２層は、ベースとしての機能を有し、
複数の前記第３層は、エミッタとしての機能を有することを特徴とする請求項１に記載のトランジスタ。 - 前記第１金属膜は、コレクタ配線としての機能を有し、
前記第２金属膜は、ベース配線としての機能を有し、
前記第３金属膜は、エミッタ配線としての機能を有することを特徴とする請求項１又は２に記載のトランジスタ。 - 前記単位素子において、前記第１層及び第２層は、それぞれ長方形の板状に形成されており、
前記第３層は、長方形の板状であって前記第１層及び第２層よりも細い形状に形成されていることを特徴とする請求項１乃至３のいずれか一項に記載のトランジスタ。 - 複数の前記単位素子は、前記第１金属膜の上面の上を横切るように接合配置されていることを特徴とする請求項１乃至４のいずれか一項に記載のトランジスタ。
- 前記トランジスタは、ヘテロバイポーラトランジスタとして機能するものからなることを特徴とする請求項１乃至５のいずれか一項に記載のトランジスタ。
- 前記第１層は、ガリウム・ヒ素からなるＮ型半導体であり、
前記第２層は、ガリウム・ヒ素からなるＰ型半導体であり、
前記第３層は、アルミニウム・ガリウム・ヒ素からなるＮ型半導体であることを特徴とする請求項６に記載のトランジスタ。 - 請求項１乃至７のいずれか一項に記載のトランジスタを備えたことを特徴とする電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003097972A JP4042608B2 (ja) | 2003-04-01 | 2003-04-01 | トランジスタ及び電子機器 |
| US10/804,060 US7109534B2 (en) | 2003-04-01 | 2004-03-19 | Transistor and electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003097972A JP4042608B2 (ja) | 2003-04-01 | 2003-04-01 | トランジスタ及び電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004304112A JP2004304112A (ja) | 2004-10-28 |
| JP4042608B2 true JP4042608B2 (ja) | 2008-02-06 |
Family
ID=33409621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003097972A Expired - Fee Related JP4042608B2 (ja) | 2003-04-01 | 2003-04-01 | トランジスタ及び電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7109534B2 (ja) |
| JP (1) | JP4042608B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD551251S1 (en) * | 2005-01-12 | 2007-09-18 | Rohm Co., Ltd. | Optical communication module |
| EP2937896B1 (en) * | 2005-06-02 | 2022-05-04 | The Board of Trustees of the University of Illinois | Method of transfering a printable semiconductor element |
| JP2008053250A (ja) * | 2006-08-22 | 2008-03-06 | Sony Corp | 半導体装置の製造方法 |
| KR20100061607A (ko) * | 2008-11-29 | 2010-06-08 | 한국전자통신연구원 | 고속 광배선 소자 |
| US8525228B2 (en) * | 2010-07-02 | 2013-09-03 | The Regents Of The University Of California | Semiconductor on insulator (XOI) for high performance field effect transistors |
| US9847407B2 (en) | 2011-11-16 | 2017-12-19 | Skyworks Solutions, Inc. | Devices and methods related to a gallium arsenide Schottky diode having low turn-on voltage |
| US9461153B2 (en) | 2011-11-16 | 2016-10-04 | Skyworks Solutions, Inc. | Devices and methods related to a barrier for metallization of a gallium based semiconductor |
| JP6248897B2 (ja) * | 2014-10-31 | 2017-12-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US11355617B2 (en) * | 2019-10-01 | 2022-06-07 | Qualcomm Incorporated | Self-aligned collector heterojunction bipolar transistor (HBT) |
| US11575020B2 (en) * | 2020-06-22 | 2023-02-07 | Teledyne Scientific & Imaging, Llc | Method of forming a bipolar transistor with a vertical collector contact |
| CN113835546B (zh) * | 2020-06-24 | 2023-08-29 | 京东方科技集团股份有限公司 | 贴合装置及贴合方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2569347A (en) * | 1948-06-26 | 1951-09-25 | Bell Telephone Labor Inc | Circuit element utilizing semiconductive material |
| US3590479A (en) * | 1968-10-28 | 1971-07-06 | Texas Instruments Inc | Method for making ambient atmosphere isolated semiconductor devices |
| US5318916A (en) * | 1992-07-31 | 1994-06-07 | Research Triangle Institute | Symmetric self-aligned processing |
| US5378922A (en) * | 1992-09-30 | 1995-01-03 | Rockwell International Corporation | HBT with semiconductor ballasting |
| JPH06326330A (ja) | 1993-05-13 | 1994-11-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5583059A (en) * | 1994-06-01 | 1996-12-10 | International Business Machines Corporation | Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI |
| JP3522939B2 (ja) | 1995-12-27 | 2004-04-26 | 株式会社東芝 | 半導体デバイス及びその製造方法 |
| US6541346B2 (en) * | 2001-03-20 | 2003-04-01 | Roger J. Malik | Method and apparatus for a self-aligned heterojunction bipolar transistor using dielectric assisted metal liftoff process |
| JP2003023011A (ja) * | 2001-07-05 | 2003-01-24 | Matsushita Electric Ind Co Ltd | バイポーラトランジスタ装置及びその製造方法 |
| JP2003197881A (ja) | 2001-12-27 | 2003-07-11 | Seiko Epson Corp | 半導体集積回路、半導体集積回路の製造方法、半導体素子部材、電気光学装置、電子機器 |
| JP4211256B2 (ja) * | 2001-12-28 | 2009-01-21 | セイコーエプソン株式会社 | 半導体集積回路、半導体集積回路の製造方法、電気光学装置、電子機器 |
| JP3565274B2 (ja) * | 2002-02-25 | 2004-09-15 | 住友電気工業株式会社 | バイポーラトランジスタ |
| JP3870848B2 (ja) * | 2002-06-10 | 2007-01-24 | セイコーエプソン株式会社 | 半導体集積回路、電気光学装置、電子機器および半導体集積回路の製造方法 |
| JP3812500B2 (ja) * | 2002-06-20 | 2006-08-23 | セイコーエプソン株式会社 | 半導体装置とその製造方法、電気光学装置、電子機器 |
| US7091082B2 (en) * | 2003-08-22 | 2006-08-15 | The Board Of Trustees Of The University Of Illinois | Semiconductor method and device |
| US20050040432A1 (en) * | 2003-08-22 | 2005-02-24 | The Board Of Trustees Of The University Of Illinois | Light emitting device and method |
-
2003
- 2003-04-01 JP JP2003097972A patent/JP4042608B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-19 US US10/804,060 patent/US7109534B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004304112A (ja) | 2004-10-28 |
| US7109534B2 (en) | 2006-09-19 |
| US20040253782A1 (en) | 2004-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060607 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070529 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070718 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070814 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070925 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071023 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071105 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |