JP4050503B2

JP4050503B2 - 表示装置

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Publication number: JP4050503B2
Application number: JP2001363915A
Authority: JP
Inventors: 玄士朗河内; 敏浩佐藤; 茂之西谷; 尚紀徳田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-11-29
Filing date: 2001-11-29
Publication date: 2008-02-20
Anticipated expiration: 2021-11-29
Also published as: US7157847B2; US20070080918A1; JP2003168570A; US20030155612A1; US20090009440A1; US7675232B2

Description

【０００１】
【発明の属する技術分野】
本発明は、表示装置に係り、特に、アクティブマトリクス方式の有機エレクトロルミネッセンスディスプレイの構造に関する。
【０００２】
【従来の技術】
アクティブマトリクス駆動の有機エレクトロルミネッセンスディスプレイ（以下、ＡＭＯＬＥＤと記す）は従来の液晶ディスプレイの次の世代のフラットパネルディスプレイとして期待されている。
従来、ＡＭＯＬＥＤの画素駆動回路としては、特開２０００−１６３０１４号公報（第１の従来技術）に開示されているような、有機エレクトロルミネッセンス素子（以下、単に、ＥＬ素子という。）に電流を供給するための駆動用の薄膜トランジスタ（以下、ＥＬ駆動ＴＦＴという）と、ＥＬ駆動ＴＦＴのゲート電極に接続され、映像信号電圧を保持する保持コンデンサと、前記保持コンデンサに映像信号電圧を供給するためのスイッチ用の薄膜トランジスタ（以下、スイッチＴＦＴという）とからなる２トランジスタ構成の回路がもっとも基本的な画素回路として知られている。
この２トランジスタ構成の基本画素回路の大きな問題として、ＥＬ駆動ＴＦＴを構成する半導体薄膜（通常は、多結晶シリコン膜が使用される）の結晶性の場所毎のばらつきにより、ＥＬ駆動ＴＦＴのしきい値電圧（Ｖｔｈ）や移動度（μ）が画素毎にばらつくために生じる画像の不均一性がある。
しきい値電圧や移動度のばらつきは、そのまま、ＥＬ素子の駆動電流値のばらつきとなるため、発光強度がばらつき、表示上では微細なムラとなってみえることになる。このような表示ムラは駆動電流値が小さい中間調表示時に特に問題となる。
【０００３】
このようなＥＬ駆動ＴＦＴの特性のばらつきによる表示不均一を抑制するために、いくつかの手法が考えられている。
例えば、特開平１１−２１９１３３号公報には、ＥＬ駆動ＴＦＴのチャネル長およびチャネル幅を、ＥＬ駆動ＴＦＴを構成する多結晶シリコンの平均的な結晶粒径より十分大きくすることにより、駆動電流値のばらつきを抑制する方法が開示されている。（以下、第２の従来技術という）
また、特開２０００−３３０５０２７号公報には、ＥＬ駆動ＴＦＴを、完全にオフか、または完全にオン状態とする２値スイッチとして駆動し、画像の階調表示は発光の時間幅を変えることにより表示する、所謂パルス幅変調による駆動法が開示されている。（以下、第３の従来技術という）
また、特開平１１−７３１５８号公報には、単位画素内に複数の発光面積の異なる複数のＥＬ素子を設け、これら複数のＥＬ素子の各々にＥＬ駆動ＴＦＴを接続し、ＥＬ駆動ＴＦＴを、完全にオフかまたは完全にオン状態とする２値スイッチとして駆動して、階調表示を発光面積を変化させることで表示する面積階調方式が開示されている。（以下、第４の従来技術という）
【０００４】
また、ＵＳＰ６２２９５０６Ｂ１には、画素内に４個のＴＦＴを設け、ＥＬ駆動ＴＦＴのしきい値電圧のばらつきをキャンセルするような回路を構成して、駆動電流のばらつきを低減する方法が開示されている。（以下、第５の従来技術という）
また、特開平８−１２９３５９号公報には、各々の画素内で１個のＥＬ素子に対し、複数の階調電流に対応した異なる電流駆動能力を持つ複数のＥＬ駆動ＴＦＴを並列に接続し、ＥＬ駆動ＴＦＴを、完全にオフかまたは完全にオン状態とする２値スイッチとして駆動して、階調表示を複数のＥＬ駆動ＴＦＴから供給される階調電流により制御する方法が開示されている。（以下、第６の従来技術という）
また、特開２０００−２２１９０３号公報には、画素内に２個のＥＬ駆動ＴＦＴを並列に設け、ＥＬ駆動ＴＦＴのしきい値電圧のばらつきを小さくして、駆動電流のばらつきを低減する方法が開示されている。（以下、第７の従来技術という）
【０００５】
【発明が解決しようとする課題】
しかしながら、前述した従来技術には以下のような問題点がある。
第２の従来技術は、場所による多結晶シリコンの結晶性のばらつきを、ＴＦＴサイズを大きくすることにより、平均化しようとするものである。しかしながら、ＴＦＴサイズを大きくしても画素のピッチより大きくすることは不可能である。
よって、各々の画素を構成するＥＬ素子を駆動するＥＬ駆動ＴＦＴの大きさは当該画素のエリア内に制限され、また、多結晶シリコン膜の結晶性は場所によってばらつくのであるから、ある着目した画素内のＥＬ駆動ＴＦＴの特性と、これに隣接する画素内のＥＬ駆動ＴＦＴの特性の間のばらつきは補償できない。
ＴＦＴサイズを大きくすることにより平均化できるのはあくまで、ＴＦＴサイズ内の結晶のばらつきだけであることに注意する必要がある。したがって、前述の第２の従来技術では、十分均一な表示特性を得ることは困難である。
【０００６】
第３の従来技術による画像表示の均一化効果については、既に実証されており、パルス幅変調駆動はＡＭＯＬＥＤの駆動法として有力な方法の一つではある。
しかしながら、この駆動方法の本質的問題として、階調表示を時間軸上で展開した発光パルスで行うため、擬似輪郭と呼ばれる動画を表示した際の画像のにじみが知られている。
また、デジタル階調に対応した短い信号パルスを処理する必要があることから、駆動回路の動作周波数が高くなり、回路の消費電力が大きくなるのも問題である。
また、通常は簡単な回路ですむ垂直側走査回路が複雑になり回路面積が増大することも問題である。
第４の従来技術は、画像表示の均一化については効果が大きいが、単位画素内にデジタル階調に対応した面積を持つＥＬ素子を形成し、かつ、その各々に対応するＥＬ駆動ＴＦＴを形成する必要があることから、多階調化が困難である。
また通常、ＥＬ素子は、動作時間と共に発光面積が縮小することが知られているが、発光面積が異なるＥＬ素子を用いると、時間とともに、階調の下位ビットに対応する面積の小さなＥＬ素子から順に劣化していくため、時間とともに正常な階調が困難になるという問題もある。
【０００７】
第５の従来技術は、ＥＬ駆動ＴＦＴのしきい値電圧のキャンセルする回路を設けるために、従来の２トランジスタ構成では不必要な配線が必要となり、開口率低下、製造歩留まり低下が問題となる。
また、キャンセルできるのは、しきい値電圧のばらつきだけであり、移動度のばらつきはそのまま残る。このため、十分な駆動電流の均一化効果が得られないという問題がある。
第６の従来技術は、デジタル階調に対応させた電流駆動能力を持つＥＬ駆動ＴＦＴを複数並列に接続するが、これら複数のＥＬ駆動ＴＦＴの特性がばらつくと、正常な階調表示が困難となることはあきらかである。また、この方法でも前記複数のＥＬ駆動ＴＦＴは１個の画素内に形成するのであるから、複数の画素間の表示ばらつき低減に対しては全く効果がない。
第７の従来技術は、並列接続される２つのＥＬ駆動ＴＦＴのうち、片方のＥＬ駆動ＴＦＴの特性が変動した場合は、駆動電流のばらつきを低減できるが、２つのＥＬ駆動ＴＦＴの特性がともに変動した場合には、駆動電流のばらつきを低減することはできず、しかも、この２つのＥＬ駆動ＴＦＴは１個の画素内に形成するのであるから、複数の画素間の表示ばらつき低減に対しては全く効果がない。
【０００８】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、駆動薄膜トランジスタの特性のバラツキに起因する、複数の画素間での表示ばらつきを低減し、ムラのない均一な表示を得ることが可能となる技術を提供することにある。
また、本発明の他の目的は、表示装置において、カソード電極の引き出し配線の抵抗による電圧降下と消費電力を低減することが可能となる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、各々の画素領域内に配置された電流駆動型発光素子に対し、複数のＥＬ駆動ＴＦＴを並列に接続し、複数の電流供給線から前記電流駆動発光素子に電流を供給するとともに、前記複数のＥＬ駆動ＴＦＴを複数の画素領域内に、ほぼ画素のピッチに対応する間隔で配置したことを特徴とする。
複数のＥＬ駆動ＴＦＴを並列に接続することにより、これら複数のＥＬ駆動ＴＦＴ間のしきい値電圧や移動度のばらつきに起因する駆動電流のばらつきを平均化することができる。しかしながら、単に、ＥＬ駆動ＴＦＴを複数として並列にするだけでは、ある画素に対応するＥＬ駆動ＴＦＴと、例えば、これに隣接する画素の駆動電流のばらつきが平均化される保証はない。
表示の不均一は、複数の画素のＥＬ駆動ＴＦＴの駆動電流のばらつきによるが、これはＴＦＴを構成する半導体膜の結晶性や絶縁膜の膜質の空間的なばらつきに起因する。
【００１０】
ＥＬ駆動ＴＦＴは、画素の配列ピッチと同じ間隔で規則的に配置されているから、駆動電流のばらつきは、画素の配列ピッチのスケールでの半導体膜の結晶性や絶縁膜の膜質の空間的なばらつきに起因するものと考えてよい。
このようなばらつきを平均化するためには、前記複数のＥＬ駆動ＴＦＴを画素の配列ピッチで空間的に分散させて配置することが有効である。
よって、各々の画素領域内に配置された電流駆動型発光素子に対し、複数のＥＬ駆動ＴＦＴを並列に接続し、複数の電流供給線から前記電流駆動発光素子に電流を供給する構成とし、かつ、前記複数のＥＬ駆動ＴＦＴを複数の画素領域内に、ほぼ画素のピッチに対応する間隔で配置することで、各々の画素に対応する電流駆動型発光素子に供給する駆動電流のばらつきを低減でき、表示を均一化することが可能となる。
前記空間的に分布させて配置した複数のＥＬ駆動ＴＦＴによる平均化の効果は、並列接続するＴＦＴの数が多いほど大きくなる。
理論的には、駆動電流のばらつきの大きさは、並列数をＮとすると、√Ｎに反比例してＮの増大とともに小さくなることが予測される。画素のサイズは限られていることから、現状の薄膜トランジスタ（ＴＦＴ）の微細加工ルールでは、Ｎ＝２〜１２程度が現実的な値である。
【００１１】
また、画素内のＴＦＴ数が多くなると、発光に寄与するＥＬ素子の面積を確保することが困難になる。
本発明では、ＥＬ駆動ＴＦＴの少なくとも一部を覆うように反射層を設け、この反射層上に電流駆動型発光素子を形成することにより、開口率を向上させる。
また、各々の画素領域内に配置された電流駆動型発光素子のカソード電極の引き出し配線には、全画素の発光素子からの電流が流れるため、引き出し配線の低抵抗化は重要である。
本発明では、複数の電流駆動型発光素子のカソード電極と電気的に接続される引き出し配線の、外部接続端子部からコンタクトエリアまでの配線長さを短くして、この引き出し配線の抵抗による電圧降下と電力消費を最小化する。
具体的な例は以下の実施の形態に示す。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施の形態１］
図１は、本発明の実施の形態１の表示装置の画素の等価回路を示す回路図であり、図２は、本発明の実施の形態１の表示装置の画素配置を示す平面図である。
本発明に係る自発光型表示装置では、各画素の有機エレクトロルミネッセンス素子（以下、単に、ＥＬ素子という。）は、異なる画素領域に設けた３つの駆動用の薄膜トランジスタ（以下、ＥＬ駆動ＴＦＴという）によって駆動される。
本実施の形態１では、各々のＥＬ駆動ＴＦＴを、当該画素と、その右隣と、さらにその右隣の画素内に配置したものである。
図１では、ＴＦＴマトリックスの一部である走査信号配線電極（Ｇm，Ｇ(m+1)）と、映像信号配線電極（Ｄn〜Ｄ(n+3)）、アノード電流供給配線電極（Ａ(n-1)〜Ａ(n+2)）で囲まれた３個の画素領域を示している。
【００１３】
ｍ行ｎ列目の画素は、走査信号配線電極（Ｇm，Ｇ(m+1)）と、映像信号配線電極Ｄnとアノード電流供給配線電極Ａnで囲まれた領域で定義される。
各画素内部には、スイッチ用の薄膜トランジスタ（以下、スイッチＴＦＴという。）（Ｑｓ(m,n)）と、３個のＥＬ駆動ＴＦＴ（Ｑｄ１(m,n)，Ｑｄ２(m,n)，Ｑｄ３(m,n)）と、電荷蓄積容量Ｃｓｔ(m,n)とが形成される。
ＥＬ駆動ＴＦＴ（Ｑｄ１(m,n)）のドレイン電極には、ＥＬ接続配線電極１５を介してＥＬ素子ＯＬＥＤ(m,n)のアノード電極が接続されている。
ｍ行ｎ列目の画素に属するＥＬ素子ＯＬＥＤ(m,n）は、当該画素内のＥＬ駆動ＴＦＴ（Ｑｄ１(m,n)）だけでなく、隣接のｍ行（ｎ＋１）列画素内に形成されたＥＬ駆動ＴＦＴ（Ｑｄ２(m,n+1)）、並びに、ｍ行（ｎ＋２）列画素内に形成されたＥＬ駆動ＴＦＴ（Ｑｄ３(m,n+2)）が並列に接続され、３本のアノード電流供給配線電極（Ａn，Ａ(n+1)，Ａ(n+2)）から電流が供給されるように接続されている。
前記並列に接続された３個のＥＬ駆動ＴＦＴのゲート配線電極１４は、すべて、ｍ行ｎ列目の画素のスイッチＴＦＴ（Ｑｓ(m,n)）のドレイン電極に接続配線電極１２を介して接続されている。
また、前記３個のＥＬ駆動ＴＦＴのゲート電極ノードと、アノード電流供給配線電極（Ａ(n+2)）の間に電荷蓄積容量Ｃｓｔ(m,n+2)が形成されており、前記ゲート配線電極１４の電圧を一定期間保持できるようになっている。
【００１４】
本実施の形態では、走査信号配線電極Ｇが順次走査され、Ｈレベルとなった走査信号配線電極Ｇが接続されるスイッチＴＦＴ（Ｑｓ）がオンとなる。これにより、スイッチＴＦＴ（Ｑｓ）を介して、映像信号配線電極Ｄnから映像信号電圧が電荷蓄積容量Ｃｓｔに供給され、電荷蓄積容量Ｃｓｔに保持される。
この電荷蓄積容量Ｃｓｔに保持された映像信号電圧に基づき、各ＥＬ駆動ＴＦＴ（Ｑｄ１，Ｑｄ２，Ｑｄ３）が、１フレームの間、電荷蓄積容量Ｃｓｔに保持された映像信号電圧に対応する電流をＥＬ素子ＯＬＥＤに供給する。
これにより、ＥＬ素子ＯＬＥＤが発光し、画像が表示される。
なお、本実施の形態では、各ＥＬ駆動ＴＦＴ（Ｑｄ１，Ｑｄ２，Ｑｄ３）に供給される電流は、単一のＥＬ駆動ＴＦＴにより供給される電流とほぼ同じなるように、ゲート長、チャネル長さ、チャネル幅が設定されている。
本実施の形態では、各ＥＬ駆動ＴＦＴ（Ｑｄ１(m,n)，Ｑｄ２(m,n)，Ｑｄ３(m,n)）はダブルゲート構造とし、各々のゲート長を１０μｍ、トータルチャネル長２０μｍ、チャネル幅を４μｍとした。
【００１５】
ＥＬ駆動ＴＦＴ（Ｑｄ２(m,n+1)）、およびＥＬ駆動ＴＦＴ（Ｑｄ３(m,n+2)）から、ＥＬ素子ＯＬＥＤ(m,n)への電流供給は、各ＥＬ駆動ＴＦＴのソース電極、ドレイン電極を構成するｐ＋型半導体層をそのまま延長し配線として用いることにより行なわれる。
このような構成とすることで、余分なコンタクトスルーホールの形成が不要となるので面積効率が改善され、結果として開口率が向上する。
ｍ行ｎ列目の画素に再度着目すると、３個のＥＬ駆動ＴＦＴ（Ｑｄ１(m,n)，Ｑｄ２(m,n)，Ｑｄ３(m,n)）の内、ＥＬ駆動ＴＦＴ（Ｑｄ２(m,n)）は、ｍ行（ｎ−１）列目の画素のＥＬ素子ＯＬＥＤ(m,n-1)を駆動するために、またＥＬ駆動ＴＦＴ（Ｑｄ３(m,n)）は、ｍ行（ｎ−２）列目の画素のＥＬ素子ＯＬＥＤ(m,n-2)を駆動するために設けられている。
また、電荷蓄積容量Ｃｓｔ(m,n)はＥＬ駆動ＴＦＴ（Ｑｄ３(m,n)）のゲート電極ノードの電位を保持するために設けられている。
ＥＬ素子は、前記ＥＬ接続配線電極１５にコンタクトスルーホールを介して接続されたＩＴＯ電極（ＥＬ素子のアノード電極）１３上に、有機絶縁膜２３に形成された開口部を介して形成される。
【００１６】
本実施の形態１の表示装置のマトリクス表示部の等価回路と駆動回路を含めた表示部全体を示す回路図を図３に示す。
図３に示すように、マトリクス表示部は、Ｇ1〜Ｇ600からなる６００本の走査信号配線電極と、Ｄ1R〜Ｄ800R，Ｄ1G〜Ｄ800G，Ｄ1B〜Ｄ800Bからなる２４００本の映像信号配線電極、およびＡ1R〜Ａ800R，Ａ1G〜Ａ800G，Ａ1B〜Ａ800Bの２４００本のアノード電流供給配線電極と、これらの交差する領域内に設けられた画素から構成される。
前記マトリクス表示部は、垂直走査回路ＶＤＲＶと、映像信号回路ＨＤＲＶによって駆動され、各画素に配置されるアノード電流供給配線電極は、画素領域外で短絡（ショート）され、外部電源に接続されている。
本実施の形態では、ＥＬ駆動ＴＦＴを、当該画素と、その右隣の画素と、さらにその右隣の画素内に配置したため、最右端の画素列の外側に２列のダミーの画素領域が設けられる。
【００１７】
そして、最右端の画素列の外側の２列のダミーの画素に対応する２つのアノード電流供給配線電極（Ａ02，Ａ03）も設けられる。
このようにすることにより、最右端の画素に対しても、３本のアノード電流供給配線電極から、３個のＥＬ駆動ＴＦＴを介して規定の電流を供給することが可能となる。
ここで、図３に示すように、３個のＥＬ駆動ＴＦＴが配置される、３個の画素は、ＥＬ駆動ＴＦＴを製造する際に使用されるレーザのレーザスキャン方向と、同一方向に配置される画素である。
このように、ＥＬ駆動ＴＦＴを複数の画素領域に分散させて配置し、それらを並列接続して、１個のＥＬ素子を駆動することで、ＥＬ駆動ＴＦＴの電流が平均化されるため、画素間の駆動電流のばらつきを低減でき、表示の均一性を向上させることが可能となる。
また、１個のＥＬ素子に対して、３本のアノード電流供給配線電極から３個のＥＬ駆動ＴＦＴを介して同時に電流を供給することから、アノード電流供給配線電極の断線やＥＬ駆動ＴＦＴのオープン不良による表示欠陥に対して冗長性を有するため、製造歩留まりを向上できる効果もある。
【００１８】
［実施の形態２］
図４は、本発明の実施の形態２の表示装置の画素の等価回路を示す回路図であり、図５は、本発明の実施の形態２の表示装置の画素配置を示す平面図である。
前述したように、本発明に係る自発光型表示装置では、各画素のＥＬ素子は異なる画素領域に設けた３つのＥＬ駆動ＴＦＴによって駆動される。
本実施の形態では、各々のＥＬ駆動ＴＦＴを、当該画素とその左右両隣の画素内に配置したものである。
図４は、ＴＦＴマトリックスの一部である走査信号配線電極（Ｇm，Ｇ(m+1)）と映像信号配線電極（Ｄ(n-1)〜Ｄ(n+2)）、アノード電流供給配線電極（Ａ(n-2)〜Ａ(n+1)）で囲まれた３個の画素領域を示している。
ｍ行ｎ列目の画素は、走査信号配線電極（Ｇm，Ｇ(m+1)）と、映像信号配線電極Ｄnとアノード電流供給配線電極Ａnで囲まれた領域で定義され、その内部には、スイッチＴＦＴ（Ｑｓ(m,n)）と、３個のＥＬ駆動ＴＦＴ（Ｑｄ１(m,n)，Ｑｄ２(m,n)，Ｑｄ３(m,n)）と、電荷蓄積容量Ｃｓｔ(m,n)が形成される。
ＥＬ駆動ＴＦＴ（Ｑｄ２(m,n)）のドレイン電極には、ＥＬ接続配線電極１５を介してＥＬ素子ＯＬＥＤ(m,n)のアノード電極が接続されている。
【００１９】
ｍ行ｎ列目の画素に属するＥＬ素子ＯＬＥＤ(m,n)は、当該画素内のＥＬ駆動ＴＦＴ（Ｑｄ２(m,n)）だけでなく、隣接のｍ行（ｎ＋１）列画素内に形成されたＥＬ駆動ＴＦＴ（Ｑｄ３(m,n+1)）、並びに、ｍ行（ｎ−１）列画素内に形成されたＥＬ駆動ＴＦＴ（Ｑｄ１(m,n-1)）が並列に接続され、３本のアノード電流供給配線電極（Ａ(n-1)，Ａn，Ａ(n+1)）から電流が供給されるように接続されている。
前記並列に接続された３個のＥＬ駆動ＴＦＴのゲート配線電極１４は、全て、ｍ行ｎ列目の画素のスイッチＴＦＴ（Ｑｓ(m,n)）のドレイン電極に接続配線電極１２を介して接続されている。
また、前記３個のＥＬ駆動ＴＦＴのゲート電極ノードと、アノード電流供給配線電極Ａ(n+1)の間に電荷蓄積容量Ｃｓｔ(m,n+1)が形成されており、前記ゲート配線電極１４の電圧を一定期間保持できるようになっている。
本実施の形態においても、各ＥＬ駆動ＴＦＴ（Ｑｄ１，Ｑｄ２，Ｑｄ３）に供給される電流は、単一のＥＬ駆動ＴＦＴにより供給される電流とほぼ同じになるように、ゲート長、チャネル長さ、チャネル幅が設定されている。
本実施の形態では、各ＥＬ駆動ＴＦＴ（Ｑｄ１(m,n)，Ｑｄ２(m,n)，Ｑｄ３(m,n)）はダブルゲート構造であり、各々のゲート長を１０μｍ、トータルチャネル長２０μｍ、チャネル幅を４μｍとした。
【００２０】
ＥＬ駆動ＴＦＴ（Ｑｄ１(m,n-1)）、およびＥＬ駆動ＴＦＴ（Ｑｄ３(m,n+1)）から、ＥＬ素子ＯＬＥＤ(m,n)への電流供給は、各ＥＬ駆動ＴＦＴのソース電極、ドレイン電極を構成するｐ＋型半導体層をそのまま延長し配線として用いることにより行なわれる。
このような構成とすることで、余分なコンタクトスルーホールの形成が不要となるので面積効率が改善され、結果として開口率が向上する。
ｍ行ｎ列目の画素に再度着目すると、３個のＥＬ駆動ＴＦＴ（Ｑｄ１(m,n)，Ｑｄ２(m,n)，Ｑｄ３(m,n)）の内、ＥＬ駆動ＴＦＴ（Ｑｄ１(m,n)）は、ｍ行（ｎ＋１）列目の画素のＥＬ素子ＯＬＥＤ(m,n+1)を駆動するために、またＥＬ駆動ＴＦＴ（Ｑｄ３(m,n)）は、ｍ行（ｎ−１）列目の画素のＥＬ素子ＯＬＥＤ(m,n-1)を駆動するために設けられている。
また、電荷蓄積容量Ｃｓｔ(m,n)は、ＥＬ駆動ＴＦＴ（Ｑｄ３(m,n)）のゲート電極ノードの電位を保持するために設けられている。
ＥＬ素子は、前記ＥＬ接続配線電極１５にコンタクトスルーホールを介して接続されたＩＴＯ電極（ＥＬ素子のアノード電極）１３上に、有機絶縁膜２３に設けた開口部を介して形成される。
【００２１】
本実施の形態２の表示装置のマトリクス表示部の等価回路と駆動回路を含めた表示部全体の回路図を図６に示す。
図６に示すように、マトリクス表示部はＧ1〜Ｇ600からなる６００本の走査信号配線電極と、Ｄ1R〜Ｄ800R，Ｄ1G〜Ｄ800G，Ｄ1B〜Ｄ800Bからなる２４００本の映像信号配線電極と、Ａ1R〜Ａ800R，Ａ1G〜Ａ800G，Ａ1B〜、Ａ800Bの２４００本のアノード電流供給配線電極と、これらの交差する領域内に設けられた画素とから構成される。
前記マトリクス表示部は、垂直走査回路ＶＤＲＶと映像信号回路ＨＤＲＶによって駆動され、各画素に配置されるアノード電流供給配線電極は、画素領域外で短絡され、外部電源に接続されている。
本実施の形態では、ＥＬ駆動ＴＦＴを、当該画素と、その左右両隣に配置したため、最左端と最右端の画素列の両側にそれぞれ、ダミーの画素領域が設けられる。
そして、最左端と最右端の画素列の両側に形成されたダミーの画素に対応する２つのアノード電流供給配線電極（Ａ00，Ａ01）も設けられる。
このようにすることにより、左右両端の画素に対しても、３本のアノード電流供給配線電極から、３個のＥＬ駆動ＴＦＴを介して規定の電流を供給することが可能となる。
【００２２】
このようにＥＬ駆動ＴＦＴを、複数の画素領域に分散させて配置し、それらを並列接続して１個のＥＬ素子を駆動することで、ＥＬ駆動ＴＦＴの電流が平均化されるため、画素間の駆動電流のばらつきを低減でき、表示の均一性を向上させることが可能となる。
また、１個のＥＬ素子に対して３本のアノード電流供給配線電極から３個のＥＬ駆動ＴＦＴを介して同時に電流を供給することから、アノード電流供給配線電極の断線やＥＬ駆動ＴＦＴのオープン不良による表示欠陥に対して冗長性を有するため、製造歩留まりを向上できる効果もある。
本実施の形態では、並列させるＥＬ駆動ＴＦＴの数を３とし、ＥＬ駆動ＴＦＴを当該画素とその左右両隣の画素内に配置した。
前述の実施の形態と比較すると、両隣りのＥＬ駆動ＴＦＴ（Ｑｄ１(m,n-1)）、およびＥＬ駆動ＴＦＴ（Ｑｄ３(m,n+1)）から、ＥＬ素子ＯＬＥＤ(m,n)へのｐ＋型半導体層により構成される電流供給配線電極の長さをほぼ同じにできる。
このことにより、アノード電流供給配線電極Ａ(n-1)と、アノード電流供給配線電極Ａ(n+1)からＥＬ素子ＯＬＥＤ(m,n)へ至る、ＥＬ駆動ＴＦＴおよびｐ＋型半導体層による配線抵抗の和をほぼ同一にできる。
ｐ＋型半導体層配線の抵抗は、通常、ＥＬ駆動ＴＦＴのオン抵抗に比べて低く設計されるため、ｐ＋型半導体層配線抵抗のアンバランスは重大な問題にはならないが、配線長が長くなると誤差に成り得る。
本実施の形態のように、ＥＬ駆動ＴＦＴを両隣の画素内に配置することにより、ｐ＋型半導体層配線抵抗のアンバランスによる誤差を最小化することができる。
【００２３】
図７は、図５に示すＸ−Ｘ’切断線に沿って切断した断面構造を示す断面図である。
図７に示すように、厚さ０．５ｍｍ、歪み温度約６７０℃の無アルカリガラス基板１の上に、５０ｎｍのバッファＳｉ_３Ｎ_４膜２００と、１００ｎｍのバッファＳｉＯ_２膜２が形成されている。
これらバッファ絶縁膜（２００，２）は、ガラス基板１からのＮａ等の不純物の拡散を防止する役割を持つ。
バッファＳｉＯ_２膜２上には、電荷蓄積容量Ｃｓｔ(m,n)に対応する膜厚５０ｎｍの多結晶Ｓｉ（以下、ｐｏｌｙ−Ｓｉと称す。）膜３０が形成され、前記ｐｏｌｙ−Ｓｉ膜３０上には、ＳｉＯ_２からなるゲート絶縁膜２０を介して、ＭｏよりなるＥＬ駆動ＴＦＴのゲート配線電極１４が形成されている。
前記ＥＬ駆動ＴＦＴのゲート配線電極１４上には、ＳｉＯ_２からなる層間絶縁膜２１を介して、アノード電流供給配線電極Ａnが形成されており、このアノード電流供給配線電極Ａｎは、Ｍｏ（１１０ａ）、Ａｌ（１１０ｂ）、およびＭｏ（１１０ｃ）からなる３層構造の電極構造とされる。
【００２４】
ここで、図７に示すＥＬ駆動ＴＦＴのゲート配線電極１４は、図５に示すように、ＥＬ駆動ＴＦＴ（Ｑｄ３(m,n)）のゲート配線電極１４が、アノード電流供給配線電極Ａnと重なるように、アノード電流供給配線電極Ａnの下側に延長された部分を示し、また、図７に示すｐｏｌｙ−Ｓｉ膜３０は、図５に示すように、アノード電流供給配線電極Ａnと重なるように形成され、かつ、ｐｏｌｙ−Ｓｉ膜３０は、コンタクトホール（図５のＣＨ０）を介して、アノード電流供給配線電極Ａnと電気的に接続されている。
したがって、本実施の形態において、電荷蓄積容量Ｃｓｔ(m,n)は、アノード電流供給配線電極Ａnとゲート配線電極１４との間の層間絶縁膜２１により形成される容量素子と、ゲート配線電極１４とｐｏｌｙ−Ｓｉ膜３０との間のゲート絶縁膜２０により形成される容量素子とで定義される。
このように、電荷蓄積容量Ｃｓｔ(m,n)を、アノード電流供給配線電極Ａnの下側に形成することで、画素の開口率を向上させることが可能となる。
また、前記アノード電流供給配線電極Ａｎと同一層上には、映像信号配線電極（Ｄn，Ｄ(n+1)）も形成されており、映像信号配線電極（Ｄn，Ｄ(n+1)）も、Ｍｏ（１１ａ）、Ａｌ（１１ｂ）、およびＭｏ（１１ｃ）からなる３層構造の電極構造とされる。
【００２５】
これら全体は、膜厚２００ｎｍのＳｉ_３Ｎ_４からなる保護絶縁膜２２によって被覆され、その上にはインジウム−スズ酸化物（ＩＴＯ）よりなるアノード電極１３が形成されている。
さらに、前記アノード電極１３上には、膜厚２μｍのポリイミドを主成分とする有機絶縁膜２３が形成され、アノード電極１３のほぼ中央上で前記有機絶縁膜２３に開口部が設けられている。
前記アノード電極１３、および有機絶縁膜２３の上には、膜厚１５０ｎｍのトリフェニルジアミン（ＴＰＤ）からなる正孔輸送層３００が形成され、さらにその上にはＤＣＪＴＢとルブレンをドープした膜厚３０ｎｍのトリス（８−ハイドロオキシキノリン）アルミニウム（Ａｌｑ３）から構成される赤色ＥＬ発光層３０１Ｒと、膜厚３０ｎｍのＡｌｑ３からなる電子輸送層（図示せず）が形成されている。
電子輸送層の上層には、膜厚０．８ｎｍのＬｉＦを介して膜厚１５０ｎｍのＡｌからなるカソード電極３０２が形成されている。
発光はアノード電極１３から注入される正孔と、カソード電極３０２から注入される電子が赤色ＥＬ発光層３０１Ｒ内で輻射再結合することで生じる。発生した光は、ガラス基板１側に放出される。
これに隣接する画素には、青色ＥＬ発光層３０１Ｂおよび緑色ＥＬ発光層３０１Ｇが赤色ＥＬ発光層の代わりに形成された青色ドットと緑色ドットが配置されている。
青色ＥＬ発光層３０１Ｂは、膜厚１５ｎｍのＢＣｚＶＢｉをドープしたＤＰＶＢｉ、緑色ＥＬ発光層３０１Ｇは、膜厚３０ｎｍのクマリン５４０をドープしたＡｌｑ３である。
【００２６】
図８は、図５に示すＹ−Ｙ’切断線に沿って切断した断面構造を示す断面図であり、図９は、図５に示すＺ−Ｚ’切断線に沿って切断した断面構造を示す断面図である。
前述したように、無アルカリガラス基板１の上５０ｎｍのバッファＳｉ_３Ｎ_４膜２００と、１００ｎｍのバッファＳｉＯ_２膜２が形成され、その上層にスイッチＴＦＴ（Ｑｓ(m,n)）、およびＥＬ駆動ＴＦＴ（Ｑｄ２(m,n)）に対応する膜厚５０ｎｍのｐｏｌｙ−Ｓｉ膜３０が形成され、前記ｐｏｌｙ−Ｓｉ膜３０上には、ＳｉＯ_２からなるゲート絶縁膜２０を介して走査信号配線電極Ｇm、およびＥＬ駆動ＴＦＴのゲート配線電極１４が形成されている。ここで、走査信号配線電極ＧmはＭｏで構成される。
スイッチＴＦＴ（Ｑｓ(m,n)）はＮ型ＴＦＴで構成され、そのソース電極には、層間絶縁膜２１に開口したコンタクトスルーホールを介して、映像信号配線電極Ｄnが接続され、また、ドレイン電極には、同じく接続配線電極１２が接続されている。
前述したように、映像信号配線電極Ｄnは、Ｍｏ（１１ａ）、Ａｌ（１１ｂ）、およびＭｏ（１１ｃ）からなる３層構造の電極構造とされ、同様に、接続配線電極１２も、Ｍｏ（１２ａ）、Ａｌ（１２ｂ）、およびＭｏ（１２ｃ）からなる３層構造の電極構造とされる。
【００２７】
接続配線電極１２の他方は、やはり層間絶縁膜２１に設けたスルーホールを介して、ＥＬ駆動ＴＦＴのゲート配線電極１４に接続されており、映像信号配線電極Ｄｎの信号電圧がスイッチＴＦＴ（Ｑｓ(m,n)）を介して、ＥＬ駆動ＴＦＴのゲート電極に印加される構成となっている。
一方、ＥＬ駆動ＴＦＴ（Ｑｄ２(m,n)）は、Ｐ型ＴＦＴで構成され、そのソース電極には、層間絶縁膜２１に開口したコンタクトスルーホールを介して、アノード電流供給配線電極Ａnが接続されている。
前述したように、アノード電流供給配線電極Ａnは、Ｍｏ（１１０ａ）、Ａｌ（１１０ｂ）、およびＭｏ（１１０ｃ）からなる３層構造の電極構造とされる。
ＥＬ駆動ＴＦＴ（Ｑｄ２(m,n)）のドレイン電極は、隣接する他の２つのＥＬ駆動ＴＦＴ（Ｑｄ１(m,n-1)，Ｑｄ３(m,n+1)）のドレイン電極と共通化され、ＥＬ接続配線電極１５に接続されている。
ここで、ＥＬ接続配線電極１５は、Ｍｏ（１５ａ）、Ａｌ（１５ｂ）、およびＭｏ（１５ｃ）からなる３層構造の電極構造とされる。
また、ＥＬ接続配線電極１５には、膜厚２００ｎｍのＳｉ_３Ｎ_４からなる保護絶縁膜２２に設けたスルーホールを介してアノード電極１３が接続されている。アノード電極１３の上層には、前記の層構成を有する有機ＬＥＤが形成されている。
【００２８】
［実施の形態３］
図１０は、本発明の実施の形態３の表示装置の画素の等価回路を示す回路図であり、図１１は、本発明の実施の形態３の表示装置の画素配置を示す平面図である。
本実施の形態の自発光型表示装置では、ｍ行ｎ列のＥＬ素子ＯＬＥＤ(m,n)の駆動を、ｍ行ｎ列以外に、ｍ行（ｎ−２）列、ｍ行（ｎ−１）列、ｍ行（ｎ＋１）列、および、ｍ行（ｎ＋２）列の計５個の画素領域内に形成した５個の並列ＥＬ駆動ＴＦＴにより行う構成としたものである。
並列数を５としたので、より平均化による均一性向上効果が大きく、より均一な表示特性を得ることが可能となる。
【００２９】
［実施の形態４］
図１２は、本発明の実施の形態４の表示装置の画素の等価回路を示す回路図であり、図１３は、本発明の実施の形態４の表示装置の画素配置を示す平面図である。
本実施の形態の自発光型表示装置では、ｍ行ｎ列のＥＬ素子ＯＬＥＤ(m,n)の駆動を、ｍ行ｎ列以外に、ｍ行（ｎ＋１）列、ｍ行（ｎ＋２）列、ｍ行（ｎ＋３）列、ｍ行（ｎ＋４）列、および、ｍ行（ｎ＋５）列の計６個の画素領域内に形成した６個の並列ＥＬ駆動ＴＦＴにより行う構成としたものである。
並列数を６としたので、より平均化による均一性向上効果が大きく、より均一な表示特性を得ることが可能となる。
また、本実施の形態においては、ＥＬ素子からの発光は基板側ではなく、表面側へ取り出す構成を採った。
本実施の形態のように、画素内のＴＦＴ数が多くなると、発光に寄与するＥＬ素子の面積を確保することが困難になる。
このような場合には、本実施の形態のような表面側へ光を取り出す構成が有利である。
【００３０】
図１４は、図１３に示すＸ−Ｘ’切断線に沿った断面構造を示す断面図である。図１４に示すように、厚さ０．５ｍｍ、歪み温度約６７０℃の無アルカリガラス基板１の上に、５０ｎｍのバッファＳｉ_３Ｎ_４膜２００と、１００ｎｍのバッファＳｉＯ_２膜２が形成される。
バッファＳｉＯ_２膜２上には、電荷蓄積容量Ｃｓｔ(m,n)に対応する膜厚５０ｎｍのｐｏｌｙ−Ｓｉ膜３０が形成され、前記ｐｏｌｙ−Ｓｉ膜３０上には、ＳｉＯ_２からなるゲート絶縁膜２０を介して、ＭｏよりなるＥＬ駆動ＴＦＴのゲート配線電極１４が形成されている。
図１４に示すＥＬ駆動ＴＦＴのゲート配線電極１４は、図１３に示すように、ＥＬ駆動ＴＦＴ（Ｑｄ３(m,n)）のゲート配線電極１４が、画素の下側に延長された部分を示し、また、図１４に示すｐｏｌｙ−Ｓｉ膜３０は、図１３に示すように、コンタクトホールを介して、アノード電流供給配線電極Ａnと電気的に接続されている。
前記ＥＬ駆動ＴＦＴのゲート配線電極１４上には、ＳｉＯ_２からなる層間絶縁膜２１を介して、アノード電流供給配線電極Ａｎが形成されている。このアノード電流供給配線電極Ａｎは、Ｍｏ（１１０ａ）、Ａｌ（１１０ｂ）、およびＭｏ（１１０ｃ）からなる３層構造の電極構造とされる。
また、前記アノード電流供給配線電極Ａｎと同一層上には、映像信号配線電極Ｄｎと、反射膜１７とが形成されている。映像信号配線電極Ｄｎは、Ｍｏ（１１ａ）、Ａｌ（１１ｂ）、およびＭｏ（１１ｃ）からなる３層構造の電極構造とされる、反射膜１７も、Ｍｏ／Ａｌ／Ｍｏの３層構造の電極構造とされる。
【００３１】
反射膜１７は、膜厚２００ｎｍのＳｉ_３Ｎ_４からなる保護絶縁膜２２に設けられたスルーホール（図１３のＣＨ１，ＣＨ２）を介してアノード電極１３に接続されている。この反射膜１７は、例えば、ｍ行ｎ列の画素内における、スイッチＴＦＴ、およびＥＬ駆動ＴＦＴ（Ｑｄ１(m,n)）が形成される領域を除いた領域に形成される。
反射膜１７は、ＥＬ素子からの発光を表面側に反射する役目を有するとともに、ＥＬ駆動ＴＦＴ（Ｑｄ３(m,n)）がオンのときに、ｐｏｌｙ−Ｓｉ膜３０との間で、電荷蓄積容量Ｃｓｔ(m,n)の一部を構成する。
したがって、本実施の形態において、電荷蓄積容量Ｃｓｔ(m,n)は、ゲート配線電極１４とｐｏｌｙ−Ｓｉ膜３０との間のゲート絶縁膜２０により形成される容量素子と、反射膜１７とｐｏｌｙ−Ｓｉ膜３０との間の層間絶縁膜２１により形成される容量素子とで定義される。
これら全体は、膜厚２００ｎｍのＳｉ_３Ｎ_４からなる保護絶縁膜２２によって被覆され、その上には、インジウム‐スズ酸化物（ＩＴＯ）よりなるアノード電極１３が形成されている。
さらに、前記アノード電極１３上には膜厚２μｍのポリイミドを主成分とする有機絶縁膜２３が形成され、アノード電極１３のほぼ中央上で前記有機絶縁膜２３に開口部が設けられている。
前記アノード電極１３、および有機絶縁膜２３の上には、膜厚１５０ｎｍのトリフェニルジアミン（ＴＰＤ）からなる正孔輸送層３００が形成され、さらにその上にはＤＣＪＴＢとルブレンをドープした膜厚３０ｎｍのトリス（８−ハイドロオキシキノリン）アルミニウム（Ａｌｑ３）から構成される赤色ＥＬ発光層３０１Ｒと、膜厚３０ｎｍのＡｌｑ３からなる電子輸送層（図示せず）が形成されている。
【００３２】
電子輸送層の上層には、膜厚０．８ｎｍのＬｉＦを介して、膜厚７ｎｍの２，９−ジメチル−４，７ジフェニル−１，１０−フェナントロリン（ＢＣＰ）と膜厚７７ｎｍのＩＴＯが形成され、透明なカソード電極３０２を構成している。
発光は、アノード電極１３から注入される正孔と、カソード電極３０２から注入される電子が、赤色ＥＬ発光層３０１Ｒ内で輻射再結合することで生じる。発生した光は透明なカソード電極側に放出される。
これに隣接する画素には、青色ＥＬ発光層３０１Ｂおよび緑色ＥＬ発光層３０１Ｇが赤色ＥＬ発光層の代わりに形成された青色ドットと緑色ドットが配置されている。
青色ＥＬ発光層は、膜厚１５ｎｍのＢＣｚＶＢｉをドープしたＤＰＶＢｉ、緑色ＥＬ発光層は、膜厚３０ｎｍのクマリン５４０をドープしたＡｌｑ３である。
図１５は、並列化するＥＬ駆動ＴＦＴの数Ｎと、画素間の輝度のばらつきの関係を示すグラフである。
図１５のグラフから分かるように、輝度ばらつきは、Ｎ＝３のときに、Ｎ＝１の場合の約１／２まで低減できることがわかる。
理論的には、並列数Ｎに対し、ばらつきの程度は√Ｎに反比例して小さくなることが予測される。図１５のグラフによれば、ほぼ理論予測どおりのばらつき低減効果が得られている。
【００３３】
［実施の形態５］
以下、本発明の実施の形態５として、図１６〜図１８を用いて、本発明の表示装置の全体構成を説明する。
ガラス基板１上にはＴＦＴにより構成されたアクティブマトリクスＡＭＸと垂直走査回路ＶＤＲＶ、映像信号回路ＨＤＲＶが形成される。
ＥＬ素子ＯＬＥＤのカソード電極３０２は、コンタクトエリア４００において、コンタクトホールを介して、ガラス基板１上に形成された引き出し配線４０１に接続され外部接続端子ＰＡＤに接続される。
また、画素内各列に設けたアノード電流供給配線電極Ａは、画素領域外で全て接続され、引き出し電極４０２により外部接続端子ＰＡＤに接続されている。
本実施の形態では、コンタクトエリア４００をアクティブマトリクスＡＭＸと外部接続端子ＰＡＤの間に配置し、映像信号回路ＨＲＤＶは、アクティブマトリクスＡＭＸを挟んで外部接続端子ＰＡＤとは反対側に配置した点に特徴がある。
このように配置することにより、外部接続端子ＰＡＤからコンタクトエリア４００までの引き出し配線４０１を短くできるので、この引き出し配線の抵抗による電圧降下と電力消費を最小化できる。
カソード電極３０２の引き出し配線には、全画素のＥＬ素子ＯＬＥＤからの電流が流れるため、引き出し配線の低抵抗化は重要である。
一方、映像信号回路ＨＤＲＶへの電源配線、グランド配線に流れる電流は、ＥＬ素子ＯＬＥＤの電流に比べ小さいため、この配線長が多少長くなっても大きな問題にはならない。
【００３４】
図１７は、図１６に示す表示装置全体を示す分解斜視図である。
ＥＬ素子ＯＬＥＤのカソード電極３０２が形成されたガラス基板１上には、封止ガラス６００がシールＳＨＬにより取り付けられ、ＥＬ素子ＯＬＥＤが外気に曝されないようになっている。
シールＳＨＬには、紫外線硬化型の樹脂に、１０μｍ径のファイバーガラスを分散させたものを使用した。
封止ガラスと、ガラス基板１の外形は、外部接続端子ＰＡＤが引き出されている辺以外の３辺でほぼ一致しており、パネル全体の外形寸法を最小化している。
図１８は、図１６に示す表示装置の断面構造を示す断面図である。
封止ガラス６００の内部には、外部から進入する水分や、ＥＬ素子ＯＬＥＤを構成する材料等から放出されるガスを吸着するための化学、吸着材６０２が、封止ガラス６００に設けた凸部にテープ６０１によって保持されている。化学吸着材としては、酸化カルシウム（ＣａＯ）を用いた。
また、封止ガラス６００の内部の空洞内には、露天−７８℃まで水分を除去した乾燥Ｎ２ガスが封止されている。
【００３５】
［実施の形態６］
以下、本発明の実施の形態６として、図１９〜図２７を用いて、本発明の実施の形態２の表示装置のアクティブマトリクス基板の製造工程を説明する。
初めに、厚さ５００μｍ、幅７５０ｍｍ、幅９５０ｍｍの歪点約６７０℃の無アルカリガラス基板１上を洗浄後、ＳｉＨ_４とＮＨ_３とＮ_２の混合ガスを用いたプラズマＣＶＤ法により、膜厚５０ｎｍのＳｉ_３Ｎ_４膜２００を形成する。
続いて、テトラエトキシシランとＯ_２の混合ガスを用いたプラズマＣＶＤ法により、膜厚１２０ｎｍのＳｉＯ_２膜２を形成する。なお、Ｓｉ_３Ｎ_４、ＳｉＯ_２ともに形成温度は４００℃である。
次に、ＳｉＯ_２膜２上に、ＳｉＨ_４、Ａｒの混合ガスを用いたプラズマＣＶＤ法により、ほぼ真性の水素化非晶質シリコン膜３５を５０ｎｍ形成する。成膜温度は４００℃で、成膜直後水素量は約５ａｔ％であった。
次に、基板を４５０℃で約３０分アニールすることにより、水素化非晶質シリコン膜３５中の水素を放出させる。
次に、テトラエトキシシランとＯ_２の混合ガスを用いたプラズマＣＶＤ法により、膜厚１００ｎｍのＳｉＯ_２膜２０１を形成し、次に、イオン注入法によりボロン（Ｂ＋）を加速電圧４０ＫｅＶ、ドーズ量５×１０^１２（ａｔｏｍｓ／ｃｍ^２）で注入する。ボロンは、ＴＦＴのしきい値電圧を調整するためのものである。（図１９参照）
【００３６】
次に、緩衝フッ酸によりＳｉＯ_２膜２０１を除去し、短辺０．３ｍｍ、長辺３００ｍｍのストライプ形状に加工した波長３０８ｎｍのパルスエキシマレーザ光ＬＡＳＥＲを、短辺方向に１０μｍピッチで移動しながら照射することにより、前記非晶質シリコン膜３５に、フルエンス４５０ｍＪ／ｃｍ^２で照射し，非晶質シリコン膜３５を溶融再結晶化させて、Ｐ型の多結晶シリコン膜３０を得る。（図２０参照）
この時、レーザビームスキャン方向での多結晶シリコンの結晶品質ばらつきに起因するＴＦＴ特性のばらつきが、ビームスキャン方向と垂直方向でのばらつきよりも一般に大きくなる傾向がある。
このため、複数のＥＬ駆動ＴＦＴを、レーザビームスキャン方向に並行に配列することで、より大きな効果を得られる。
図３あるいは図６に矢印で図示したレーザスキャン方向とは、このことを示しており、複数のＥＬ駆動ＴＦＴをレーザスキャン方向と略平行に配列するものである。図１０、図１２に図示した実施の形態においても同様である。
次に、ＣＦ_４を用いたリアクティブイオンエッチング法により、Ｐ型の多結晶シリコン膜３０を所定の形状に加工し、ＴＦＴと、ＴＦＴ以外の配線パターン（多結晶シリコン膜３０）を得る。
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマＣＶＤ法により、膜厚１００ｎｍのＳｉＯ_２を形成しゲート絶縁膜２０を形成する。
【００３７】
次に、スパッタリング法により、Ｍｏ膜を２００ｎｍ形成後、通常のホトリソグラフィ法により所定のレジストパターンＰＲをＭｏ膜上に形成し、ＣＦ_４を用いたリアクティブイオンエッチング法により、Ｍｏ膜を所定の形状に加工しＮ型ＴＦＴのゲート電極１０Ｎを得る。
次に、エッチングに用いたレジストパターンＰＲを残したまま、イオン注入法により、リン（Ｐ）イオンを加速電圧６０ＫＶ、ドーズ量１０^１５（ａｔｏｍｓ／ｃｍ^２）で打ちこみ、Ｎ型ＴＦＴのソース電極、ドレイン電極領域を形成する。（図２１の右側、中央部参照）
この時、Ｐ型ＴＦＴは、素子全体をＭｏ膜とホトレジスト膜ＰＲのパターンで保護し、リンイオンが注入されないようにする。（図２１の左側参照）
次に、レジストパターンを残したまま、基板を混酸で処理し、加工されたＭｏ電極をサイドエッチングしパターンをスリミングし、レジストを除去した後、イオン注入法により、Ｐイオンを加速電圧６５ＫＶ、ドーズ量２×１０^１３（ａｔｏｍｓ／ｃｍ^２）で打ちこみ、Ｎ型ＴＦＴのＬＤＤ領域を形成する。ＬＤＤ領域の長さは混酸によるサイドエッチング時間によって制御される。（図２２参照）
【００３８】
次に、所定のレジストパターンをＭｏ膜上に形成し、ＣＦ_４を用いたリアクティブイオンエッチング法により、Ｐ型ＴＦＴのゲート電極１０ＰおよびＴＦＴ上以外の配線パターン（ゲート配線電極１４）を得る。
Ｐ型ＴＦＴのゲート電極１０Ｐをマスクとして、ボロンイオンを、加速電圧４０ｋＶ、ドーズ量１０^１５（ａｔｏｍｓ／ｃｍ^２）で注入し、Ｐ型ＴＦＴのソース電極、ドレイン電極領域を形成する。この時、Ｎ型ＴＦＴは、全体をホトレジストパターンＰＲで保護し、エッチングガスから保護するとともに、ボロンイオンが注入されないようにする。（図２３参照）
ホトレジストを除去した後、基板に、エキシマランプまたはメタルハライドランプの光ＵＶを照射し、ラピッドサーマルアニール（ＲＴＡ）法により打ち込んだ不純物を活性化する。（図２４参照）
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマＣＶＤ法により、膜厚５００ｎｍのＳｉＯ_２を形成し層間絶縁膜２１を形成する。
所定のレジストパターンを形成後、混酸を用いたウエットエッチング法により、前記層間絶縁膜２１にコンタクトスル−ホールを開孔する。
【００３９】
続いて、スパッタリング法により、Ｍｏを５０ｎｍ、Ａｌ−Ｎｄ合金を５００ｎｍ、Ｍｏを５０ｎｍ、順次積層形成した後、所定のレジストパターンを形成後、ＢＣｌ_３とＣｌ_２の混合ガスを用いたリアクティブイオンエッチング法により一括エッチングし、映像信号配線電極Ｄ、アノード電流供給配線電極Ａ、接続配線電極１２およびＥＬ接続配線電極１５を作成する。（図２５参照）
次に、ＳｉＨ_４とＮＨ_３とＮ_２の混合ガスを用いたプラズマＣＶＤ法により、膜厚４００ｎｍのＳｉ_３Ｎ_４膜を形成し保護絶縁膜２２とする。
所定のホトレジストレジストパターンを形成後、ＳＦ_６を用いたドライエッチング法により、前記保護絶縁膜２２にコンタクトスル−ホールを開孔する。
続いて，スパッタリング法により、ＩＴＯ膜を７０ｎｍ形成し、混酸を用いたウエットエッチングにより所定の形状に加工して、ＥＬ素子ＯＬＥＤのアノード電極１３を作成する。（図２６参照）
最後に、スピン塗布法により感光性ポリイミド樹脂を約３．５μｍの膜厚で塗布し、所定のマスクを用いて露光、現像して、アノード電極上のＥＬ素子ＯＬＥＤが形成される部分のポリイミド樹脂を除去後、３５０℃で３０分ベークすることで、ポリイミド樹脂を焼成し、膜厚２．３μｍの有機絶縁膜２３を作成する。（図２７参照）
【００４０】
この有機絶縁膜２３は、アノード電極１３の端部を被覆することで、アノード電極上に、ＥＬ素子ＯＬＥＤを構成する超薄膜の有機膜が形成された際に、ＩＴＯ電極端部での電界集中によるＥＬ素子ＯＬＥＤの破壊を防止するために形成する。
前記工程により作製されたアクティブマトリクス基板上にＥＬ素子を形成する工程を以下説明する。
アクティブマトリクス基板を真空蒸着装置にセットし、まず、予備加熱室に導入し、真空中２００℃で１時間ベーキングし、基板表面に吸着した水分や有機絶縁膜２３に含まれる水分を除去する。
次に、酸素を含む雰囲気で紫外光を６０ｍＷ／ｃｍ^２の強度で６０秒照射しアノード電極表面の有機物を除去する。
次に、アクティブマトリクス基板を前処理室に移動し、Ｏ_２プラズマ処理することにより、アノード電極表面の仕事関数を整える。処理条件はＲＦパワー２００Ｗで６０秒である。
この処理により、アノード電極１３であるＩＴＯの仕事関数を５．１〜５．２ｅＶに調整し、正孔輸送材料へ正孔が注入される際のバリア高さを低下させ、注入効率を向上させることができる。
【００４１】
次に、アクティブマトリクス基板を第１の蒸着室に移動し，正孔輸送層を表示部の全面に形成されるようなマスクを用いてマスク蒸着する。
正孔輸送層の材料としては、トリフェニルジアミン（ＴＰＤ）を用いる、この他に、例えば、α‐ＮＰＤなどを用いる事もできる。正孔輸送層の膜厚は１５０ｎｍである。
次に、アクティブマトリクス基板を第２の蒸着室に移動し、ＲＧＢ各々の発光材料をマスク蒸着する。
各発光材料の成膜は、まず、青色を表示すべきドットと蒸着マスクの開口部を位置合わせしたあと、青色材料を形成し、次に、蒸着室内で蒸着マスクを１ドットのピッチ分だけシフトさせ、緑色材料を蒸着、更に、同様に蒸着マスクを移動して赤色材料を蒸着することにより、ＲＧＢそれぞれのドット位置に所定の材料を形成する。
次に、アクティブマトリクス基板を第３の蒸着室に移動し、カソード電極３０２を形成する。
【００４２】
カソード電極３０２は、有機層に対して電子の注入効率を向上させるために、０．８ｎｍ程度の膜厚でＬｉＦを形成後、Ａｌを１５０ｎｍ形成する。
次に、アクティブマトリクス基板を封止室に移動し、予めアクティブマトリクス基板と同様にベークして脱水処理しておいた封止ガラスを、紫外線硬化樹脂を挟んで接着し、アクティブマトリクス基板背面から紫外光を照射して樹脂を硬化させる。この際に、封止ガラスの空隙部には化学吸着剤を挿入しておく。
アクティブマトリクス基板をセットしてから、ここまでの工程は、全てアクティブマトリクス基板を大気に曝さないように行うことが必要である。
最後に、封止ガラスを接着したアクティブマトリクス基板を取り出し、所定の大きさに切り出し、ドライバＬＳＩを実装して、パネルは完成する。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００４３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明の自発光型表示装置によれば、ムラのない均一な表示画面を得ることが可能となる。
（２）本発明の自発光型表示装置によれば、カソード電極の引き出し配線の抵抗による電圧降下と消費電力を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の表示装置の画素の等価回路を示す回路図である。
【図２】本発明の実施の形態１の表示装置の画素配置を示す平面図である。
【図３】本発明の実施の形態１の表示装置のマトリクス表示部の等価回路と、駆動回路を含めた表示部全体の回路構成を示す回路図である。
【図４】本発明の実施の形態２の表示装置の画素の等価回路を示す回路図である。
【図５】本発明の実施の形態２の表示装置の画素配置を示す平面図である。
【図６】本発明の実施の形態２の表示装置のマトリクス表示部の等価回路と、駆動回路を含めた表示部全体の回路構成を示す回路図である。
【図７】図５に示すＸ−Ｘ’切断線に沿って切断した断面構造を示す断面図である。
【図８】図５に示すＹ−Ｙ’切断線に沿って切断した断面構造を示す断面図である。
【図９】図５に示すＺ−Ｚ’切断線に沿って切断した断面構造を示す断面図である。
【図１０】本発明の実施の形態３の表示装置の画素の等価回路を示す回路図である。
【図１１】本発明の実施の形態３の表示装置の画素配置を示す平面図である。
【図１２】本発明の実施の形態４の表示装置の画素の等価回路を示す回路図である。
【図１３】本発明の実施の形態４の表示装置の画素配置を示す平面図である。
【図１４】図１３に示すＸ−Ｘ’切断線に沿った断面構造を示す断面図である。
【図１５】並列化する有機エレクトロルミネッセンス素子駆動用の薄膜トランジスタの数Ｎと、画素間の輝度のばらつきの関係を示すグラフである。
【図１６】本発明の各実施の形態の表示装置の全体構成を示す平面図である。
【図１７】本発明の各実施の形態の表示装置の全体構成を示す分解斜視図である。
【図１８】本発明の各実施の形態の表示装置の断面構造を示す要部断面図である。
【図１９】本発明の実施の形態２の表示装置の製造工程を説明するための図である。
【図２０】本発明の実施の形態２の表示装置の製造工程を説明するための図である。
【図２１】本発明の実施の形態２の表示装置の製造工程を説明するための図である。
【図２２】本発明の実施の形態２の表示装置の製造工程を説明するための図である。
【図２３】本発明の実施の形態２の表示装置の製造工程を説明するための図である。
【図２４】本発明の実施の形態２の表示装置の製造工程を説明するための図である。
【図２５】本発明の実施の形態２の表示装置の製造工程を説明するための図である。
【図２６】本発明の実施の形態２の表示装置の製造工程を説明するための図である。
【図２７】本発明の実施の形態２の表示装置の製造工程を説明するための図である。
【符号の説明】
１…ガラス基板、２…ＳｉＯ_２バッファ膜、１０Ｐ…Ｐ型ＴＦＴのゲート電極、１０Ｎ…Ｎ型ＴＦＴのゲート電極、１１ａ，１１ｃ，１２ａ，１２ｃ，１５ａ，１５ｃ，１１０ａ，１１０ｃ…Ｍｏ、１１ｂ，１２ｂ，１５ｂ，１１０ｂ…Ａｌ、１２…接続配線電極、１３…アノード電極、１４…ゲート配線電極、１５…ＥＬ接続配線電極、１７…反射膜、２０…ゲート絶縁膜、２１…層間絶縁膜、２２…保護絶縁膜、２３…有機絶縁膜、３０…多結晶シリコン膜、３５…水素化非晶質シリコン膜、２００…Ｓｉ_３Ｎ_４バッファ膜、３００…正孔輸送層、３０１Ｒ…赤色ＥＬ発光層、３０１Ｇ…緑色ＥＬ発光層、３０１Ｂ…青色ＥＬ発光層、３０２…カソード電極、４００…コンタクト領域、４０１…カソード引き出し配線、４０２…アノード電流供給配線電極引き出し電極、６００…封止ガラス、６０１…テープ、６０２…化学吸着材（ＣａＯ）、Ａ…アノード電流供給配線電極、Ｄ…映像信号配線電極、Ｇ…走査信号配線電極、Ｑｓ…スイッチ用薄膜トランジスタ、Ｑｄ…駆動用薄膜トランジスタ、Ｃｓｔ…電荷蓄積容量、ＯＬＥＤ…有機エレクトロルミネッセンス素子、ＰＡＤ…外部接続端子、ＡＭＸ…ＴＦＴアクティブマトリクス、ＶＤＲＶ…垂直走査回路、ＨＤＲＶ…映像信号回路、ＳＨＬ…シール、ＰＲ…ホトレジスト、ＬＡＳＥＲ…エキシマレーザ光、ＵＶ…紫外ランプ光。

Claims

電流駆動型発光素子を有する複数の画素と、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたｎ（ｎ≧２）個の薄膜トランジスタとを備え、
前記並列に接続されたｎ個の薄膜トランジスタは、それぞれ異なる画素内に配置されることを特徴とする表示装置。
前記並列に接続されたｎ個の薄膜トランジスタは、互いに隣接する画素内に配置されることを特徴とする請求項１に記載の表示装置。
前記ｎは、３以上１２以下の数であることを特徴とする請求項２に記載の表示装置。
電流駆動型発光素子を有する複数の画素と、
前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたｎ（ｎ≧２）個の薄膜トランジスタとを備え、
前記並列に接続されたｎ個の薄膜トランジスタは、前記薄膜トランジスタを作成する際に使用されるレーザビームのスキャン方向のそれぞれ異なる画素内に配置されることを特徴とする表示装置。
前記並列に接続されたｎ個の薄膜トランジスタのチャネル層は、非晶質シリコン膜にレーザビームを照射して作成される多結晶シリコン膜で構成されることを特徴とする請求項４に記載の表示装置。
前記並列に接続されたｎ個の薄膜トランジスタは、互いに隣接する画素内に配置されることを特徴とする請求項４に記載の表示装置。
前記ｎは、３以上１２以下の数であることを特徴とする請求項６に記載の表示装置。