JP4052684B2

JP4052684B2 - Computer system using programmable logic circuit

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Publication number: JP4052684B2
Application number: JP13187695A
Authority: JP
Inventors: 貴弘彦坂
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-05-30
Filing date: 1995-05-30
Publication date: 2008-02-27
Anticipated expiration: 2023-02-27
Also published as: JPH08329018A

Description

【０００１】
【産業上の利用分野】
本発明はプログラマブル論理回路を使用したコンピュータ・システムに関し、さらに詳細には、コンピュータ・システム自身が、プログラマブル論理回路のプログラムをコンパイルする手段、配線配置手段、または、プログラマブル論理回路へのコンフィグレーション・データのロード手段を持ち、ユーザによってハードウェアの動作を変更することができるコンピュータ・システムに関するものである。
【０００２】
【従来の技術】
ユーザによってプログラム可能なプログラマブル論理回路として、ＦＰＧＡ（Field Programmable Gate Array ）、ＦＰＬＡ（Field Programmable Logic Array）、ＦＰＬＤ（Field Programmable Logic Dvice）、ＣＰＬＤ（Complex Programmable Logic Dvice）等が知られている。
【０００３】
上記したプログラマブル論理回路のプログラミングは、通常図６に示す手順で行われる。
すなわち、まず、ユーザがプログラマブル論理回路に目的とする動作を行わせるためのソースプログラム１１を作成し、該ソースプログラム１１を論理合成手段（コンパイル手段）により論理合成し、目的とする回路の接続関係を示すネットリスト１２を得る。
【０００４】
次いで、上記ネットリスト１２を配置配線手段により配置配線しプログラマブル論理回路上における接続関係を示すコンフィグレーション・データ１３を作成する。
そして、上記コンフィグレーション・データ１３をプログラマブル論理回路にロードし、目的とする動作を行うプログラマブル論理回路を得る。
【０００５】
近年、上記したプログラマブル論理回路をコンピュータ・システム中に設け、従来ソフトウェアで行っていた処理をハードウェアで処理させることにより高速な処理を実現したコンピュータ・システムが利用されるようになってきた。
図７は上記したプログラマブル論理回路を組み込んだ従来のコンピュータ・システムの概略構成を示す図である。
【０００６】
同図において、２０はコンピュータ・システム、２１はＭＰＵ、２２はＲＯＭ、２３はＲＡＭ、２４は外部記憶装置、２５は入出力装置／その他、２６はプログラマブル論理回路である。
上記したコンピュータ・システム２０において、プログラマブル論理回路２６へのプログラミングは、図８に示すように行われている。
【０００７】
すなわち、ワークステーションのような高速のコンピュータ・システム３１でプログラマブル論理回路２６の論理合成／配置／配線を行ってファイル３２またはＲＯＭ３３にコンフィグレーション・データを書き込み、ターゲットとなるコンピュータ・システム２０にデータ転送し、プログラマブル論理回路２６にデータをロードする。
【０００８】
【発明が解決しようとする課題】
近年、ＭＰＵの高速化とメモリ／外部論理回路の大容量化により、ワークステーション等を使用することなく、プログラマブル論理回路を設けたコンピュータ・システム自身でプログラマブル論理回路の論理合成／配置／配線／データのロードが可能になってきた。すなわち、図９に示すように、プログラマブル論理回路の論理合成／配置／配線を行う機能、データのロード機能を、コンピュータ・システムに付加し、ユーザが自コンピュータ・システムを使用して、内蔵するプログラマブル論理回路のプログラミングを可能としたものである。
【０００９】
ところで、プログラマブル論理回路は内部論理が変更できると同時に、プログラマブル論理回路の外部端子の入出力状態も変更することができる。このことは、もし、プログラマブル論理回路のプログラミングに誤りがあると、プログラマブル論理回路の外部端子でバスファイト（バスの衝突）が発生する可能性があることを意味する。
【００１０】
このため、図９に示すように、自コンピュータ・システムでプログラマブル論理回路の論理合成／配置／配線／データのロードを行うに際し、ユーザのプログラミングに誤りがあるとバスファイトによりハードウェアを破損させる恐れがある。
また、上記プログラミングは通常プログラマブル論理回路の物理的な端子名を使用して行われるので、ユーザは上記物理的な端子を意識してプログラミングしなければならず、プログラミングの誤りが生じやすい。
【００１１】
さらに、コンピュータ・システム内にプログラマブル論理回路を設けた場合、プログラマブル論理回路の端子の一部はＭＰＵバス（アドレス／データ／コントロールバス等）に接続されることが多く、これらＭＰＵインタフェースにかかわるプログラマブル論理回路の端子の属性／制御方法も通常決まっているが、従来においては、これらＭＰＵインタフェースにかかわる部分についてもユーザがプログラミングする必要があり、プログラムの作成が煩雑でプログラムミスが発生しやすかった。
【００１２】
本発明は上記した従来技術の問題点を考慮してなされたものであって、本発明の第１の目的は、バスファイトによるハードウェアの破壊を事前にチェックすることができるプログラマブル論理回路を使用したコンピュータ・システムを提供することである。
本発明の第２の目的は、プログラミングが容易でミスの発生する可能性を減少させることができ、プログラミングを効率的に行うことができるプログラマブル論理回路を使用したコンピュータ・システムを提供することである。
【００１３】
【課題を解決するための手段】
図１は本発明の原理図である。同図において、１はプログラマブル論理回路３をプログラミングするためにユーザが作成するソースプログラム、２はプログラマブル論理回路３を有するコンピュータ・システム、４はソースプログラムを論理合成しネットリストを生成する論理合成手段、５はネットリストを配置配線し、コンフィグレーション・データを生成する配置／配線手段、６はコンフィグレーション・データをプログラマブル論理回路６にロードするロード手段、７はプログラマブル論理回路の物理番号とそれに対応した端子名称（ニックネーム）を記憶した記憶手段、８は機能マクロ／サブルーチンを記憶した記憶手段、９はプログラマブル論理回路の端子番号と、その属性／条件を記憶した記憶手段である。
【００１５】
本発明の請求項１の発明は、プログラマブル論理回路と、少なくともプログラマブル論理回路のソースプログラムを論理合成する論理合成手段とを備えたコンピュータ・システムにおいて、上記コンピュータ・システムに、プログラマブル論理回路の入出力端子情報を記憶した記憶手段を設け、この記憶手段に、プログラマブル論理回路の入出力端子情報として、条件付きで入力出力が可能な端子、条件なしで入力出力が可能な端子、入力専用端子、もしくは出力専用端子を識別する情報を記憶させ、また、上記論理合成手段に、ソースプログラム中の入出力端子情報をチェックする端子チェック手段を設け、上記端子チェック手段は、上記論理合成手段によりソースプログラムを論理合成する際、上記記憶手段に記憶された情報と、ソースプログラム中の入出力端子情報を比較して両者の不一致をチェックするとともに、条件付きで入力出力が可能な端子についてソースプログラムの動作を解析し、条件が一致しているか否かをチェックするように構成したものである。
【００１７】
本発明の請求項２の発明は、プログラマブル論理回路と、少なくともネットリストを配置／配線しコンフィグレーションデータを生成する配置／配線手段とを備えたコンピュータ・システムにおいて、上記コンピュータ・システムに、プログラマブル論理回路の入出力端子情報を記憶した記憶手段を設け、この記憶手段に、プログラマブル論理回路の入出力端子情報として、条件付きで入力出力が可能な端子、条件なしで入力出力が可能な端子、入力専用端子、もしくは出力専用端子を識別する情報を記憶させ、また、上記配置／配線手段にネットリスト中の入出力端子情報をチェックする端子チェック手段を設け、上記端子チェック手段は、配置／配線手段によりネットリストを生成する際、上記記憶手段に記憶された情報と、ネットリスト中の入出力端子情報を比較して両者の不一致をチェックするとともに、条件付きで入力出力が可能な端子についてネットリストの動作を解析し、条件が一致しているか否かをチェックするように構成したものである。
【００１９】
本発明の請求項３の発明は、プログラマブル論理回路と、少なくともコンフィグレーションデータをプログラム論理回路にロードするロード手段とを備えたコンピュータ・システムにおいて、上記コンピュータ・システムに、プログラマブル論理回路の入出力端子情報を記憶した記憶手段を設け、この記憶手段に、プログラマブル論理回路の入出力端子情報として、条件付きで入力出力が可能な端子、条件なしで入力出力が可能な端子、入力専用端子、もしくは出力専用端子を識別する情報を記憶させ、また、上記ロード手段に、コンフィグレーションデータ中の入出力端子情報をチェックする端子チェック手段を設け、上記端子チェック手段は、上記ロード手段によりコンフィグレーションデータをプログラマブル論理回路にロードする際、上記記憶手段に記憶された情報と、コンフィグレーションデータ中の入出力端子情報を比較して両者の不一致をチェックするとともに、条件付きで入力出力が可能な端子についてコンフィグレーションデータの動作を解析し、条件が一致しているか否かをチェックするように構成したものである。
【００２０】
本発明の請求項４の発明は、請求項１の発明において、プログラマブル論理回路の物理的端子番号と、そのニックネームを記憶した記憶手段を設け、また、上記論理合成手段に、ソースプログラム中に記述された入出力端子のニックネームを物理的端子番号に置き換える端子名称置き換え手段を設け、端子名称置き換え手段は、上記論理合成手段によりソースプログラムを論理合成する際、ソースプログラム中に上記ニックネームが記述されているとき、上記記憶手段から、上記ニックネームに対応した物理的端子番号を読み出し、上記ニックネームを物理的端子番号に置換するように構成したものである。
【００２１】
本発明の請求項５の発明は、請求項４の発明において、プログラマブル論理回路の端子の内、外部に接続される端子のみにニックネームを付け、上記外部に接続される端子以外の端子はソースプログラムに制約を付けユーザが制御できないようにした構成したものである。
本発明の請求項６の発明は、請求項１の発明おいて、上記コンピュータ・システムに、該コンピュータ・システムの内部バスに接続されるプログラマブル論理回路の端子の属性および／または該端子の制御方法を定義する機能マクロ／サブルーチンを記憶させた記憶手段を設け、また、上記論合成手段に機能マクロ割り付け手段を設け、上記機能マクロ割り付け手段は、上記論理合成手段によりソースプログラムを論理合成する際、ソースプログラム中に機能マクロ／サブルーチン名が記述されているとき、上記記憶手段から該機能マクロ／サブルーチンを呼び出し、機能マクロ／サブルーチンをネットリスト中に割り付けるように構成したものである。
【００２２】
本発明の請求項７の発明は、請求項２の発明において、コンピュータ・システムの内部バスに接続されるプログラマブル論理回路の端子の属性および／または該端子の制御方法を定義する機能マクロ／サブルーチンを記憶させた記憶手段を設け、また、上記配置／配線手段に機能マクロ割り付け手段を設け、上記機能マクロ割り付け手段は、上記配置／配線手段により、ネットリストからコンフィグレーションデータを生成する際、ネットリスト中に機能マクロ／サブルーチン名が記述されているとき、上記機能設定マクロデータベースから該機能マクロ／サブルーチンを呼び出し、コンフィグレーションデータ中に機能マクロ／サブルーチンを割り付けるように構成したものである。
【００２３】
【作用】
図１において、本発明は次のようにして前記課題を解決する。
(1) コンピュータ・システム２に設けられた論理合成手段４はユーザが作成したソースプログラムを論理合成してネットリストを生成する。その際、論理合成手段４に設けられた端子チェック手段は、ソースプログラム１中の端子情報と記憶手段９に記憶された入出力情報とを比較し、下記のようにしてソースプログラム１中の端子情報をチェックする。
▲１▼ 記憶手段９にプログラマブル論理回路の端子の内、使用可能な入出力端子情報を記憶させ、ソースプログラム中に記述された出力端子が出力不可能な端子に配置されていなかをチェックする。
▲２▼ 記憶手段９にプログラマブル論理回路の端子の属性（入力出力が可能な端子、入力専用端子、もしくは出力専用端子を識別する情報）を記憶させ、ソースプログラム中に記述された端子情報との一致を検出する。
▲３▼ 記憶手段９にプログラマブル論理回路の端子の属性（条件付きで入力出力が可能な端子、条件なしで入力出力が可能な端子、入力専用端子、もしくは出力専用端子を識別する情報）を記憶させ、ソースプログラム中に記述された端子情報との一致を検出するとともに、条件付きで入力出力が可能な端子についてソースプログラム、ネットリスト、もしくは、コンフィグレーションデータの動作を解析し、条件が一致しているか否かをチェックする。
【００２４】
また、上記端子チェック手段を、図１に示すように、配置／配線手段５もしくはコンフィグレーションデータのロード手段６に設け、ネットリスト／コンフィグレーションデータ中の入出力端子情報と記憶手段９に記憶された入出力端子情報とを比較し、両者の一致を検出することもできる。
本発明の請求項１〜請求項３の発明においては、上記のように、記憶手段９にプログラマブル論理回路３の入出力端子情報を記憶させ、ソースプログラム、ネットリスト、および／またはコンフィグレーションデータ中の端子情報と比較しているので、バスファイトによるハードウェアの破壊を事前にチェックすることができる。
(2) 記憶手段７にプログラマブル論理回路３の物理的な端子番号と端子名称（例えば、Port1,Port2,…等のニックネーム）を記憶させ、また、論理合成手段４に端子名称置き換え手段を設ける。
【００２５】
ユーザが、上記ニックネームを用いてソースプログラムを作成し、論理合成手段４でソースプログラムを論理合成すると、上記端子名称置き換え手段は、記憶手段７を参照して、ソースプログラム中で使用されるニックネームをプログラマブル論理回路３の物理的な端子名に置き換える。
本発明の請求項４、請求項５の発明においては、上記のように、ニックネームを用いてソースプログラムを作成することができ、ユーザはプログラマブル論理回路の物理的な端子番号を意識せずにプログラミングすることができ、プログラミングを容易化し、プログラムミスを減少させることができる。
【００２６】
また、請求項５の発明のように、ニックネームが付された外部に接続される端子以外の端子はソースプログラムに制約を付けユーザが制御できないようにすることにより、一層プログラムミスを減少させることができ、また、バスファイトによるハードウェアの破壊を防止することが可能となる。
(3) 記憶手段８に、コンピュータ・システムの内部バスに接続されるプログラマブル論理回路の端子の属性および／または該端子の制御方法を定義する機能マクロ／サブルーチンを記憶させ、また、上記論合成手段に機能マクロ割り付け手段を設ける。そして、ユーザがソースプログラムを作成する際、コンピュータ・システムの内部バスに接続されるプログラマブル論理回路３の端子の属性、その制御については、上記機能マクロを使用してプログラミングする。
【００２７】
論理合成手段４において上記ソースプログラムを論理合成する際、機能設定マクロ割り付け手段は、ソースプログラム中に機能マクロ／サブルーチン名が記述されているとき、記憶手段８に記憶された機能マクロ／サブルーチンを呼び出し、ネットリスト中に割り付ける。
また、上記チェック手段を配置／配線手段５に設け、記憶手段８に記憶された機能マクロ／サブルーチンをコンフィグレーションデータ中に割り付けることもできる。
【００２８】
本発明の請求項６、請求項７の発明においては、上記のように、コンピュータ・システムの内部バスに接続されるプログラマブル論理回路の端子の属性および／または該端子の制御については、機能マクロを用いてプログラミングを行うことができ、プログラミングを容易化し操作性を向上させることができ、プログラムミスを減少させることができる。
【００２９】
【実施例】
本発明は前記図７に示したプログラマブル論理回路を内蔵したハードウェア構成のコンピュータ・システムを前提とし、該コンピュータ・システムに、前記図９に示したようにプログラマブル論理回路のプログラムを論理合成する手段、ネットリストを配置／配線する手段、および／または、コンフィグレーションデータをロードする手段を付加したコンピュータ・システムを対象としたものであり、以下、プログラマブル論理回路としてＦＰＧＡを用いた場合について本発明の実施例を説明する。
【００３０】
図２は本発明の実施例を示す図であり、同図はＦＰＧＡ（Field Programmable Gate Array 、以下ＦＰＧＡと略記する）を使用したコンピュータ・システムににおいて、ＦＰＧＡをプログラミングするために設けられたプログラムおよびＦＰＧＡをプログラミングする際参照されるデータベースを示している。
以下、同図を参照しながら本発明の実施例について説明する。
（１）第１の実施例：プログラマブル論理回路をプログラミングするソースプログラム中の端子情報のチェック
図２に示すように、ＦＰＧＡをプログラミングするには、ユーザが作成したソースプログラム１１を論理合成プログラムにより論理合成してネットリスト１２を生成し、ネットリスト１２からＦＰＧＡ配置／配線プログラムによりコンフィグレーションデータを得る。そして、コンフィグレーションデータ１３をコンフィグレーションデータ・ロードプログラム（以下ロードプログラムと略記する）によりＦＰＧＡ２６にロードする。
【００３１】
上記のようなプログラマブル論理回路のプログラミングにおいて、本実施例では、図２に示すように、論理合成プログラム、ＦＰＧＡ配置／配線プログラム、および／または、ロードプログラム中に「端子チェックプログラム」を設けるとともに、ＦＰＧＡの物理的な端子番号とその属性（属性と条件）を記述した入出力端子情報データベース３３を設ける。
【００３２】
図３は上記入出力端子情報データベース３３に記述されたデータの一例を示す図であり、同図（ａ）はデータベース３３に端子の物理的な番号とその属性を記述した場合を示し、（ｂ）は端子の物理的な番号とその属性に加え、該端子がそれぞれ、該属性を持つための条件を記述した場合を示している。なお、図３はデータベースの内容の一例を示しており、端子の物理的な番号、属性、条件等の記述方法は任意であり様々なフォーマットとすることができる。
【００３３】
図４は上記端子チェックプログラムの動作を説明する図であり、端子チェックプログラムは、入出力端子情報データベース３３の記述内容が図３（ａ）（ｂ）の場合において、次のようにしてソースプログラム／ネットリスト／コンフィグレーションデータにおける端子の割り付けをチェックする。
▲１▼入出力端子情報データベースの記述内容が図３（ａ）の場合
論理合成プログラム中に設けられた端子チェックプログラムは、図４に示すように、ソースプログラムを論理合成する際、入出力端子情報データベース３３の記述内容とソースプログラム中の端子情報４１を比較し、ソースプログラム中に記述された端子の属性が上記データベース３３に記述された属性と一致しているかをチェックし、不一致の場合にはユーザに通知する。
【００３４】
例えば、ソースプログラム中に記述された端子２がＯＵＴの属性を示しているのに対し、上記データベース３３に記述された上記端子２の属性がＩＮの場合には、プログラミング・ミスであると考えられるので、例えば、不一致の端子番号等をリストとして表示する。
また、ＦＰＧＡ配置／配線プログラム中に設けられた端子チェックプログラムは、ネットリストからコンフィグレーションデータを生成する際、上記と同様に、ネットリストに記述された端子の属性４１と、入出力端子情報データベース３３中に記述された端子の属性を比較し、不一致をチェックする。
【００３５】
同様に、ロードプログラム中に設けられた端子チェックプログラムも、コンフィグレーションデータをＦＰＧＡにロードする際、コンフィグレーションデータの端子の属性と、入出力端子情報データベース３３中に記述された端子の属性を比較し、不一致をチェックする。
▲２▼入出力端子情報データベースの記述内容が図３（ｂ）の場合
この場合には、上記▲１▼のようにソースプログラム、ネットリスト、コンフィグレーションデータ中の端子情報と入出力端子情報データベース３３の記述内容を単に比較するだけでなく、ソースプログラム、ネットリスト、コンフィグレーションデータ中の動作記述部を解析する必要がある。
【００３６】
そこで、図４に示すように、論理合成プログラム中に設けられた端子チェックプログラムは、ソースプログラムを論理合成する際、ソースプログラム中の端子情報４１を調べるとともに動作記述部４２を解析し、端子の属性とその条件を調べる。そして、ソースプログラム中に記述された端子の属性および条件が上記データベース３３に記述された属性および条件と一致しているかをチェックし、不一致の場合には、例えば、端子番号／条件をユーザに通知する。
【００３７】
例えば、ソースプログラム中に記述された端子４が端子２番が０のときＯＵＴ端子であるのに対し、上記データベース３３に記述された端子４が端子２，３番が共に０のときＯＵＴ端子である場合には、プログラミング・ミスであると考えられるので、不一致な端子番号／条件等をリストとして表示する。
また、ＦＰＧＡ配置／配線プログラム、ロードプログラム中に設けられた端子チェックプログラムも同様に、ネットリスト、コンフィグレーションデータの端子の属性／条件と、入出力端子情報データベース３３中に記述された端子の属性／条件を比較し不一致をチェックする。
【００３８】
上記のように、動作記述部を解析することにより、上記▲１▼と比べチェックプログラムは比較的複雑になるが、チェック完全なものとすることができる。特に、データバスや割り込みアクノレッジ信号のように、出力端子または入力端子に出力条件がある場合には、動作記述部を解析することによりチェックをより完全なものとすることができる。
【００３９】
以上のように、本実施例においては、プログラマブル論理回路を使用したコンピュータ・システムに入出力端子情報データベースを設けるとともに、、論理合成プログラム、ＦＰＧＡ配置／配線プログラム、および／またはロードプログラムに端子チェックプログラムを設け、ソースプログラム、ネットリスト、および／またはコンフィグレーションデータの端子情報をチェックしているので、プログラムミス等により生ずるバスファイトによるハードウェアの破壊を事前にチェックすることができる。
【００４０】
なお、図２では、端子チェックプログラムを、論理合成プログラム、ＦＰＧＡ配置／配線プログラム、ロードプログラムのそれぞれに設けた場合を説明したが、端子チェックは上記プログラム中のどれかで行えばよい。
また、上記実施例では、入出力端子情報データベースに物理的な端子番号とその属性／条件を記述する場合について説明したが、例えば、上記データベースに、ＦＰＧＡの端子の内、出力端子として使用不可能な端子番号を記述しておき、端子チェックプログラムにより、出力不可能な端子に出力端子が配置されているかを調べても、バスファイトによるハードウェアの損傷を事前にチェックすることができる。
【００４１】
さらに、上記実施例においては、コンピュータ・システムに論理合成手段、配置／配線手段、および、コンフィグレーションデータをロードする手段を共に設けた場合について説明したが、本発明は上記実施例に限定されるものではなく、例えば、配置／配線手段と、コンフィグレーションデータのロード手段を設けたコンピュータ・システム、あるいは、コンフィグレーションデータのロード手段のみを設けたコンピュータ・システムにも適用することができる。
（２）第２の実施例：プログラマブル論理回路の端子への端子名（ニックネーム）の付与
前記したように、プログラマブル論理回路へのプログラミングは物理的な端子番号を用いて記述しなければならない。
【００４２】
例えば、図５（ａ）に示すように、ＦＰＧＡ４３の端子１−１６をアドレス端子に、端子１７−３２をデータ端子に、端子３５−３９をコントロール用の端子に、さらに端子５０−ｍを外部接続用の端子に割り付ける場合、ソースプログラム中の端子番号は上記物理的な番号を用いる必要がある。このため、ユーザがＦＰＧＡへのプログラミングする際、端子の入出力の条件を誤るとバスファイトを起こす可能性がある。
【００４３】
そこで、本実施例においては、ＦＰＧＡ４３の端子に端子名（以下ニックネームという）を付け、上記ニックネームでフログラミングできるようにする。
例えば、図５（ｂ）に示すようにＦＰＧＡ４３の端子１−１６にアドレス端子を割り付ける場合にはＡ０−１５の端子名を付け、同様に、端子１７−３２をデータ端子を割り付ける場合にはＤ０−１５の端子名を付け、端子３５−３９をコントロール用の端子に割り付ける場合には、その機能に応じてＲＤ／ＷＲ／ＩＮＴ等の端子名を付け、さらに端子５０−ｍを外部接続用の端子に割り付ける場合にはＰｏｒｔ１〜Ｐｏｒｔｎのニックネームを付け、このニックネームでＦＰＧＡのプログラミングができるようにする。
【００４４】
このため、本実施例においては、前記した図２に示すように、論理合成プログラム中に「端子名称置き換えプログラム」を設けるとともに、物理的な端子番号と上記ニックネームを対応付けるための端子名データベース３１を設ける。
そして、ユーザが上記端子名データベース３１に格納されたニックネームを用いてソースプログラム１１を作成すると、論理合成プログラム中の端子名称置き換えプログラムは、端子名データベース３１を参照してソースプログラム中のニックネームをＦＰＧＡの物理的な端子番号に置き換える。
【００４５】
これにより、ユーザは物理的な端子番号を用いずにプログラムミングを行うことができ、プログラミングの容易性、操作性を向上させることができ、これにともないプログラムミスを減少させることができる。
なお、プログラマブル論理回路の端子へのニックネームを付与する場合、ニックネームはコンピュータ・システム外部に接続されるＦＰＧＡの端子のみに付与し、外部に接続される端子以外の端子はユーザが制御できないようにソースプログラムに制約を設ければ、一層、プログラグミスを減少させ、バスファイト等によるハードウェアの破損を防止することができる。
【００４６】
また、上記実施例では、論理合成プログラム中に「端子名称置き換えプログラム」を設けた場合を説明したが、同様に、「端子名称置き換えプログラム」をＦＰＧＡ配置／配線プログラム中に設け、ソースプログラム中に記述されたニックネームを用いて生成されたネットリストからコンフィグレーションデータを作成する際、前記端子名データベース３１を参照してネットリスト上のニックネームをＦＰＧＡの物理的な端子番号に置き換えてもよい。
（３）第３の実施例：予め決まっている端子の属性／制御方法のマクロ化
プログラマブル論理回路を使用した場合、前記した図５に示したように、ＦＰＧＡの端子の一部は、ＭＰＵバス（アドレス／データ／コントロールバス等）に接続されることが多く、また、この場合におけるＦＰＧＡの端子の属性、ＭＰＵからの制御方法も決まっていることが多い。
【００４７】
そこで、本実施例においては、予め、「データバス」、「アドレスバス」、ＤＭＡ制御」「割り込み制御」等のＭＰＵバスに接続される端子の機能仕様を決めてコンパイル済みのデータを作成しておき、サブルーチン／機能マクロ等の形でデータベースに格納しておく。そして、プログラミング時に上記サブルーチン／機能マクロを呼び出し、制御方法が決まっている部分については、上記サブルーチン／機能マクロによりＦＰＧＡのプログラミングを行う。
【００４８】
このため、本実施例においては、上記したサブルーチン／機能マクロのコンパイル済みデータを、図２に示す機能設定マクロデータベース３２に格納しておくとともに、論理合成プログラムおよび／またはＦＰＧＡ配置／配線プログラム中に「機能設定マクロ割り付けプログラム」を設ける。
そして、例えば、「データバス」、「ＤＭＡコントローラ」、「インターバルタイマ」等、予め機能設定マクロデータベース３２に用意されている機能あるいは端子属性を用いてＦＰＧＡをプログラムする場合、ユーザはソースプログラムを作成する際、ソースプログラム中に該当するサブルーチン／機能マクロ名を記述しておく。
【００４９】
論理合成プログラムにおいて上記ソースプログラムをコンパイルする際、機能設定マクロ割り付けプログラムは、ソースプログラム中に記述されたサブルーチン／機能マクロを機能設定マクロデータベース３２から呼び出してコンパイラ中に組み込み、上記機能、端子属性を割り付ける。
これによりユーザは、機能設定マクロデータベース３２に用意されている機能／端子属性については、サブルーチン／機能マクロ名を記述するだけでプログラミングを行うことができ、プログラミングを容易化し、操作性を向上させることができる。また、これにともないプログラミングミスを減少させることが可能となる。
【００５０】
上記説明では、機能設定マクロ割り付けプログラムを論理合成プログラム中に設けた場合について説明したが、図２に示すように、機能設定割り付けプログラムをＦＰＧＡ配置／配線プログラム中に設けてもよい。
この場合、論理合成プログラムは、ソースプログラム中にサブルーチン／機能マクロ名が記述されているとき、その部分についてコンパイルを行わず、サブルーチン／機能マクロ名を付したブラックボックスとしてネットリストを生成する。そして、ＦＰＧＡ配置／配線プログラムにおいて配置／配線を行う際、機能設定割り付けプログラムは、機能設定マクロデータベース３２からソースプログラム中に記述されたサブルーチン／機能マクロを呼び出してコンフィグレーションデータ中に割り付け、該当する機能を達成するコンフィグレーションデータを生成する。
【００５１】
なお、上記第３の実施例においては、コンピュータ・システムに、論理合成手段、配置／配線手段、および、コンフィグレーションデータをロードする手段を設けた場合について説明したが、本発明は上記実施例に限定されるものではなく、例えば、配置／配線手段と、コンフィグレーションデータのロード手段のみを設けたコンピュータ・システムにも適用することができる。
【００５２】
【発明の効果】
以上説明したように本発明においては以下の効果を得ることができる。
（１）記憶手段にプログラマブル論理回路の入出力端子情報を記憶させ、ソースプログラム、ネットリスト、および／またはコンフィグレーションデータ中の端子情報と比較することにより端子情報をチェックしているので、プログラムミス等により生ずるバスファイトによるハードウェアの破壊を事前にチェックすることができる。
(2) 記憶手段にプログラマブル論理回路の物理的な端子番号とニックネームを記憶させ、また、論理合成手段に端子名称置き換え手段を設けているので、プログラマブル論理回路の物理的な端子番号を意識せずにプログラミングすることができ、プログラミングを容易化し、プログラムミスを減少させることができる。このため、プログラミングを効率化することができ、生産性を向上させることが可能となる。
【００５３】
また、外部に接続される端子以外の端子はソースプログラムに制約を付けユーザが制御できないようにすることにより、一層プログラムミスを減少させることができる。
(3) 記憶手段に、コンピュータ・システムの内部バスに接続されるプログラマブル論理回路の端子の属性および／または該端子の制御方法を定義する機能マクロ／サブルーチンを記憶させ、また、論合成手段もしくは配置／配線手段に機能マクロ割り付け手段を設けているので、コンピュータ・システムの内部バスに接続されるプログラマブル論理回路の端子の属性および／または該端子の制御について、機能マクロを用いてプログラミングを行うことができ、プログラミングを容易化し操作性を向上させることができる。このため、プログラミングを効率化することができ、生産性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の実施例を示す図である。
【図３】入出力端子情報データベースに記述されるデータの一例を示す図である。
【図４】端子チェックプログラムの動作を説明する図である。
【図５】ニックネームを基にプログラミング可能とした実施例を説明する図である。
【図６】プログラマブル論理回路のプログラミングの手順を示す図である。
【図７】プログラマブル論理回路を用いたシステムの概略構成を示す図である。
【図８】従来のデータ作成／ロード方法（１）を示す図である。
【図９】従来のデータ作成／ロード方法（２）を示す図である。
【符号の説明】
１，１１ソースプログラム
２コンピュータ・システム
３プログラマブル論理回路
４論理合成手段
５配置／配線手段
６ロード手段
７，８，９記憶手段
１２ネットリスト
１３コンフィグレーションデータ
２１，５１ＭＰＵ
２２ＲＯＭ
２３ＲＡＭ
２４外部記憶装置
２５Ｉ／Ｏその他
２６，５３ＦＰＧＡ
３１端子名称データベース
３２機能設定マクロ・データベース
３３入出力端子情報データベース
４１端子情報
４２動作記述部
５２メモリ[0001]
[Industrial application fields]
The present invention relates to a computer system using a programmable logic circuit. More specifically, the computer system itself compiles a program for a programmable logic circuit, wiring arrangement means, or configuration data for a programmable logic circuit. The present invention relates to a computer system having a loading means for changing hardware operations by a user.
[0002]
[Prior art]
As programmable logic circuits that can be programmed by the user, there are known FPGA (Field Programmable Gate Array), FPLA (Field Programmable Logic Array), FPLD (Field Programmable Logic Dvice), CPLD (Complex Programmable Logic Dvice) and the like.
[0003]
The programming of the above-described programmable logic circuit is normally performed according to the procedure shown in FIG.
That is, first, a user creates a source program 11 for causing a programmable logic circuit to perform a desired operation, logically synthesizes the source program 11 by logic synthesis means (compilation means), and connection relationships of target circuits Is obtained.
[0004]
Next, the netlist 12 is placed and routed by placement and routing means to create configuration data 13 indicating the connection relation on the programmable logic circuit.
Then, the configuration data 13 is loaded into the programmable logic circuit to obtain a programmable logic circuit that performs the intended operation.
[0005]
2. Description of the Related Art In recent years, computer systems that provide high-speed processing by providing the above-described programmable logic circuit in a computer system and processing the processing conventionally performed by software by hardware have come to be used.
FIG. 7 is a diagram showing a schematic configuration of a conventional computer system incorporating the above-described programmable logic circuit.
[0006]
In the figure, 20 is a computer system, 21 is an MPU, 22 is a ROM, 23 is a RAM, 24 is an external storage device, 25 is an input / output device / others, and 26 is a programmable logic circuit.
In the computer system 20 described above, the programmable logic circuit 26 is programmed as shown in FIG.
[0007]
That is, logic synthesis / placement / wiring of the programmable logic circuit 26 is performed by a high-speed computer system 31 such as a workstation, configuration data is written to the file 32 or the ROM 33, and data is transferred to the target computer system 20. Then, the programmable logic circuit 26 is loaded with data.
[0008]
[Problems to be solved by the invention]
In recent years, with the increase in MPU speed and memory / external logic circuit capacity, the computer system itself provided with the programmable logic circuit without using a workstation or the like, the logic synthesis / placement / wiring / data of the programmable logic circuit itself Can be loaded. That is, as shown in FIG. 9, a function for performing logic synthesis / placement / wiring of a programmable logic circuit and a data loading function are added to a computer system, and the user can use the own computer system to incorporate it. The logic circuit can be programmed.
[0009]
By the way, the programmable logic circuit can change the internal logic, and can also change the input / output state of the external terminal of the programmable logic circuit. This means that if there is an error in programming of the programmable logic circuit, a bus fight (bus collision) may occur at the external terminal of the programmable logic circuit.
[0010]
For this reason, as shown in FIG. 9, when logic synthesis / placement / wiring / data loading of a programmable logic circuit is performed in its own computer system, hardware may be damaged by bus fight if there is an error in user programming. There is.
In addition, since the programming is usually performed using the physical terminal names of the programmable logic circuit, the user must be aware of the physical terminals, and programming errors are likely to occur.
[0011]
Further, when a programmable logic circuit is provided in a computer system, a part of the terminals of the programmable logic circuit is often connected to an MPU bus (address / data / control bus etc.), and the programmable logic related to these MPU interfaces. The attribute / control method of the terminal of the circuit is usually determined. Conventionally, however, it is necessary for the user to program the part related to the MPU interface, and the program creation is complicated and a program error is likely to occur.
[0012]
The present invention has been made in consideration of the above-mentioned problems of the prior art, and a first object of the present invention is to use a programmable logic circuit capable of checking in advance hardware destruction due to bus fight. To provide a computer system.
A second object of the present invention is to provide a computer system using a programmable logic circuit that is easy to program, can reduce the possibility of mistakes, and can perform programming efficiently. .
[0013]
[Means for Solving the Problems]
FIG. 1 shows the principle of the present invention. In the figure, 1 is a source program created by a user to program the programmable logic circuit 3, 2 is a computer system having the programmable logic circuit 3, and 4 is a logic synthesis means for synthesizing the source program and generating a netlist. 5 is a placement / wiring means for placing and routing the netlist and generating configuration data, 6 is a loading means for loading the configuration data into the programmable logic circuit 6, and 7 is a physical number of the programmable logic circuit and corresponding to it. The memory means for storing the terminal names (nicknames), 8 the memory means for storing the function macro / subroutine, and 9 the memory means for storing the terminal numbers of the programmable logic circuit and their attributes / conditions.
[0015]
Claims of the invention 1 A computer system comprising a programmable logic circuit and logic synthesis means for synthesizing at least a source program of the programmable logic circuit, the memory storing input / output terminal information of the programmable logic circuit in the computer system In this storage means, as input / output terminal information of the programmable logic circuit, a terminal capable of input / output with a condition, a terminal capable of input / output without a condition, an input-only terminal, or an output-only terminal are identified. Information is stored, and the logic synthesis means is provided with a terminal check means for checking input / output terminal information in the source program, and the terminal check means performs the logic synthesis of the source program by the logic synthesis means. Information stored in the storage means and input in the source program It is configured to check the inconsistency between the two by comparing the input terminal information, analyze the operation of the source program for the terminals that can be input and output with conditions, and check whether the conditions match. is there.
[0017]
Claims of the invention 2 According to the present invention, there is provided a computer system comprising a programmable logic circuit and an arrangement / wiring means for arranging / wiring at least a net list and generating configuration data. Is stored in this storage means, as input / output terminal information of the programmable logic circuit, a terminal that can be input / output with conditions, a terminal that can input / output without conditions, an input-only terminal, or an output-only terminal Information for identifying a terminal is stored, and terminal arrangement means for checking input / output terminal information in the netlist is provided in the arrangement / wiring means, and the terminal checking means generates a netlist by the arrangement / wiring means. The information stored in the storage means and the input / output terminals in the netlist. Comparing the distribution as well as checking the mismatch therebetween, in which analyzing the operation of the net list for possible input output terminal conditionally, configured to check whether a condition is matched.
[0019]
Claims of the invention 3 A computer system comprising a programmable logic circuit and load means for loading at least configuration data into a program logic circuit, wherein the storage means stores input / output terminal information of the programmable logic circuit in the computer system. In this storage means, as information on the input / output terminals of the programmable logic circuit, information for identifying terminals that can be input / output with conditions, terminals that can be input / output without conditions, input-only terminals, or output-only terminals The load means is provided with a terminal check means for checking input / output terminal information in the configuration data. The terminal check means loads the configuration data into the programmable logic circuit by the load means. , In the storage means Compare the stored information with the input / output terminal information in the configuration data to check for inconsistencies between them, and analyze the operation of the configuration data for the terminals that can be input / output conditionally. It is configured to check whether or not.
[0020]
Claims of the invention 4 The invention of In the invention of claim 1, A storage means for storing the physical terminal number of the programmable logic circuit and its nickname is provided, and the above-mentioned logic synthesis means is replaced with a terminal name replacing the nickname of the input / output terminal described in the source program with the physical terminal number. And the terminal name replacement means, when the source program is logically synthesized by the logic synthesis means, when the nickname is described in the source program, the physical terminal number corresponding to the nickname is stored from the storage means. And the nickname is replaced with a physical terminal number.
[0021]
Claims of the invention 5 The invention of In the invention of claim 4, Of the terminals of the programmable logic circuit, only the terminals connected to the outside are given nicknames, and the terminals other than the terminals connected to the outside are restricted by the source program and cannot be controlled by the user.
Claims of the invention 6 The invention of In the invention of claim 1, The computer system is provided with storage means for storing function macros / subroutines that define attributes and / or control methods of the terminals of programmable logic circuits connected to the internal bus of the computer system, and The logic synthesis means is provided with function macro allocation means, and the function macro allocation means stores the function macro / subroutine name when the source program is logically synthesized by the logic synthesis means when the function macro / subroutine name is described in the source program. The function macro / subroutine is called from the means, and the function macro / subroutine is allocated in the net list.
[0022]
Claims of the invention 7 The invention of In the invention of claim 2, Storage means for storing function macros / subroutines that define the attributes and / or control methods of the terminals of the programmable logic circuit connected to the internal bus of the computer system is provided, and the arrangement / wiring means has a function. Macro allocation means is provided, and the function macro allocation means, when generating the configuration data from the net list by the placement / wiring means, when the function macro / subroutine name is described in the net list, the function setting The function macro / subroutine is called from the macro database, and the function macro / subroutine is assigned in the configuration data.
[0023]
[Action]
In FIG. 1, the present invention solves the above-described problem as follows.
(1) The logic synthesis means 4 provided in the computer system 2 generates a netlist by logically synthesizing a source program created by the user. At that time, the terminal check means provided in the logic synthesis means 4 compares the terminal information in the source program 1 with the input / output information stored in the storage means 9, and the terminals in the source program 1 as described below. Check the information.
{Circle around (1)} Usable input / output terminal information is stored in the storage means 9 among the terminals of the programmable logic circuit, and it is checked whether the output terminal described in the source program is arranged at a terminal that cannot be output.
(2) The attribute of the programmable logic circuit terminal (information that can be input / output, input-only terminal, or output-only terminal) is stored in the storage means 9 and the terminal information described in the source program is stored. Find a match.
(3) Stores the attributes of programmable logic circuit terminals (terminals that can be input / output with conditions, terminals that can be input / output without conditions, input-only terminals, or output-only terminals) in the storage means 9 And detect the match with the pin information described in the source program, and analyze the operation of the source program, netlist, or configuration data for the pins that can be input and output with conditions, and the conditions match. Check if it is.
[0024]
Further, as shown in FIG. 1, the terminal check means is provided in the arrangement / wiring means 5 or the configuration data load means 6 and is stored in the input / output terminal information in the netlist / configuration data and the storage means 9. It is also possible to compare the input / output terminal information and detect the coincidence of both.
Claim 1 to Claim of the present invention 3 In the invention, as described above, the storage means 9 stores the input / output terminal information of the programmable logic circuit 3 and compares it with the terminal information in the source program, netlist, and / or configuration data. Hardware damage due to bus fight can be checked in advance.
(2) The storage means 7 stores the physical terminal numbers and terminal names (for example, nicknames such as Port1, Port2,...) Of the programmable logic circuit 3, and the logic synthesis means 4 is provided with terminal name replacement means.
[0025]
When the user creates a source program using the nickname and logically synthesizes the source program by the logic synthesizer 4, the terminal name replacement unit refers to the storage unit 7 and determines the nickname used in the source program. The physical terminal name of the programmable logic circuit 3 is replaced.
Claims of the invention 4. Claim 5 In the invention, as described above, a source program can be created using a nickname, and the user can program without being aware of the physical terminal number of the programmable logic circuit, facilitating programming, Program errors can be reduced.
[0026]
Claims 5 As in the invention of the present invention, it is possible to further reduce program errors by restricting the source program so that the user cannot control the terminals other than the externally connected terminals to which nicknames are attached, It becomes possible to prevent hardware destruction due to fight.
(3) The storage means 8 stores function macros / subroutines that define the attributes and / or control methods of the terminals of the programmable logic circuit connected to the internal bus of the computer system. Is provided with function macro allocation means. When the user creates the source program, the terminal macro of the programmable logic circuit 3 connected to the internal bus of the computer system and the control thereof are programmed using the function macro.
[0027]
When the logic synthesis means 4 logically synthesizes the source program, the function setting macro allocation means calls the function macro / subroutine stored in the storage means 8 when the function macro / subroutine name is described in the source program. Assign in the netlist.
Further, the checking means can be provided in the arrangement / wiring means 5 and the function macro / subroutine stored in the storage means 8 can be assigned in the configuration data.
[0028]
Claims of the invention 6. Claim 7 In the present invention, as described above, the terminal attribute of the programmable logic circuit connected to the internal bus of the computer system and / or the control of the terminal can be programmed using the function macro. And operability can be improved, and programming errors can be reduced.
[0029]
【Example】
The present invention presupposes a computer system having a hardware configuration incorporating the programmable logic circuit shown in FIG. 7, and means for synthesizing the program of the programmable logic circuit in the computer system as shown in FIG. The present invention is intended for a computer system to which means for arranging / wiring a netlist and / or means for loading configuration data is added. Hereinafter, the case where an FPGA is used as a programmable logic circuit is described. Examples will be described.
[0030]
FIG. 2 is a diagram showing an embodiment of the present invention, which shows a program provided for programming an FPGA in a computer system using an FPGA (Field Programmable Gate Array, hereinafter abbreviated as FPGA), and Fig. 3 shows a database referenced when programming an FPGA.
Hereinafter, embodiments of the present invention will be described with reference to FIG.
(1) First embodiment: Checking terminal information in a source program for programming a programmable logic circuit
As shown in FIG. 2, in order to program an FPGA, a source program 11 created by a user is logically synthesized by a logic synthesis program to generate a netlist 12, and configuration data is generated from the netlist 12 by an FPGA placement / wiring program. Get. Then, the configuration data 13 is loaded into the FPGA 26 by a configuration data load program (hereinafter abbreviated as a load program).
[0031]
In the programming of the programmable logic circuit as described above, in this embodiment, as shown in FIG. 2, a “terminal check program” is provided in the logic synthesis program, the FPGA placement / wiring program, and / or the load program, An input / output terminal information database 33 describing the physical terminal numbers of the FPGA and their attributes (attributes and conditions) is provided.
[0032]
FIG. 3 is a diagram showing an example of data described in the input / output terminal information database 33. FIG. 3A shows a case where the physical numbers of terminals and their attributes are described in the database 33. FIG. ) Shows a case in which, in addition to the physical number of the terminal and its attribute, the condition for the terminal to have the attribute is described. FIG. 3 shows an example of the contents of the database, and the description method of the physical numbers, attributes, conditions, etc. of the terminals is arbitrary and can be in various formats.
[0033]
FIG. 4 is a diagram for explaining the operation of the terminal check program. The terminal check program is a source program in the following manner when the contents of the input / output terminal information database 33 are those shown in FIGS. / Check the pin assignment in the netlist / configuration data.
(1) When the description content of the input / output terminal information database is as shown in FIG.
As shown in FIG. 4, the terminal check program provided in the logic synthesis program compares the description contents of the input / output terminal information database 33 with the terminal information 41 in the source program when the source program is logically synthesized. It is checked whether or not the terminal attribute described in the program matches the attribute described in the database 33, and if it does not match, the user is notified.
[0034]
For example, when the terminal 2 described in the source program shows the attribute of OUT, but the attribute of the terminal 2 described in the database 33 is IN, it is considered that a programming error has occurred. Therefore, for example, the mismatched terminal numbers are displayed as a list.
Further, the terminal check program provided in the FPGA placement / wiring program, when generating the configuration data from the net list, similarly to the above, the terminal attribute 41 described in the net list and the input / output terminal information database The terminal attributes described in 33 are compared, and a mismatch is checked.
[0035]
Similarly, the terminal check program provided in the load program also compares the terminal attributes of the configuration data with the terminal attributes described in the input / output terminal information database 33 when loading the configuration data into the FPGA. And check for discrepancies.
(2) When the description content of the input / output terminal information database is as shown in FIG.
In this case, as described in (1) above, the terminal information in the source program, netlist, and configuration data is not simply compared with the description content of the input / output terminal information database 33, but the source program, netlist, config It is necessary to analyze the behavior description part in the configuration data.
[0036]
Therefore, as shown in FIG. 4, the terminal check program provided in the logic synthesis program examines the terminal information 41 in the source program and analyzes the operation description unit 42 when the source program is logically synthesized. Examine attributes and their conditions. Then, it is checked whether the terminal attributes and conditions described in the source program match the attributes and conditions described in the database 33. If they do not match, for example, the terminal number / condition is notified to the user. To do.
[0037]
For example, terminal 4 described in the source program is an OUT terminal when terminal 2 is 0, whereas terminal 4 described in database 33 is an OUT terminal when both terminals 2 and 3 are 0. In some cases, it is considered that a programming error has occurred, and therefore, mismatched terminal numbers / conditions are displayed as a list.
Similarly, the terminal check program provided in the FPGA placement / wiring program and the load program also has the terminal attributes / conditions of the netlist and configuration data, and the terminal attributes described in the input / output terminal information database 33. / Compare conditions and check for inconsistencies.
[0038]
As described above, by analyzing the behavior description part, the check program becomes relatively complicated as compared with the above (1), but the check program can be made complete. In particular, when there is an output condition at the output terminal or the input terminal, such as a data bus or an interrupt acknowledge signal, the check can be made more complete by analyzing the operation description part.
[0039]
As described above, in this embodiment, an input / output terminal information database is provided in a computer system using a programmable logic circuit, and a terminal check program is included in a logic synthesis program, FPGA placement / wiring program, and / or load program. Since the terminal information of the source program, netlist, and / or configuration data is checked, it is possible to check in advance whether the hardware is destroyed due to a bus fight caused by a program mistake or the like.
[0040]
In FIG. 2, the case where the terminal check program is provided in each of the logic synthesis program, the FPGA placement / wiring program, and the load program has been described. However, the terminal check may be performed in any of the above programs.
In the above-described embodiment, the case has been described in which the physical terminal numbers and their attributes / conditions are described in the input / output terminal information database. However, for example, the database cannot be used as an output terminal among the FPGA terminals. Even if a terminal number is described and whether or not an output terminal is arranged at a terminal that cannot be output is checked by a terminal check program, hardware damage due to bus fight can be checked in advance.
[0041]
Further, in the above-described embodiment, the case where the logic synthesis unit, the placement / wiring unit, and the unit for loading the configuration data are provided in the computer system has been described. However, the present invention is limited to the above-described embodiment. For example, the present invention can be applied to a computer system provided with arrangement / wiring means and configuration data loading means, or a computer system provided with only configuration data loading means.
(2) Second embodiment: Assigning a terminal name (nickname) to a terminal of a programmable logic circuit
As described above, programming to the programmable logic circuit must be described using physical terminal numbers.
[0042]
For example, as shown in FIG. 5A, terminal 1-16 of FPGA 43 is an address terminal, terminal 17-32 is a data terminal, terminal 35-39 is a control terminal, and terminal 50-m is external. When allocating to a connection terminal, the physical number must be used as the terminal number in the source program. For this reason, when the user performs programming to the FPGA, a bus fight may occur if the input / output conditions of the terminals are incorrect.
[0043]
Therefore, in the present embodiment, a terminal name (hereinafter referred to as a nickname) is assigned to the terminal of the FPGA 43 so that programming can be performed using the nickname.
For example, as shown in FIG. 5B, when an address terminal is assigned to the terminal 1-16 of the FPGA 43, the terminal name A0-15 is assigned. Similarly, when the terminal 17-32 is assigned a data terminal, D0 is assigned. When assigning a terminal name of -15 and assigning terminals 35-39 to control terminals, a terminal name such as RD / WR / INT is assigned according to the function, and terminal 50-m is used for external connection. When allocating to terminals, nicknames of Port1 to Portn are assigned so that the FPGA can be programmed with these nicknames.
[0044]
For this reason, in this embodiment, as shown in FIG. 2 described above, a “terminal name replacement program” is provided in the logic synthesis program, and a terminal name database 31 for associating physical terminal numbers with the nickname is provided. Provide.
When the user creates the source program 11 using the nickname stored in the terminal name database 31, the terminal name replacement program in the logic synthesis program refers to the terminal name database 31 and changes the nickname in the source program to the FPGA. Replace with the physical terminal number.
[0045]
As a result, the user can perform programming without using a physical terminal number, improve the ease of programming and operability, and reduce programming errors accordingly.
When assigning a nickname to a terminal of a programmable logic circuit, the nickname is assigned only to an FPGA terminal connected to the outside of the computer system, and the terminals other than the terminals connected to the outside are not controlled by the user. If the program is constrained, programming mistakes can be further reduced and hardware damage due to bus fights can be prevented.
[0046]
In the above embodiment, the case where the “terminal name replacement program” is provided in the logic synthesis program has been described. Similarly, the “terminal name replacement program” is provided in the FPGA placement / wiring program, and the source program is provided. When creating configuration data from a netlist generated using the described nickname, the nickname on the netlist may be replaced with the physical terminal number of the FPGA with reference to the terminal name database 31.
(3) Third embodiment: Macro conversion of predetermined terminal attribute / control method
When a programmable logic circuit is used, as shown in FIG. 5, a part of the FPGA terminal is often connected to the MPU bus (address / data / control bus, etc.). The terminal attributes of the FPGA and the control method from the MPU are often determined.
[0047]
Therefore, in this embodiment, the compiled data is created by determining the functional specifications of the terminals connected to the MPU bus such as “data bus”, “address bus”, DMA control, and “interrupt control” in advance. Each of them is stored in the database in the form of a subroutine / function macro or the like. Then, the subroutine / function macro is called at the time of programming, and the FPGA is programmed by the subroutine / function macro for the portion where the control method is determined.
[0048]
For this reason, in the present embodiment, the compiled data of the subroutine / function macro described above is stored in the function setting macro database 32 shown in FIG. 2 and is also included in the logic synthesis program and / or the FPGA placement / wiring program. "Function setting macro allocation program" is provided.
For example, when programming the FPGA using functions or terminal attributes prepared in advance in the function setting macro database 32 such as “data bus”, “DMA controller”, “interval timer”, etc., the user creates a source program. When doing so, the corresponding subroutine / function macro name is described in the source program.
[0049]
When compiling the source program in the logic synthesis program, the function setting macro allocating program calls a subroutine / function macro described in the source program from the function setting macro database 32 and incorporates it into the compiler. Assign.
As a result, the user can program the function / terminal attributes prepared in the function setting macro database 32 simply by describing the subroutine / function macro name, thereby facilitating programming and improving operability. Can do. As a result, programming errors can be reduced.
[0050]
In the above description, the case where the function setting macro assignment program is provided in the logic synthesis program has been described. However, as shown in FIG. 2, the function setting assignment program may be provided in the FPGA placement / wiring program.
In this case, when a subroutine / function macro name is described in the source program, the logic synthesis program does not compile the part but generates a netlist as a black box with the subroutine / function macro name. Then, when performing placement / wiring in the FPGA placement / wiring program, the function setting assignment program calls the subroutine / function macro described in the source program from the function setting macro database 32 and assigns it to the configuration data. Generate configuration data to achieve the function.
[0051]
In the third embodiment, a case has been described in which a computer system is provided with logic synthesis means, arrangement / wiring means, and means for loading configuration data. However, the present invention is not limited to the above embodiment. For example, the present invention can be applied to a computer system provided with only arrangement / wiring means and configuration data loading means.
[0052]
【The invention's effect】
As described above, the following effects can be obtained in the present invention.
(1) Since the input / output terminal information of the programmable logic circuit is stored in the storage means and the terminal information is checked by comparing with the terminal information in the source program, netlist, and / or configuration data, a program error It is possible to check in advance whether the hardware has been destroyed due to a bus fight caused by the above.
(2) The physical terminal number and nickname of the programmable logic circuit are stored in the storage means, and the terminal name replacement means is provided in the logic synthesis means so that the physical terminal number of the programmable logic circuit is not conscious. Programming can be facilitated, and programming errors can be reduced. For this reason, programming can be made more efficient and productivity can be improved.
[0053]
Moreover, programming errors can be further reduced by restricting the source program to terminals other than those connected to the outside so that the user cannot control them.
(3) The storage means stores function macros / subroutines that define the attributes and / or control methods of the terminals of the programmable logic circuit connected to the internal bus of the computer system. Since the function macro allocating means is provided in the wiring means, it is possible to program the function of the terminal of the programmable logic circuit connected to the internal bus of the computer system and / or control of the terminal using the function macro. In addition, programming can be facilitated and operability can be improved. For this reason, programming can be made more efficient and productivity can be improved.
[Brief description of the drawings]
FIG. 1 is a principle diagram of the present invention.
FIG. 2 is a diagram showing an embodiment of the present invention.
FIG. 3 is a diagram illustrating an example of data described in an input / output terminal information database.
FIG. 4 is a diagram illustrating an operation of a terminal check program.
FIG. 5 is a diagram illustrating an embodiment in which programming is possible based on a nickname.
FIG. 6 is a diagram illustrating a programming procedure of a programmable logic circuit.
FIG. 7 is a diagram showing a schematic configuration of a system using a programmable logic circuit.
FIG. 8 is a diagram showing a conventional data creation / loading method (1).
FIG. 9 is a diagram showing a conventional data creation / loading method (2).
[Explanation of symbols]
1,11 Source program
2 Computer system
3 Programmable logic circuit
4 logic synthesis means
5 Placement / wiring means
6 Loading means
7, 8, 9 Storage means
12 Netlist
13 Configuration data
21, 51 MPU
22 ROM
23 RAM
24 External storage
25 I / O other
26,53 FPGA
31 Terminal name database
32 Function setting macro database
33 I / O terminal information database
41 Terminal information
42 Behavior description part
52 memory

Claims

In a computer system comprising a programmable logic circuit and logic synthesis means for synthesizing at least a source program of the programmable logic circuit,
The above computer system is provided with storage means for storing the input / output terminal information of the programmable logic circuit, and this storage means can be used as input / output terminal information for the programmable logic circuit, without condition, without condition. Store information that identifies terminals that are capable of input output, input-only terminals, or output-only terminals,
The logic synthesis means is provided with terminal check means for checking input / output terminal information in the source program,
The terminal checking means, when logically synthesizing the source program by the logic synthesizing means, checks the mismatch between the information stored in the storage means and the input / output terminal information in the source program, and A computer system using a programmable logic circuit, wherein the operation of a source program is analyzed for terminals that can be input and output, and whether or not the conditions match is checked.

In a computer system comprising a programmable logic circuit and at least a placement / wiring means for placing / wiring a netlist and generating configuration data,
The above computer system is provided with storage means for storing the input / output terminal information of the programmable logic circuit, and this storage means can be used as input / output terminal information for the programmable logic circuit, without condition, without condition. Store information that identifies terminals that are capable of input output, input-only terminals, or output-only terminals,
The placement / wiring means is provided with a terminal check means for checking input / output terminal information in the netlist,
When the terminal check means generates a net list by the placement / wiring means, the information stored in the storage means and the input / output terminal information in the net list are compared to check for inconsistency between them, and there is a condition A computer system using a programmable logic circuit, wherein the operation of the netlist is analyzed for terminals that can be input and output, and whether or not the conditions are matched is checked.

In a computer system comprising a programmable logic circuit and loading means for loading at least configuration data into a program logic circuit,
The above computer system is provided with storage means for storing the input / output terminal information of the programmable logic circuit, and this storage means can be used as input / output terminal information for the programmable logic circuit, without condition, without condition. Store information that identifies terminals that are capable of input output, input-only terminals, or output-only terminals,
Further, the loading means is provided with a terminal check means for checking input / output terminal information in the configuration data,
When loading the configuration data into the programmable logic circuit by the loading unit, the terminal checking unit compares the information stored in the storage unit with the input / output terminal information in the configuration data to check for inconsistencies between the two. In addition, a computer system using a programmable logic circuit is characterized in that the operation of configuration data is analyzed for terminals that can be input and output under conditions, and whether or not the conditions are met is checked.

The computer system is provided with a storage means for storing the physical terminal number of the programmable logic circuit and its nickname, and the nickname of the input / output terminal described in the source program is provided as a physical terminal in the logic synthesis means. Provide terminal name replacement means to replace with numbers,
The terminal name replacement means reads the physical terminal number corresponding to the nickname from the storage means when the nickname is described in the source program when the logic synthesizer synthesizes the source program. 2. The computer system according to claim 1, wherein a programmable logic circuit is used, wherein the nickname is replaced with a physical terminal number.

Of the programmable logic circuit terminals, only the externally connected terminals were given nicknames, and the terminals other than the externally connected terminals with nicknames were restricted so that the user could not control them. A computer system using the programmable logic circuit according to claim 4 .

The computer system is provided with storage means for storing function macros / subroutines that define attributes and / or control methods of the terminals of programmable logic circuits connected to the internal bus of the computer system, and A function macro allocation means is provided in the above logic synthesis means,
The function macro allocating means calls the function macro / subroutine from the storage means when a function macro / subroutine name is described in the source program when the source program is logically synthesized by the logic synthesis means. 2. A computer system using a programmable logic circuit according to claim 1, wherein the / subroutine is allocated in the net list.

The computer system is provided with storage means for storing function macros / subroutines that define attributes and / or control methods of the terminals of programmable logic circuits connected to the internal bus of the computer system, and A function macro allocation unit is provided in the arrangement / wiring unit,
The function macro allocating means generates the configuration data from the function setting macro database when a function macro / subroutine name is described in the net list when the configuration / wiring means generates configuration data from the net list. 3. A computer system using a programmable logic circuit according to claim 2 , wherein a function macro / subroutine is allocated in configuration data by calling / subroutine.