JP4054829B2

JP4054829B2 - Amplifier circuit

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Publication number: JP4054829B2
Application number: JP2006077634A
Authority: JP
Inventors: 邦彦日比
Original assignee: Individual
Current assignee: Individual
Priority date: 2006-03-20
Filing date: 2006-03-20
Publication date: 2008-03-05
Anticipated expiration: 2026-03-20
Also published as: JP2007258833A

Description

本発明は、増幅回路に関する。 The present invention relates to an amplifier circuit.

従来、オーディオアンプとして、プリアンプやパワーアンプが提供されている。このようなオーディオアンプは、入力信号を増幅した増幅信号を生成し、後段のアンプ若しくはスピーカに増幅信号を出力する構成をなしている。例えば、プリアンプは、コントロールアンプとも呼ばれ、バランス、ボリューム、トーンの調整などを行うものである。また、パワーアンプは、メインアンプとも呼ばれ、低いインピーダンスのスピーカに対して電流を供給するものである。
特開平５−２２６９４６号公報 Conventionally, preamplifiers and power amplifiers have been provided as audio amplifiers. Such an audio amplifier is configured to generate an amplified signal obtained by amplifying an input signal and output the amplified signal to a subsequent amplifier or speaker. For example, the preamplifier is also called a control amplifier and performs adjustment of balance, volume, tone, and the like. The power amplifier is also called a main amplifier and supplies current to a low impedance speaker.
JP-A-5-226946

ところで、上記のようなオーディオアンプの増幅回路では、入力電流を抑えるべく、入力段のトランジスタをＭＯＳＦＥＴで構成することが考えられる。しかしながら、入力段をＭＯＳＦＥＴで構成する場合、所定の動作点で作動させるべく、ゲート電位を一定レベルまで上昇させるためのバイアス回路が必要となってしまう。ゲート電位を一定レベルまで上昇させるバイアス回路は、一般的に部品点数が多くなる傾向があり、コスト高騰を招きやすい。このようなバイアス回路は、コストの点等を考慮すると、部品点数が少なくできるだけ簡素化されていることが好ましい。 By the way, in the amplifier circuit of the audio amplifier as described above, it is conceivable that the transistor in the input stage is constituted by a MOSFET in order to suppress the input current. However, when the input stage is composed of MOSFETs, a bias circuit is required to raise the gate potential to a certain level in order to operate at a predetermined operating point. A bias circuit that raises the gate potential to a certain level generally tends to increase the number of parts, and is likely to increase the cost. In consideration of cost and the like, it is preferable that such a bias circuit be simplified as much as possible with a small number of parts.

本発明は上記のような事情に基づいて完成されたものであって、増幅回路において、大きな出力電流を確保可能としながらも、部品点数を抑えることができ、かつコスト的に有利な構成を提供することを目的とする。 The present invention has been completed on the basis of the above-described circumstances, and can provide a configuration that can reduce the number of components and can be advantageous in terms of cost while ensuring a large output current in an amplifier circuit. The purpose is to do.

上記の目的を達成するための手段として、請求項１の増幅回路は、信号入力ラインと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第１のゲート端子と、第１の電源に接続される第１のドレイン端子と、前記第１のゲート端子の電位に応じた第１のソース電流を出力する第１のソース端子とを備えた入力段のＮチャンネル接合型ＦＥＴと、
第１のベース端子と、前記第１の電源に接続される第１のコレクタ端子と、第１のエミッタ端子とを備えた出力段のＮＰＮ型バイポーラトランジスタと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第２のゲート端子と、第２の電源に接続される第２のドレイン端子と、前記第２のゲート端子の電位に応じた第２のソース電流を出力する第２のソース端子とを備えた入力段のＰチャンネル接合型ＦＥＴと、
第２のベース端子と、前記第２の電源に接続される第２のコレクタ端子と、前記第１のエミッタ端子に接続される第２のエミッタ端子とを備えた出力段のＰＮＰ型バイポーラトランジスタと、
前記第１のエミッタ端子と前記第２のエミッタ端子との接続ラインに接続される信号出力ラインとを備え、
前記Ｎチャンネル接合型ＦＥＴの第１のソース端子が順方向ダイオードを介して前記ＮＰＮ型バイポーラトランジスタの前記第１のベース端子のみに接続され、前記ＰＮＰ型バイポーラトランジスタの前記第２のベース端子が順方向ダイオードを介して前記Ｐチャンネル接合型ＦＥＴの第１のソース端子のみに接続され、前記接合型ＦＥＴのソース電流と前記バイポーラトランジスタのベース電流とが等しくなるようにされていることを特徴とする。
なお、第１のドレイン端子及び第１のコレクタ端子は、第１の電源に接続されているが、いずれの端子についても直接第１の電源に接続されていてもよく、抵抗等の素子を介して間接的に接続されていてもよい。
同様に、第２のドレイン端子及び第２のコレクタ端子は、第２の電源に接続されているが、いずれの端子についても直接第２の電源に接続されていてもよく、抵抗等の素子を介して間接的に接続されていてもよい。
また、第１のエミッタ端子と第２のエミッタ端子との接続ラインは、第１のエミッタ端子と第２のエミッタ端子とを短絡する構成であってもよく、これら端子を抵抗等の素子を介在させて接続する構成であってもよい。 As means for achieving the above object, an amplifier circuit according to claim 1 comprises a signal input line,
A first gate terminal connected to the signal input line and grounded via a resistor, a first drain terminal connected to a first power supply, and a first gate terminal corresponding to the potential of the first gate terminal An input stage N-channel junction FET having a first source terminal that outputs one source current;
A first base terminal, a first collector terminal connected to said first power supply, an NPN type bipolar transistor of the output stage and a first emitter terminal,
A second gate terminal connected to the signal input line and grounded via a resistor, a second drain terminal connected to a second power source, and a second gate terminal corresponding to the potential of the second gate terminal An input stage P-channel junction FET having a second source terminal for outputting two source currents;
A second base terminal, a second collector terminal connected to said second power supply, and a PNP bipolar transistor of the output stage and a second emitter terminal that will be connected to the first emitter terminal ,
A signal output line connected to a connection line between the first emitter terminal and the second emitter terminal;
A first source terminal of the N-channel junction FET is connected to only the first base terminal of the NPN bipolar transistor via a forward diode, and the second base terminal of the PNP bipolar transistor is forward-connected. A directional diode is connected only to the first source terminal of the P-channel junction FET so that the source current of the junction FET is equal to the base current of the bipolar transistor. .
Note that the first drain terminal and the first collector terminal are connected to the first power supply, but either terminal may be directly connected to the first power supply via an element such as a resistor. May be indirectly connected.
Similarly, the second drain terminal and the second collector terminal are connected to the second power source, but either terminal may be directly connected to the second power source. It may be connected indirectly via.
Further, the connection line between the first emitter terminal and the second emitter terminal may be configured to short-circuit the first emitter terminal and the second emitter terminal, and these terminals are interposed with an element such as a resistor. It is also possible to connect them.

請求項２の増幅回路は、信号入力ラインと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第１のゲート端子と、第１の電源に接続される第１のドレイン端子と、前記第１のゲート端子の電位に応じた第１のソース電流を出力する第１のソース端子とを備えた入力段のＮチャンネル接合型ＦＥＴと、
第１のベース端子と、前記第１の電源とは異なる第２の電源に接続される第１のエミッタ端子と、第１のコレクタ端子とを備えた出力段のＮＰＮ型バイポーラトランジスタと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第２のゲート端子と、前記第２の電源に接続される第２のドレイン端子と、前記第２のゲート端子の電位に応じた第２のソース電流を出力する第２のソース端子とを備えた入力段のＰチャンネル接合型ＦＥＴと、
第２のベース端子と、前記第１の電源に接続される第２のエミッタ端子と、前記第１のコレクタ端子に接続される第２のコレクタ端子とを備えた出力段のＰＮＰ型バイポーラトランジスタと、
前記第１のコレクタ端子と前記第２のコレクタ端子との接続ラインに接続される信号出力ラインとを備え、
前記Ｎチャンネル接合型ＦＥＴの第１のソース端子が順方向ダイオードを介して前記ＮＰＮ型バイポーラトランジスタの前記第１のベース端子のみに接続され、前記ＰＮＰ型バイポーラトランジスタの前記第１のベース端子が順方向ダイオードを介して前記Ｐチャンネル接合型ＦＥＴの第２のソース端子のみに接続され、前記接合型ＦＥＴのソース電流と前記バイポーラトランジスタのベース電流とが等しくなるようにされていることを特徴とする。
なお、第１のドレイン端子及び第２のエミッタ端子は、第１の電源に接続されているが、いずれの端子についても直接第１の電源に接続されていてもよく、抵抗等の素子を介して間接的に接続されていてもよい。
同様に、第２のドレイン端子及び第１のエミッタ端子は、第２の電源に接続されているが、いずれの端子についても直接第２の電源に接続されていてもよく、抵抗等の素子を介して間接的に接続されていてもよい。
また、第１のコレクタ端子と第２のコレクタ端子との接続ラインは、第１のコレクタ端子と第２のコレクタ端子とを短絡する構成であってもよく、これら端子を抵抗等の素子を介在させて接続する構成であってもよい。 The amplifier circuit of claim 2 includes a signal input line;
A first gate terminal connected to the signal input line and grounded via a resistor, a first drain terminal connected to a first power supply, and a first gate terminal corresponding to the potential of the first gate terminal An input stage N-channel junction FET having a first source terminal that outputs one source current;
A first base terminal, a first emitter terminal connected to a different second power supply and the first power supply, an NPN type bipolar transistor of the output stage and a first collector terminal,
A second gate terminal connected to the signal input line and grounded via a resistor, a second drain terminal connected to the second power supply, and a potential of the second gate terminal An input stage P-channel junction FET having a second source terminal for outputting a second source current;
A second base terminal and a second emitter terminal connected to said first power supply, and a PNP bipolar transistor of the output stage and a second collector terminal that will be connected to the first collector terminal ,
A signal output line connected to a connection line between the first collector terminal and the second collector terminal;
The first source terminal of the N-channel junction FET is connected to only the first base terminal of the NPN bipolar transistor via a forward diode, and the first base terminal of the PNP bipolar transistor is forwarded. A directional diode is connected only to the second source terminal of the P-channel junction FET, so that the source current of the junction FET and the base current of the bipolar transistor are equal. .
Although the first drain terminal and the second emitter terminal are connected to the first power supply, either terminal may be directly connected to the first power supply via an element such as a resistor. May be indirectly connected.
Similarly, the second drain terminal and the first emitter terminal are connected to the second power source, but either terminal may be directly connected to the second power source, and an element such as a resistor may be connected. It may be connected indirectly via.
The connection line between the first collector terminal and the second collector terminal may be configured to short-circuit the first collector terminal and the second collector terminal, and these terminals are interposed with an element such as a resistor. It is also possible to connect them.

請求項１に記載の増幅回路に以下の構成を付加してもよい。
即ち、請求項１に記載の増幅回路において、前記第１のドレイン端子と前記第１のコレクタ端子とが、前記第１の電源と接続される第１の端子に共通接続され、前記第２のドレイン端子と前記第２のコレクタ端子とが、前記第２の電源に接続される第２の端子に共通接続されている構成としてもよい。 You may add the following structures to the amplifier circuit of Claim 1 .
That is, in the amplifier circuit according to claim 1, before Symbol first drain terminal and the first collector terminal are commonly connected to a first terminal coupled to the first power supply, said second The drain terminal and the second collector terminal may be commonly connected to a second terminal connected to the second power source.

また、請求項１又は請求項２に記載の増幅回路に以下の構成を付加してもよい。即ち、前記Ｎチャンネル接合型ＦＥＴ及び前記ＮＰＮ型バイポーラトランジスタが接続されてなる第１側において、前記第１のゲート端子に接続される第１側第１端子と、前記第１のドレイン端子に接続される第１側第２端子と、前記第１のエミッタ端子に接続される第１側第３端子と、前記第１のコレクタ端子に接続される第１側第４端子と、が設けられ、
前記Ｐチャンネル接合型ＦＥＴ及び前記ＰＮＰ型バイポーラトランジスタが接続されてなる第２側において、前記第２のゲート端子に接続される第２側第１端子と、前記第２のドレイン端子に接続される第２側第２端子と、前記第２のエミッタ端子に接続される第２側第３端子と、前記第２のコレクタ端子に接続される第２側第４端子とが設けられている構成としてもよい。
なお、この場合、第１側第１端子、第１側第２端子、第１側第３端子、第１側第４端子は、それぞれ第１のゲート端子、第１のドレイン端子、第１のエミッタ端子、第１のコレクタ端子に接続されるが、これら第１側第１端子、第１側第２端子、第１側第３端子、第１側第４端子は、第１のゲート端子、第１のドレイン端子、第１のエミッタ端子、第１のコレクタ端子のそれぞれに対して直接接続（即ち短絡）されていてもよく、抵抗等の素子を介して間接的に接続されていてもよい。
同様に、第２側第１端子、第２側第２端子、第２側第３端子、第２側第４端子は、それぞれ第２のゲート端子、第２のドレイン端子、第２のエミッタ端子、第２のコレクタ端子に接続されるが、これら第２側第１端子、第２側第２端子、第２側第３端子、第２側第４端子は、第２のゲート端子、第２のドレイン端子、第２のエミッタ端子、第２のコレクタ端子のそれぞれに対して直接接続（即ち短絡）されていてもよく、抵抗等の素子を介して間接的に接続されていてもよい。 Further, the following configuration may be added to the amplifier circuit according to claim 1 or 2 . That is, in the first side before Symbol N-channel junction type FET, and the NPN bipolar transistor is formed by connecting a first side first terminal connected to said first gate terminal, said first drain terminal A first side second terminal to be connected, a first side third terminal connected to the first emitter terminal, and a first side fourth terminal connected to the first collector terminal are provided. ,
On the second side formed by connecting the P-channel junction FET and the PNP bipolar transistor, the second side first terminal connected to the second gate terminal and the second drain terminal are connected. A configuration in which a second side second terminal, a second side third terminal connected to the second emitter terminal, and a second side fourth terminal connected to the second collector terminal are provided. Also good.
In this case, the first side first terminal, the first side second terminal, the first side third terminal, and the first side fourth terminal are respectively the first gate terminal, the first drain terminal, and the first side terminal. The emitter terminal and the first collector terminal are connected to the first side first terminal, the first side second terminal, the first side third terminal, the first side fourth terminal, the first gate terminal, The first drain terminal, the first emitter terminal, and the first collector terminal may be directly connected (that is, short-circuited), or may be indirectly connected via an element such as a resistor. .
Similarly, the second side first terminal, the second side second terminal, the second side third terminal, and the second side fourth terminal are respectively a second gate terminal, a second drain terminal, and a second emitter terminal. The second collector terminal is connected to the second collector terminal. The second side first terminal, the second side second terminal, the second side third terminal, and the second side fourth terminal are connected to the second gate terminal and the second side terminal, respectively. The drain terminal, the second emitter terminal, and the second collector terminal may be directly connected (that is, short-circuited), or may be indirectly connected via an element such as a resistor.

＜請求項１の発明＞
請求項１の発明によれば、Ｎチャンネル接合型ＦＥＴ及びＮＰＮ型バイポーラトランジスタによって構成される部分と、Ｐチャンネル接合型ＦＥＴ及びＰＮＰ型バイポーラトランジスタによって構成される部分との協働により大きな振幅領域を確保することができる。また、入力段がいずれも接合型ＦＥＴによって構成されるため、バイアス回路を簡素な構成とすることができ、コスト低減を図ることができる。さらに、出力段をいずれもバイポーラトランジスタによって構成したため、大電流を制御可能としつつ、出力段をコスト的に有利な構成（大電力用のダイオードを用いる必要がない等）とすることができる。また、大型のＦＥＴを使用することなく大型のＦＥＴを用いた構成と同等の機能を実現できる。 <Invention of Claim 1 >
According to the first aspect of the present invention, a large amplitude region is obtained by the cooperation of the portion constituted by the N channel junction type FET and the NPN type bipolar transistor and the portion constituted by the P channel junction type FET and the PNP type bipolar transistor. Can be secured. In addition, since both input stages are constituted by junction FETs, the bias circuit can be simplified and the cost can be reduced. Further, since both output stages are configured by bipolar transistors, it is possible to control the output stage with a cost-effective configuration (no need to use a large power diode, etc.) while allowing a large current to be controlled. Moreover, the function equivalent to the structure using large FET can be implement | achieved, without using large FET.

＜請求項２の発明＞
請求項２の発明によれば、Ｎチャンネル接合型ＦＥＴ及びＮＰＮ型バイポーラトランジスタによって構成される部分と、Ｐチャンネル接合型ＦＥＴ及びＰＮＰ型バイポーラトランジスタによって構成される部分との協働により大きな振幅領域を確保することができる。また、入力段がいずれも接合型ＦＥＴによって構成されるため、バイアス回路を簡素な構成とすることができ、コスト低減を図ることができる。さらに、出力段をいずれもバイポーラトランジスタによって構成したため、大電流を制御可能としつつ、出力段をコスト的に有利な構成とすることができる。また、入力電圧よりも出力電圧を大きくすることができる。即ち、電圧利得を１よりも大きくすることができる。 <Invention of Claim 2 >
According to the second aspect of the present invention, a large amplitude region is obtained by the cooperation of the portion constituted by the N channel junction type FET and the NPN type bipolar transistor and the portion constituted by the P channel junction type FET and the PNP type bipolar transistor. Can be secured. In addition, since both input stages are constituted by junction FETs, the bias circuit can be simplified and the cost can be reduced. Furthermore, since both output stages are formed of bipolar transistors, it is possible to make the output stage cost-effective while allowing a large current to be controlled. Further, the output voltage can be made larger than the input voltage. That is, the voltage gain can be made larger than 1.

＜実施形態１＞
本発明の実施形態１を図面を参照して説明する。
図１は、本発明の実施形態１に係る増幅回路１を例示する回路図である。増幅回路１は、例えばオーディオアンプに用いる増幅回路として構成されるものであり、端子Ｔ１から信号が入力される信号入力ライン１１が設けられており、この信号入力ライン１１には、入力段としてのＮチャンネル接合型ＦＥＴ１２（以下、ＦＥＴ１２ともいう）とＰチャンネル接合型ＦＥＴ２２（以下ＦＥＴ２２ともいう）が接続されている。また、Ｎチャンネル接合型ＦＥＴ１２の第１のソース端子Ｓ１には、ＮＰＮ型バイポーラトランジスタ１６（以下、トランジスタ１６ともいう）の第１のベース端子Ｂ１が接続されている。Ｐチャンネル接合型ＦＥＴ２２の第２のソース端子Ｓ２には、ＰＮＰ型バイポーラトランジスタ２６（以下、トランジスタ２６ともいう）の第２のベース端子Ｂ２が接続されている。 <Embodiment 1>
Embodiment 1 of the present invention will be described with reference to the drawings.
FIG. 1 is a circuit diagram illustrating an amplifier circuit 1 according to the first embodiment of the invention. The amplifier circuit 1 is configured as an amplifier circuit used for an audio amplifier, for example, and is provided with a signal input line 11 to which a signal is input from a terminal T1, and the signal input line 11 is provided as an input stage. An N-channel junction FET 12 (hereinafter also referred to as FET 12) and a P-channel junction FET 22 (hereinafter also referred to as FET 22) are connected. A first base terminal B1 of an NPN bipolar transistor 16 (hereinafter also referred to as transistor 16) is connected to the first source terminal S1 of the N-channel junction FET 12. A second base terminal B2 of a PNP bipolar transistor 26 (hereinafter also referred to as transistor 26) is connected to the second source terminal S2 of the P-channel junction FET 22.

入力段のＮチャンネル接合型ＦＥＴ１２は、信号入力ライン１１に接続される第１のゲート端子Ｇ１と、第１の電源１８に接続される第１のドレイン端子Ｄ１と、第１のゲート端子Ｇ１の電位に応じた第１のソース電流Ｉｓ１を出力する第１のソース端子Ｓ１とを備えている。 The N-channel junction type FET 12 in the input stage includes a first gate terminal G1 connected to the signal input line 11, a first drain terminal D1 connected to the first power supply 18, and a first gate terminal G1. And a first source terminal S1 that outputs a first source current Is1 corresponding to the potential.

Ｎチャンネル接合型ＦＥＴ１２のソース端子（第１のソース端子Ｓ１）は、ダイオード（順方向ダイオード）１３、ツェナーダイオード１４、可変抵抗１５を介して出力段のＮＰＮ型バイポーラトランジスタ１６のベース端子（第１のベース端子Ｂ１）に接続されている。これらダイオード１３、ツェナーダイオード１４、可変抵抗１５は、第１の抵抗手段に相当するものであり、第１のソース端子Ｓ１と第１のベース端子Ｂ１の間に直列に接続されている。また、ＮＰＮ型バイポーラトランジスタ１６のコレクタ端子（第１のコレクタ端子Ｃ１）は、第１の電源１８に接続されており、エミッタ端子（第１のエミッタ端子Ｅ１）は、第１のソース端子Ｓ１からの第１のソース電流Ｉｓ１に応じた第１のエミッタ電流Ｉｅ１を出力する構成をなしている。 The source terminal (first source terminal S1) of the N-channel junction FET 12 is connected to the base terminal (first terminal) of the NPN bipolar transistor 16 at the output stage via the diode (forward diode) 13, the Zener diode 14, and the variable resistor 15. To the base terminal B1). The diode 13, the Zener diode 14, and the variable resistor 15 correspond to first resistance means, and are connected in series between the first source terminal S1 and the first base terminal B1. The collector terminal (first collector terminal C1) of the NPN bipolar transistor 16 is connected to the first power source 18, and the emitter terminal (first emitter terminal E1) is connected to the first source terminal S1. The first emitter current Ie1 corresponding to the first source current Is1 is output .

入力段のＰチャンネル接合型ＦＥＴ２２は、信号入力ライン１１に接続される第２のゲート端子Ｇ２と、第２の電源２８に接続される第２のドレイン端子Ｄ２と、第２のゲート端子Ｇ２の電位に応じた第２のソース電流Ｉｓ２を出力する第２のソース端子Ｓ２とを備えている。第２の電源２８は、第１の電源１８とは極性が逆であり、本実施形態では、第１の電源１８が正極性とされ、第２の電源２８が負極性とされている。 The P-channel junction type FET 22 in the input stage includes a second gate terminal G2 connected to the signal input line 11, a second drain terminal D2 connected to the second power supply 28, and a second gate terminal G2. And a second source terminal S2 that outputs a second source current Is2 corresponding to the potential. The polarity of the second power supply 28 is opposite to that of the first power supply 18. In the present embodiment, the first power supply 18 has a positive polarity and the second power supply 28 has a negative polarity.

Ｐチャンネル接合型ＦＥＴ２２のソース端子（第２のソース端子Ｓ２）は、ダイオード（順方向ダイオード）２３、ツェナーダイオード２４、可変抵抗２５を介して出力段のＰＮＰ型バイポーラトランジスタ２６のベース端子（第２のベース端子Ｂ２）と接続されている。これらダイオード２３、ツェナーダイオード２４、可変抵抗２５は、第２の抵抗手段に相当するものであり、第２のソース端子Ｓ２と第２のベース端子Ｂ２の間に直列に接続されている。さらに、ＰＮＰ型バイポーラトランジスタ２６は、第２の電源２８に接続される第２のコレクタ端子Ｃ２と、第１のエミッタ端子Ｅ１に接続されると共に第２のソース電流Ｉｓ２に応じた第２のエミッタ電流Ｉｅ２を出力する第２のエミッタ端子Ｅ２とを備えている。 The source terminal (second source terminal S2) of the P-channel junction FET 22 is connected to the base terminal (second terminal) of the PNP bipolar transistor 26 in the output stage via a diode (forward diode) 23, a Zener diode 24, and a variable resistor 25. To the base terminal B2). The diode 23, the Zener diode 24, and the variable resistor 25 correspond to second resistance means, and are connected in series between the second source terminal S2 and the second base terminal B2. Further, the PNP-type bipolar transistor 26 is connected to the second collector terminal C2 connected to the second power supply 28 and the first emitter terminal E1, and the second emitter corresponding to the second source current Is2. And a second emitter terminal E2 for outputting a current Ie2.

ＮＰＮ型バイポーラトランジスタ１６の第１のエミッタ端子Ｅ１とＰＮＰ型バイポーラトランジスタ２６の第２のエミッタ端子Ｅ２との接続ライン３５には、信号出力ライン３０が接続され、この信号出力ライン３０に信号出力端子Ｔ２が設けられている。 A signal output line 30 is connected to a connection line 35 between the first emitter terminal E1 of the NPN bipolar transistor 16 and the second emitter terminal E2 of the PNP bipolar transistor 26. The signal output line 30 is connected to the signal output terminal 30. T2 is provided.

本実施形態では、Ｎチャンネル接合型ＦＥＴ１２の第１のソース端子Ｓ１は、出力段にあるＮＰＮ型バイポーラトランジスタ１６及びＰＮＰバイポーラトランジスタ２６のうち、ＮＰＮバイポーラトランジスタ１６の第１のベース端子Ｂ１のみに接続されており、Ｐチャンネル接合型ＦＥＴ２２の第２のソース端子Ｓ２は、出力段にあるＮＰＮ型バイポーラトランジスタ１６及びＰＮＰバイポーラトランジスタ２６のうち、ＰＮＰバイポーラトランジスタ２６の第２のベース端子Ｂ２のみに接続されている。 In the present embodiment, the first source terminal S1 of the N-channel junction FET 12 is connected only to the first base terminal B1 of the NPN bipolar transistor 16 among the NPN bipolar transistor 16 and the PNP bipolar transistor 26 in the output stage. The second source terminal S2 of the P-channel junction FET 22 is connected only to the second base terminal B2 of the PNP bipolar transistor 26 out of the NPN bipolar transistor 16 and the PNP bipolar transistor 26 in the output stage. ing.

さらに、第１のドレイン端子Ｄ１と第１のコレクタ端子Ｃ１とが、第１の電源１８と接続される第１の端子４１に共通接続され、第２のドレイン端子Ｄ２と第２のコレクタ端子Ｃ２とが、第２の電源２８に接続される第２の端子５１に共通接続されている。 Further, the first drain terminal D1 and the first collector terminal C1 are commonly connected to the first terminal 41 connected to the first power supply 18, and the second drain terminal D2 and the second collector terminal C2 are connected. Are connected in common to the second terminal 51 connected to the second power supply 28.

また、第１のゲート端子Ｇ１と第２のゲート端子Ｇ２は、抵抗３３を介して接地されている。ＦＥＴ１２及びＦＥＴ２２は、共に接合型ＦＥＴであるため入力電流を無視することができ、第１のゲート端子Ｇ１と第２のゲート端子Ｇ２は無信号時には電位がゼロレベルに保たれる。 The first gate terminal G1 and the second gate terminal G2 are grounded via a resistor 33. Since both the FET 12 and the FET 22 are junction FETs, the input current can be ignored, and the potentials of the first gate terminal G1 and the second gate terminal G2 are kept at zero level when there is no signal.

ここで、Ｎチャンネル接合型ＦＥＴ１２の動作点の設定について説明する。図２に示すように、この回路では、ＦＥＴ１２のソース端子（第１のソース端子Ｓ１）の電位が、ダイオード１３の両端電圧Ｖｄ，ツェナーダイオード１４の両端電圧Ｖｚ、可変抵抗１５の両端電圧Ｖｒ、トランジスタ１６のベースエミッタ間電圧Ｖｂｅ、及び抵抗３１の両端電圧Ｖ１の分だけ接地レベルよりも電位が高くなる。 Here, the setting of the operating point of the N-channel junction FET 12 will be described. As shown in FIG. 2, in this circuit, the potential of the source terminal (first source terminal S1) of the FET 12 includes the voltage Vd across the diode 13, the voltage Vz across the Zener diode 14, the voltage Vr across the variable resistor 15, The potential becomes higher than the ground level by the base-emitter voltage Vbe of the transistor 16 and the voltage V1 across the resistor 31.

第１のソース端子Ｓ１の電位は、第１のゲート端子Ｇ１の電位（ゼロレベル）よりも、Ｖｄ＋Ｖｚ＋Ｖｂｅ＋Ｖ１の分だけ高くなり、ＦＥＴ１２のゲートソース間電圧Ｖｇｓは、−（Ｖｄ＋Ｖｚ＋Ｖｂｅ＋Ｖ１）となり、これによりＦＥＴ１２の動作点Ｐ１が定まる。図３は、Ｎチャンネル接合型ＦＥＴ１２におけるゲートソース間電圧Ｖｇｓとドレイン電流Ｉｄ１（＝ソース電流Ｉｓ１（第１のソース電流））との関係を示すものであり、上述のようにＶｇｓが定まると、特性曲線上のＰ１が動作点として定まることとなる。なお、Ｖｏｆｆはピンチオフ電圧を示している。 The potential of the first source terminal S1 is higher than the potential (zero level) of the first gate terminal G1 by Vd + Vz + Vbe + V1, and the gate-source voltage Vgs of the FET 12 becomes − (Vd + Vz + Vbe + V1). The operating point P1 is determined. FIG. 3 shows the relationship between the gate-source voltage Vgs and the drain current Id1 (= source current Is1 (first source current)) in the N-channel junction FET 12, and when Vgs is determined as described above, P1 on the characteristic curve is determined as the operating point. Voff indicates a pinch-off voltage.

トランジスタ１６のエミッタ電流Ｉｅ１は、トランジスタ１６のベース電流Ｉｂ１とコレクタ電流Ｉｃ１の和であるため、Ｉｂ１＋Ｉｃ１＝Ｉｂ１＋Ｉｂ１×ｈ_ＦＥ＝Ｉｂ１×（１＋ｈ_ＦＥ）となる。なお、Ｉｂ１＝Ｉｄ１＝Ｉｓ１であるので、エミッタ電流Ｉｅ１は、Ｉｅ１＝Ｉｄ１×（１＋ｈ_ＦＥ）となる。 Since the emitter current Ie1 of the transistor 16 is the sum of the base current Ib1 and the collector current Ic1 of the transistor 16, Ib1 + Ic1 = Ib1 + Ib1 × h _FE = Ib1 × (1 + h _FE ). Since Ib1 = Id1 = Is1, the emitter current Ie1 is Ie1 = Id1 × (1 + h _FE ).

ＦＥＴ１２のゲート端子（第１のゲート端子Ｇ１）に信号が入力されると、図３のようにＶｇｓが変化する。それに伴ってＩｄ１が変化する。
ここで、伝送コンダクタンスｇ_ｍが以下のように定義される。

When a signal is input to the gate terminal (first gate terminal G1) of the FET 12, Vgs changes as shown in FIG. Along with this, Id1 changes.
Here, the transmission conductance g _m is defined as follows.

トランジスタ１６は、変化した第１のドレイン電流Ｉｄ１（第１のドレイン電流）に従って、コレクタ電流Ｉｃ１も変化する。具体的には以下の数式のようになる。

In the transistor 16, the collector current Ic1 also changes in accordance with the changed first drain current Id1 (first drain current). Specifically, the following formula is obtained.

また、エミッタ電流Ｉｅ１は以下のようになる。

The emitter current Ie1 is as follows.

上記説明では、Ｎチャンネル接合型ＦＥＴ１２での動作点の設定について示したが、Ｐチャンネル接合型ＦＥＴ２２も同様に動作点が定まる。即ち、第２のソース端子Ｓ２の電位は、ゲート端子Ｇ２の電位（ゼロレベル）よりも、ダイオード２３の両端電圧，ツェナーダイオード２４の両端電圧、可変抵抗２５の両端電圧、トランジスタ２６のベースエミッタ間電圧、及び抵抗３１の両端電圧の分だけ接地レベルよりも電位が低くなる。 In the above description, the setting of the operating point in the N-channel junction type FET 12 has been described. However, the operating point of the P-channel junction type FET 22 is similarly determined. That is, the potential of the second source terminal S2 is higher than the potential of the gate terminal G2 (zero level), the voltage across the diode 23, the voltage across the Zener diode 24, the voltage across the variable resistor 25, and the base-emitter between the transistors 26. The potential becomes lower than the ground level by the voltage and the voltage across the resistor 31.

なお、図示しないソース抵抗を用いることもできるが、この場合、極力小さな値のものが用いられるため、抵抗による電圧降下は極めて小さく、ソース抵抗によるバイアス電位変化は無視することができる。 Although a source resistance (not shown) can be used, in this case, a resistor having a value as small as possible is used. Therefore, a voltage drop due to the resistance is extremely small, and a bias potential change due to the source resistance can be ignored.

このように、各ＦＥＴ１２、２２の動作点が定まると、その動作点は図４のようになる。なお、図４では、縦軸を電流量としており、横軸をゲートソース間電圧としている。このとき、動作点Ｐ１、Ｐ２は入力信号が入ると、Ｐ１’、Ｐ２’に移動する。ここで、Ｉｅ１、Ｉｂ１、Ｉｄ１の関係は数４のようになる。

即ち、ｈ_ＦＥが定数ならばＩｅ１とＩｄ１は数５のような比例関係となる。

When the operating points of the

FETs

12 and 22 are thus determined, the operating points are as shown in FIG. In FIG. 4, the vertical axis represents the current amount, and the horizontal axis represents the gate-source voltage. At this time, the operating points P1 and P2 move to P1 ′ and P2 ′ when an input signal is input. Here, the relationship among Ie1, Ib1, and Id1 is as shown in Equation 4.

That _is, if _{h FE} is constant Ie1 and Id1 becomes proportional relationship shown in Equation 5.

数５に示すように、ΔＩｅ１はΔＩｄ１に正比例し、エミッタ電流Ｉｅ１は、図４の曲線Ｋ１のようになる。
同様に、ΔＩｅ２は、ΔＩｄ２に正比例し、エミッタ電流Ｉｅ２は、図４の曲線Ｋ２のようになる。 As shown in Equation 5, ΔIe1 is directly proportional to ΔId1, and the emitter current Ie1 is as shown by a curve K1 in FIG.
Similarly, ΔIe2 is directly proportional to ΔId2, and the emitter current Ie2 is as shown by a curve K2 in FIG.

そして、出力電流Ｉｏｕｔは、Ｉｅ１からＩｅ２を差し引いたものとなる。つまり、電源１８から流れ込むエミッタ電流Ｉｅ１（噴出し電流）は、接続ライン３５から電源２８に流れ込むエミッタ電流Ｉｅ２（吸い込み電流）に吸収され、残りの電流が出力電流Ｉｏｕｔとして信号出力ライン３０から抵抗３１を介してアースに流れ込むこととなる。無信号時には、第１のエミッタ電流Ｉｅ１の大きさと、第２のエミッタ電流Ｉｅ２の大きさは等しいので、抵抗３１には電圧が発生しない。第１のエミッタ電流Ｉｅ１（噴出し電流）が第２のエミッタ電流Ｉｅ２よりも大きいと、余剰電流（即ちＩｏｕｔ）が抵抗３１に流れ、余剰電流に応じた電圧が出力端子Ｔ２に発生する。一方、第１のエミッタ電流Ｉｅ１が第２のエミッタ電流Ｉｅ２より小さいと、不足電流がアースから抵抗３１を通って電源２８方向へ流れ、噴出し電流のほうが大きい場合とは逆の極性の電圧が出力端子Ｔ２に発生する。 The output current Iout is obtained by subtracting Ie2 from Ie1. That is, the emitter current Ie1 (ejection current) flowing from the power supply 18 is absorbed by the emitter current Ie2 (suction current) flowing from the connection line 35 to the power supply 28, and the remaining current is output from the signal output line 30 to the resistor 31 as the output current Iout. Will flow into the ground via When there is no signal, the first emitter current Ie1 and the second emitter current Ie2 are equal in magnitude, so that no voltage is generated in the resistor 31. When the first emitter current Ie1 (ejection current) is larger than the second emitter current Ie2, a surplus current (ie, Iout) flows through the resistor 31, and a voltage corresponding to the surplus current is generated at the output terminal T2. On the other hand, when the first emitter current Ie1 is smaller than the second emitter current Ie2, the shortage current flows from the ground through the resistor 31 toward the power supply 28, and the voltage having the opposite polarity to the case where the ejection current is larger is obtained. Occurs at the output terminal T2.

図５は、Ｎチャンネル接合型ＦＥＴ１２及びＰチャンネル接合型ＦＥＴ２２のそれぞれの動作点と電流との関係を二次関数を用いて説明する説明図である。Ｎチャンネル接合型ＦＥＴ１２、Ｐチャンネル接合型ＦＥＴ２２のＶｇｓ−Ｉｄ特性は二乗特性であるので、Ｖｇｓをｘ座標、Ｉｄをｙ座標とすると、Ｎチャンネル接合型ＦＥＴ１２については、ｙ＝ａｘ^２として表すことができ、Ｐチャンネル接合型ＦＥＴ２２については、ｙ＝−ａ（ｘ−ｂ）^２として表すことができる。 FIG. 5 is an explanatory diagram for explaining the relationship between the operating point and current of each of the N-channel junction FET 12 and the P-channel junction FET 22 using a quadratic function. Since the Vgs-Id characteristics of the N-channel junction type FET 12 and the P-channel junction type FET 22 are square characteristics, when Vgs is an x coordinate and Id is a y coordinate, the N channel junction FET 12 is expressed as y = ax ^2. The P channel junction FET 22 can be expressed as y = −a (x−b) ² .

出力電流Ｉｏｕｔは、両トランジスタ１６，２６の増幅率がｈ_ＦＥで表せる場合、
Ｉｏｕｔ＝Ｉｅ１−Ｉｅ２＝Ｉｄ１（１＋ｈ_ＦＥ）−Ｉｄ２（１＋ｈ_ＦＥ）＝（Ｉｄ１−Ｉｄ２）（１＋ｈ_ＦＥ）となる。つまり、Ｉｄ１−Ｉｄ２＝Ｉｏｕｔ／（１＋ｈ_ＦＥ）となる。 Output current Iout, when the amplification factor of the transistors 16 and 26 can be expressed by _{h FE,}
Iout = Ie1−Ie2 = Id1 (1 + h _FE ) −Id2 (1 + h _FE ) = (Id1−Id2) (1 + h _FE ) That is, Id1-Id2 = Iout / (1 + h _FE ).

一方、図５の式からＩｄ１−Ｉｄ２＝ｙ＝ａｘ^２−ａ（ｘ−ｂ）^２＝２ａｂｘ−ａｂ^２として表すことができる。 On the other hand, it can be from the equation 5 represents a ^{Id1-Id2 = y = ax 2} -a (x-b) 2 = 2abx-ab 2.

ここで、Ｐ１がＰ１’へ、Ｐ２がＰ２’へα分だけ移動すると、
Ｉｏｕｔ／（１＋ｈ_ＦＥ）＝２ａｂ（ｂ／２＋α）−ａｂ^２＝２ａｂαとなる。 Here, when P1 moves to P1 ′ and P2 moves to P2 ′ by α,
Iout / (1 + h _FE ) = 2ab (b / 2 + α) −ab ² = 2abα.

一方、Ｉｄ１、Ｉｄ２は、数６のような関係を有する。

On the other hand, Id1 and Id2 have a relationship as shown in Equation 6.

つまり、数７のように表すことができる。

That is, it can be expressed as Equation 7.

また、Ｉｄ１＞０、Ｉｄ２＞０、Ｉｏｕｔ＞０なら、数８のようになる。

If Id1> 0, Id2> 0, and Iout> 0, Equation 8 is obtained.

なお、線Ｌ１の傾きは、（１／α）・（Ｉｏｕｔ／（１＋ｈ_ＦＥ））で表すことができ、この値は図５に示すように２ａｂと一定になる。即ち、線Ｌ１は、傾きが一定の直線となる。 The slope of the line L1 can be expressed by (1 / α) · (Iout / (1 + h _FE )), and this value is constant at 2ab as shown in FIG. That is, the line L1 is a straight line with a constant inclination.

以上のように、本実施形態の構成によれば、Ｎチャンネル接合型ＦＥＴ１２及びＮＰＮ型バイポーラトランジスタ１６からなる第１側と、Ｐチャンネル接合型ＦＥＴ及びＰＮＰ型バイポーラトランジスタからなる第２側の協働により大きな振幅領域を確保することができる。また、入力段がいずれも接合型ＦＥＴによって構成されるため、バイアス回路を簡素な構成とすることができ、コスト低減を図ることができる。さらに、出力段をいずれもバイポーラトランジスタによって構成したため、大電流を制御可能としつつ、出力段をコスト的に有利な構成とすることができる。 As described above, according to the configuration of this embodiment, the first side composed of the N-channel junction FET 12 and the NPN bipolar transistor 16 and the second side composed of the P-channel junction FET and the PNP bipolar transistor cooperate. A larger amplitude region can be secured. In addition, since both input stages are constituted by junction FETs, the bias circuit can be simplified and the cost can be reduced. Furthermore, since both output stages are formed of bipolar transistors, it is possible to make the output stage cost-effective while allowing a large current to be controlled.

また、Ｎチャンネル接合型ＦＥＴ１２の第１のソース端子Ｓ１は、出力段にあるＮＰＮ型バイポーラトランジスタ１６及びＰＮＰバイポーラトランジスタ２６のうち、ＮＰＮバイポーラトランジスタ１６の第１のベース端子Ｂ１のみに接続されており、Ｐチャンネル接合型ＦＥＴ２２の第２のソース端子Ｓ２は、出力段にあるＮＰＮ型バイポーラトランジスタ１６及びＰＮＰバイポーラトランジスタ２６のうち、ＰＮＰバイポーラトランジスタ２６の第２のベース端子Ｂ２のみに接続されている。従って、複雑な回路構成を採ることなく、各接合型ＦＥＴ及び各バイポーラトランジスタのバイアスを簡易な構成で安定的に確保できる。特に、接合型ＦＥＴとバイポーラトランジスタの間の抵抗手段によって自由度高くバイアスを設定できる。例えば、ダイオードや抵抗などの種類や個数を調整することにより容易に任意のバイアスに設定できる。また、大出力タイプの接合型ＦＥＴと同等の機能を有する回路ユニットを構成できる。 The first source terminal S1 of the N-channel junction FET 12 is connected only to the first base terminal B1 of the NPN bipolar transistor 16 out of the NPN bipolar transistor 16 and the PNP bipolar transistor 26 in the output stage. The second source terminal S2 of the P-channel junction FET 22 is connected to only the second base terminal B2 of the PNP bipolar transistor 26 among the NPN bipolar transistor 16 and the PNP bipolar transistor 26 in the output stage. Therefore, the bias of each junction type FET and each bipolar transistor can be stably secured with a simple configuration without adopting a complicated circuit configuration. In particular, the bias can be set with a high degree of freedom by the resistance means between the junction FET and the bipolar transistor. For example, an arbitrary bias can be easily set by adjusting the type and number of diodes and resistors. In addition, a circuit unit having a function equivalent to that of a large output type junction FET can be configured.

さらに、Ｎチャンネル接合型ＦＥＴ１２の第１のドレイン端子Ｄ１と、ＮＰＮバイポーラトランジスタ１６の第１のコレクタ端子Ｃ１とが第１の電源１８と接続される第１の端子４１に共通接続されているため、第１の端子４１、Ｎチャンネル接合型ＦＥＴ１２のゲート端子Ｇ１と対応する端子４３、ＮＰＮバイポーラトランジスタ１６の第１のエミッタ端子Ｅ１と対応する端子４２の３端子のみによって増幅が可能となる。同様に、Ｐチャンネル接合型ＦＥＴ２２の第２のドレイン端子Ｄ２と、ＰＮＰバイポーラトランジスタ２６の第２のコレクタ端子Ｃ２とが第２の電源２８と接続される第２の端子５１に共通接続されているため、第２の端子５１、Ｐチャンネル接合型ＦＥＴ２２の第２のゲート端子Ｇ２と対応する端子５３、ＰＮＰバイポーラトランジスタ２６の第２のエミッタ端子Ｅ２と対応する端子５２の３端子のみによって増幅が可能となる。よって、他種のトランジスタに置換しやすい構成となり、汎用性の高い構成となる。 Furthermore, the first drain terminal D1 of the N-channel junction FET 12 and the first collector terminal C1 of the NPN bipolar transistor 16 are commonly connected to the first terminal 41 connected to the first power supply 18. Amplification is possible only by the three terminals of the first terminal 41, the terminal 43 corresponding to the gate terminal G1 of the N-channel junction FET 12, and the terminal 42 corresponding to the first emitter terminal E1 of the NPN bipolar transistor 16. Similarly, the second drain terminal D2 of the P-channel junction FET 22 and the second collector terminal C2 of the PNP bipolar transistor 26 are commonly connected to a second terminal 51 connected to the second power supply 28. Therefore, amplification is possible only with the three terminals of the second terminal 51, the terminal 53 corresponding to the second gate terminal G2 of the P-channel junction FET 22, and the terminal 52 corresponding to the second emitter terminal E2 of the PNP bipolar transistor 26. It becomes. Therefore, the structure can be easily replaced with another type of transistor, and the structure is highly versatile.

また、第１ゲート端子Ｇ１及び第２のゲート端子Ｇ２が共に抵抗３３を介して接地されているため、信号入力ライン１１を容易に０Ｖに設定できる。この構成によれば、信号入力ライン１１にカップリングコンデンサを設けない利用方法も採りやすくなり、ＤＣアンプ或いは低周波数信号増幅用のアンプに用いやすい構成となる。 In addition, since both the first gate terminal G1 and the second gate terminal G2 are grounded via the resistor 33, the signal input line 11 can be easily set to 0V. According to this configuration, it is easy to adopt a usage method in which a coupling capacitor is not provided in the signal input line 11, and the configuration is easy to use for a DC amplifier or an amplifier for low frequency signal amplification.

また、本実施形態では、ドレイン抵抗又はコレクタ抵抗による電圧変化を用いた増幅作用ではなく、ドレイン電流をバイポーラトランジスタによって増幅しているため、電源電圧をそれほど大きくしなくて済む。よって、小型化、省スペース化等に有利な構成となっている。 In this embodiment, since the drain current is amplified by the bipolar transistor rather than the amplification action using the voltage change due to the drain resistance or the collector resistance, the power supply voltage does not need to be increased so much. Therefore, the configuration is advantageous for downsizing and space saving.

なお、図１の例では、３端子構成を例示したが、４端子構成とすることもできる。
この場合、図１において、第１の端子４１、第２の端子５１を省略し、図１にて概念的に示す端子４４、端子４５、端子５４、端子５５を設けることで実現できる。この構成では、Ｎチャンネル接合型ＦＥＴ１２及びＮＰＮ型バイポーラトランジスタ１６が接続されてなる第１側において、第１のゲート端子Ｇ１に接続される端子４３（第１側第１端子）と、第１のドレイン端子Ｄ１に接続される端子４４（第１側第２端子）と、第１のエミッタ端子Ｅ１に接続される端子４２（第１側第３端子）と、第１のコレクタ端子Ｃ１に接続される端子４５（第１側第４端子）とが設けられる構成となる。また、Ｐチャンネル接合型ＦＥＴ２２及びＰＮＰ型バイポーラトランジスタ２６が接続されてなる第２側において、第２のゲート端子Ｇ２に接続される端子５３（第２側第１端子）と、第２のドレイン端子Ｄ２に接続される端子５４（第２側第２端子）と、第２のエミッタ端子Ｅ１に接続される端子５２（第２側第３端子）と、第２のコレクタ端子Ｃ２に接続される端子５５（第２側第４端子）とが設けられる構成となる。 In the example of FIG. 1, a three-terminal configuration is illustrated, but a four-terminal configuration may be used.
In this case, in FIG. 1, the first terminal 41 and the second terminal 51 are omitted, and the terminals 44, 45, 54, and 55 conceptually shown in FIG. In this configuration, on the first side to which the N-channel junction FET 12 and the NPN-type bipolar transistor 16 are connected, the terminal 43 (first side first terminal) connected to the first gate terminal G1 and the first side A terminal 44 (first side second terminal) connected to the drain terminal D1, a terminal 42 (first side third terminal) connected to the first emitter terminal E1, and a first collector terminal C1. Terminal 45 (first side fourth terminal) is provided. On the second side where the P-channel junction FET 22 and the PNP bipolar transistor 26 are connected, a terminal 53 (second side first terminal) connected to the second gate terminal G2, and a second drain terminal A terminal 54 (second side second terminal) connected to D2, a terminal 52 (second side third terminal) connected to the second emitter terminal E1, and a terminal connected to the second collector terminal C2 55 (second side fourth terminal).

また、図１の例では、第１のエミッタ端子Ｅ１と第２のエミッタ端子Ｅ２を直接接続した構成を例示したが、抵抗を介して接続してもよい。例えば、第１のエミッタ端子Ｅ１に第１のエミッタ抵抗を接続し、第２のエミッタ端子Ｅ２に第２のエミッタ抵抗を接続し、これら第１のエミッタ抵抗及び第２のエミッタ抵抗を互いに接続する構成であってもよい。このようにすると安定化を好適に図ることができる。 In the example of FIG. 1, the configuration in which the first emitter terminal E1 and the second emitter terminal E2 are directly connected is illustrated, but the connection may be made via a resistor. For example, a first emitter resistor is connected to the first emitter terminal E1, a second emitter resistor is connected to the second emitter terminal E2, and the first emitter resistor and the second emitter resistor are connected to each other. It may be a configuration. In this way, stabilization can be suitably achieved.

＜実施形態２＞
本発明の実施形態２を図面を参照して説明する。
図６は、実施形態２に係るオーディオアンプ用増幅回路１００の回路図である。
本実施形態では、実施形態１のＮＰＮバイポーラトランジスタ１６とＰＮＰバイポーラトランジスタとを入れ替え、コレクタ共通タイプとした点が実施形態１と異なっている。本実施形態でも、端子Ｔ１から信号が入力される信号入力ライン１１が設けられており、この信号入力ライン１１には、入力段としてのＮチャンネル接合型ＦＥＴ１２（以下、ＦＥＴ１２ともいう）とＰチャンネル接合型ＦＥＴ２２（以下ＦＥＴ２２ともいう）が接続されている。また、Ｎチャンネル接合型ＦＥＴ１２の第１のソース端子Ｓ１には、ＮＰＮ型バイポーラトランジスタ１６（以下、トランジスタ１６ともいう）の第１のベース端子Ｂ１が接続されている。Ｐチャンネル接合型ＦＥＴ２２の第２のソース端子Ｓ２には、ＰＮＰ型バイポーラトランジスタ２６（以下、トランジスタ２６ともいう）の第２のベース端子Ｂ２が接続されている。 <Embodiment 2>
A second embodiment of the present invention will be described with reference to the drawings.
FIG. 6 is a circuit diagram of the audio amplifier amplifier circuit 100 according to the second embodiment.
The present embodiment is different from the first embodiment in that the NPN bipolar transistor 16 and the PNP bipolar transistor of the first embodiment are interchanged to form a common collector type. Also in this embodiment, a signal input line 11 to which a signal is input from the terminal T1 is provided. The signal input line 11 includes an N-channel junction FET 12 (hereinafter also referred to as FET 12) as an input stage and a P-channel. A junction FET 22 (hereinafter also referred to as FET 22) is connected. A first base terminal B1 of an NPN bipolar transistor 16 (hereinafter also referred to as transistor 16) is connected to the first source terminal S1 of the N-channel junction FET 12. A second base terminal B2 of a PNP bipolar transistor 26 (hereinafter also referred to as transistor 26) is connected to the second source terminal S2 of the P-channel junction FET 22.

入力段のＮチャンネル接合型ＦＥＴ１２は、信号入力ライン１１に接続される第１のゲート端子Ｇ１と、第１の電源１８に接続される第１のドレイン端子Ｄ１と、第１のゲート端子Ｇ１の電位に応じた第１のソース電流を出力する第１のソース端子Ｓ１とを備えている。 The N-channel junction type FET 12 in the input stage includes a first gate terminal G1 connected to the signal input line 11, a first drain terminal D1 connected to the first power supply 18, and a first gate terminal G1. And a first source terminal S1 that outputs a first source current corresponding to the potential.

Ｎチャンネル接合型ＦＥＴの第１のソース端子Ｓ１は、ダイオード（順方向ダイオード）１３、ツェナーダイオード１４、可変抵抗１５を介して出力段のＮＰＮ型バイポーラトランジスタ１６のベース端子（第１のベース端子Ｂ１）に接続されている。これらダイオード１３、ツェナーダイオード１４、可変抵抗１５は、第１の抵抗手段に相当するものであり、第１のソース端子Ｓ１と第１のベース端子Ｂ１の間に直列に接続されている。さらにＮＰＮ型バイポーラトランジスタ１６は、第１の電源１８とは異なる第２の電源２８に接続される第１のエミッタ端子Ｅ１と、第１のソース電流に応じた第１のコレクタ電流を出力する第１のコレクタ端子Ｃ１とが設けられている。
なお、ここでは、抵抗手段（第１の抵抗手段）として、順方向ダイオード（ダイオード１３）、ツェナーダイオード１４、抵抗（可変抵抗１５）を設けた例を示したが、これらのいずれか１種又は２種によって構成してもよい。即ち、全体的に抵抗として作用する構成であれば組合せは自由である。また、各素子を１つずつ配置した構成を例示したが、いずれか１つ又は複数の素子を、複数個ずつ配置してもよい。 The first source terminal S1 of the N-channel junction FET is connected to the base terminal (first base terminal B1) of the NPN bipolar transistor 16 in the output stage via the diode (forward diode) 13, the Zener diode 14, and the variable resistor 15. )It is connected to the. The diode 13, the Zener diode 14, and the variable resistor 15 correspond to first resistance means, and are connected in series between the first source terminal S1 and the first base terminal B1. Further, the NPN bipolar transistor 16 outputs a first emitter terminal E1 connected to a second power supply 28 different from the first power supply 18 and a first collector current corresponding to the first source current. 1 collector terminal C1 is provided.
In addition, although the example which provided the forward direction diode (diode 13), the Zener diode 14, and resistance (variable resistance 15) was shown here as a resistance means (1st resistance means), any one of these or You may comprise by 2 types. In other words, the combination is free as long as the structure acts as a resistance as a whole. Moreover, although the configuration in which each element is arranged one by one is illustrated, any one or a plurality of elements may be arranged one by one.

入力段のＰチャンネル接合型ＦＥＴ２２は、信号入力ライン１１に接続される第２のゲート端子Ｇ２と、第２の電源２８に接続される第２のドレイン端子Ｄ２と、第２のゲート端子Ｇ２の電位に応じた第２のソース電流を出力する第２のソース端子Ｓ２とを備えている。 The P-channel junction type FET 22 in the input stage includes a second gate terminal G2 connected to the signal input line 11, a second drain terminal D2 connected to the second power supply 28, and a second gate terminal G2. And a second source terminal S2 for outputting a second source current corresponding to the potential.

Ｐチャンネル接合型ＦＥＴ２２の第２のソース端子Ｓ２は、ダイオード（順方向ダイオード）２３、ツェナーダイオード２４、可変抵抗２５を介して出力段のＮＰＮ型バイポーラトランジスタ２６のベース端子（第２のベース端子Ｂ２）に接続されている。これらダイオード２３、ツェナーダイオード２４、可変抵抗２５は、第２の抵抗手段に相当するものであり、第２のソース端子Ｓ２と第２のベース端子Ｂ２の間に直列に接続されている。更にＰＮＰ型バイポーラトランジスタ２６は、第１の電源１８に接続される第２のエミッタ端子Ｅ２と、第１のコレクタ端子Ｃ１に接続されると共に第２のソース電流に応じた第２のコレクタ電流を出力する第２のコレクタ端子Ｃ２とを備えている。この第２のコレクタ端子Ｃ２と第１のコレクタ端子Ｃ１との接続ライン４５には、信号出力ライン４０が接続されており、この信号接続ライン４０には、出力端子Ｔ２が設けられている。
なお、ここでも、抵抗手段（第２の抵抗手段）として、順方向ダイオード（ダイオード２３）、ツェナーダイオード２４、抵抗（可変抵抗２５）を設けた例を示したが、これらのいずれか１種又は２種によって構成してもよい。即ち、全体的に抵抗として作用する構成であれば組合せは自由である。また、各素子を１つずつ配置した構成を例示したが、いずれか１つ又は複数の素子を、複数個ずつ配置してもよい。 The second source terminal S2 of the P-channel junction FET 22 is connected to the base terminal (second base terminal B2) of the NPN bipolar transistor 26 in the output stage via a diode (forward diode) 23, a Zener diode 24, and a variable resistor 25. )It is connected to the. The diode 23, the Zener diode 24, and the variable resistor 25 correspond to second resistance means, and are connected in series between the second source terminal S2 and the second base terminal B2. Further, the PNP-type bipolar transistor 26 is connected to the second emitter terminal E2 connected to the first power supply 18 and the first collector terminal C1, and receives a second collector current corresponding to the second source current. And a second collector terminal C2 for outputting. A signal output line 40 is connected to a connection line 45 between the second collector terminal C2 and the first collector terminal C1, and an output terminal T2 is provided in the signal connection line 40.
Here, an example in which a forward diode (diode 23), a Zener diode 24, and a resistor (variable resistor 25) are provided as the resistor means (second resistor means) is shown. You may comprise by 2 types. In other words, the combination is free as long as the structure acts as a resistance as a whole. Moreover, although the configuration in which each element is arranged one by one is illustrated, any one or a plurality of elements may be arranged one by one.

また、本実施形態では、Ｎチャンネル接合型ＦＥＴ１２及びＮＰＮ型バイポーラトランジスタ１６によって構成される電流吐き出し側動作部と、Ｐチャンネル接合型ＦＥＴ及びＰＮＰ型バイポーラトランジスタによって構成される電流吸い込み側動作部の協働により大きな振幅領域を確保することができる。また、入力段がいずれも接合型ＦＥＴによって構成されるため、バイアス回路を簡素な構成とすることができ、コスト低減を図ることができる。さらに、出力段をいずれもバイポーラトランジスタによって構成したため、大電流を制御可能としつつ、出力段をコスト的に有利な構成とすることができる。その上、出力段のＮＰＮ型バイポーラトランジスタの第１のコレクタ端子と、ＰＮＰ型バイポーラトランジスタの第２のコレクタ端子とを接続し、その接続ラインから信号を出力しているため、電圧利得を１よりも大きくすることができる。 In this embodiment, the current discharge side operation unit configured by the N-channel junction FET 12 and the NPN bipolar transistor 16 and the current suction side operation unit configured by the P-channel junction FET and the PNP bipolar transistor are combined. A large amplitude region can be secured by operation. In addition, since both input stages are constituted by junction FETs, the bias circuit can be simplified and the cost can be reduced. Furthermore, since both output stages are formed of bipolar transistors, it is possible to make the output stage cost-effective while allowing a large current to be controlled. In addition, since the first collector terminal of the NPN bipolar transistor in the output stage and the second collector terminal of the PNP bipolar transistor are connected and a signal is output from the connection line, the voltage gain is 1 Can also be increased.

また、Ｎチャンネル接合型ＦＥＴ１２の第１のソース端子Ｓ１は、出力段にあるＮＰＮ型バイポーラトランジスタ１６及びＰＮＰバイポーラトランジスタ２６のうち、ＮＰＮバイポーラトランジスタ１６の第１のベース端子Ｂ１のみに接続されており、Ｐチャンネル接合型ＦＥＴ２２の第２のソース端子Ｓ２は、出力段にあるＮＰＮ型バイポーラトランジスタ１６及びＰＮＰバイポーラトランジスタ２６のうち、ＰＮＰバイポーラトランジスタ２６の第２のベース端子Ｂ２のみに接続されている。従って、複雑な回路構成を採ることなく、各接合型ＦＥＴ及び各バイポーラトランジスタのバイアスを簡易な構成で安定的に確保できる。さらに、実施形態１では、３端子構成の回路ユニットを構成でき、大型の接合型ＦＥＴと同等の機能を有するが、本実施形態の回路では、４端子構成の回路のみによって実現できる。 The first source terminal S1 of the N-channel junction FET 12 is connected only to the first base terminal B1 of the NPN bipolar transistor 16 out of the NPN bipolar transistor 16 and the PNP bipolar transistor 26 in the output stage. The second source terminal S2 of the P-channel junction FET 22 is connected to only the second base terminal B2 of the PNP bipolar transistor 26 among the NPN bipolar transistor 16 and the PNP bipolar transistor 26 in the output stage. Therefore, the bias of each junction type FET and each bipolar transistor can be stably secured with a simple configuration without adopting a complicated circuit configuration. Furthermore, in the first embodiment, a circuit unit having a three-terminal configuration can be configured and has a function equivalent to that of a large junction FET. However, the circuit of the present embodiment can be realized only by a circuit having a four-terminal configuration.

なお、図６の例では、第１のエミッタ端子Ｅ１を直接第２の電源２８に接続する構成を例示したが、抵抗を介して接続してもよい。即ち、第１のエミッタ端子Ｅ１に第１のエミッタ抵抗を接続し、これを第２の電源２８に接続してもよい。同様に、第２のエミッタ端子Ｅ２に第２のエミッタ抵抗を接続し、これを第１の電源１８に接続してもよい。このようにすると安定化を好適に図ることができる。 In the example of FIG. 6, the configuration in which the first emitter terminal E1 is directly connected to the second power supply 28 is illustrated, but the first emitter terminal E1 may be connected via a resistor. That is, the first emitter resistor E1 may be connected to the first emitter terminal E1, and this may be connected to the second power supply 28. Similarly, a second emitter resistor may be connected to the second emitter terminal E 2 and connected to the first power supply 18. In this way, stabilization can be suitably achieved.

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記いずれの実施形態においても、入力においてカップリングコンデンサーを設けないようにすることができる。即ち、直流増幅回路（ＤＣアンプ）として構成することができる。 <Other embodiments>
The present invention is not limited to the embodiments described with reference to the above description and drawings. For example, the following embodiments are also included in the technical scope of the present invention.
(1) In any of the above embodiments, it is possible to avoid providing a coupling capacitor at the input. That is, it can be configured as a direct current amplifier circuit (DC amplifier).

本発明の実施形態１に係る増幅回路を例示する回路図1 is a circuit diagram illustrating an amplifier circuit according to a first embodiment of the invention; Ｎチャンネル接合型ＦＥＴ１２のバイアス設定について説明する説明図Explanatory drawing explaining the bias setting of N channel junction type FET12 Ｎチャンネル接合型ＦＥＴ１２の動作点について説明する説明図Explanatory drawing explaining the operating point of N channel junction type FET12 Ｎチャンネル接合型ＦＥＴ１２及びＰチャンネル接合型ＦＥＴ２２のそれぞれの動作点と、電流との関係を説明する説明図Explanatory drawing explaining the relationship between each operating point of N channel junction type FET12 and P channel junction type FET22, and an electric current. Ｎチャンネル接合型ＦＥＴ１２及びＰチャンネル接合型ＦＥＴ２２のそれぞれの動作点と電流との関係を二次関数を用いて説明する説明図Explanatory drawing explaining the relationship between each operation point of N channel junction type FET12 and P channel junction type FET22, and a current using a quadratic function. 実施形態２に係る増幅回路を例示する回路図A circuit diagram illustrating an amplifier circuit according to a second embodiment

Explanation of symbols

１１…信号入力ライン
１２…Ｎチャンネル接合型ＦＥＴ
１３…ダイオード（順方向ダイオード）
１４…ツェナーダイオード
１５…可変抵抗
１６…ＮＰＮ型バイポーラトランジスタ
１８…第１の電源
２２…Ｐチャンネル接合型ＦＥＴ
２６…ＰＮＰ型バイポーラトランジスタ
２８…第２の電源
３０…信号出力ライン
３３…抵抗
３５…接続ライン
４１…第１の端子
５１…第２の端子
Ｂ１…第１のベース端子
Ｃ１…第１のコレクタ端子
Ｅ１…第１のエミッタ端子
Ｇ１…第１のゲート端子
Ｄ１…第１のドレイン端子
Ｓ１…第１のソース端子
Ｂ２…第２のベース端子
Ｃ２…第２のコレクタ端子
Ｅ２…第２のエミッタ端子
Ｇ２…第２のゲート端子
Ｄ２…第２のドレイン端子
Ｓ２…第２のソース端子 11 ... Signal input line 12 ... N-channel junction FET
13 ... Diode ( forward diode)
DESCRIPTION OF SYMBOLS 14 ... Zener diode 15 ... Variable resistance 16 ... NPN-type bipolar transistor 18 ... 1st power supply 22 ... P channel junction type FET
DESCRIPTION OF SYMBOLS 26 ... PNP type bipolar transistor 28 ... 2nd power supply 30 ... Signal output line 33 ... Resistor 35 ... Connection line 41 ... 1st terminal 51 ... 2nd terminal B1 ... 1st base terminal C1 ... 1st collector terminal E1 ... first emitter terminal G1 ... first gate terminal D1 ... first drain terminal S1 ... first source terminal B2 ... second base terminal C2 ... second collector terminal E2 ... second emitter terminal G2 2nd gate terminal D2 2nd drain terminal S2 2nd source terminal

Claims

A signal input line;
A first gate terminal connected to the signal input line and grounded via a resistor, a first drain terminal connected to a first power supply, and a first gate terminal corresponding to the potential of the first gate terminal An input stage N-channel junction FET having a first source terminal that outputs one source current;
A first base terminal, a first collector terminal connected to said first power supply, an NPN type bipolar transistor of the output stage and a first emitter terminal,
A second gate terminal connected to the signal input line and grounded via a resistor, a second drain terminal connected to a second power source, and a second gate terminal corresponding to the potential of the second gate terminal An input stage P-channel junction FET having a second source terminal for outputting two source currents;
A second base terminal, a second collector terminal connected to said second power supply, and a PNP bipolar transistor of the output stage and a second emitter terminal that will be connected to the first emitter terminal ,
A signal output line connected to a connection line between the first emitter terminal and the second emitter terminal;
A first source terminal of the N-channel junction FET is connected to only the first base terminal of the NPN bipolar transistor via a forward diode, and the second base terminal of the PNP bipolar transistor is forward-connected. An amplifying circuit which is connected to only the first source terminal of the P-channel junction type FET via a directional diode so that the source current of the junction type FET and the base current of the bipolar transistor are equal .

A signal input line;
A first gate terminal connected to the signal input line and grounded via a resistor, a first drain terminal connected to a first power supply, and a first gate terminal corresponding to the potential of the first gate terminal An input stage N-channel junction FET having a first source terminal that outputs one source current;
A first base terminal, a first emitter terminal connected to a different second power supply and the first power supply, an NPN type bipolar transistor of the output stage and a first collector terminal,
A second gate terminal connected to the signal input line and grounded via a resistor, a second drain terminal connected to the second power supply, and a potential of the second gate terminal An input stage P-channel junction FET having a second source terminal for outputting a second source current;
A second base terminal and a second emitter terminal connected to said first power supply, and a PNP bipolar transistor of the output stage and a second collector terminal that will be connected to the first collector terminal ,
A signal output line connected to a connection line between the first collector terminal and the second collector terminal;
The first source terminal of the N-channel junction FET is connected to only the first base terminal of the NPN bipolar transistor via a forward diode, and the first base terminal of the PNP bipolar transistor is forwarded. An amplifying circuit which is connected to only the second source terminal of the P-channel junction FET via a direction diode so that the source current of the junction FET is equal to the base current of the bipolar transistor .