JP4079092B2

JP4079092B2 - Semiconductor substrate

Info

Publication number: JP4079092B2
Application number: JP2004017586A
Authority: JP
Inventors: 晴光藤田
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2004-01-26
Filing date: 2004-01-26
Publication date: 2008-04-23
Anticipated expiration: 2024-01-26
Also published as: JP2005210029A; CN101131969B; TW200531199A; CN101131969A; TWI300604B; CN2826695Y

Description

本発明は、半導体基板に係わり、特にスクライブエリアに設けられるテスト用の半導体素子の保護に関するものである。 The present invention relates to a semiconductor substrate, and more particularly to protection of a test semiconductor element provided in a scribe area.

半導体装置は、通常一枚の半導体基板表面に複数の集積回路（ＩＣ）が同時に形成され、集積回路形成の最終工程でダイシングソーを使用してスクライブラインに沿ってチップに分離されることにより得られる。
一方、半導体基板の表面には集積回路形成プロセス中に形成された膜の欠陥やその他様々な結晶欠陥が分布しており、これらの欠陥が半導体基板表面に形成される集積回路の不良を生じさせているが、不良となった集積回路は半導体基板をチップに分割する前に検出し取り除くことが望ましい。そこで、半導体素子の特性あるいは半導体形成プロセス途中における種々のプロセス値を確認するためのモニター素子をチップ領域外に形成し、チップに分割する前にこれらのモニター素子を用いて特性検査を行っており、これによりＩＣチップを実装する前にその良否を推定することが可能となる。このようなモニター素子は、スクライブライン上に形成することができ、この場合には特性測定後の不要となったモニター素子はスクライブ時にダイシングソーによって破断される。 A semiconductor device is usually obtained by simultaneously forming a plurality of integrated circuits (ICs) on the surface of a single semiconductor substrate and separating them into chips along a scribe line using a dicing saw in the final step of forming the integrated circuit. It is done.
On the other hand, the defects of the film formed during the integrated circuit formation process and various other crystal defects are distributed on the surface of the semiconductor substrate, and these defects cause defects in the integrated circuit formed on the surface of the semiconductor substrate. However, it is desirable to detect and remove the defective integrated circuit before dividing the semiconductor substrate into chips. Therefore, monitor elements for confirming the characteristics of semiconductor elements or various process values during the semiconductor formation process are formed outside the chip area, and the characteristics are inspected using these monitor elements before being divided into chips. This makes it possible to estimate the quality before mounting the IC chip. Such a monitor element can be formed on a scribe line. In this case, the monitor element that is no longer necessary after the characteristic measurement is broken by a dicing saw during scribing.

スクライブエリアは、チップ分離のための分離溝（スクライブライン）の加工が許容される所定の幅をもった集積回路形成領域間の線状領域であるが、従来よりスクライブエリアを利用してテスト用のモニター素子を形成する手法はいくつか提案されている。例えば、スクライブエリアの有効利用のために、スクライブライン又はその周辺に回路の基本特性又は製造パラメータを測定するためのモニター素子を形成する技術が開示されている（例えば、特許文献１参照。）。
また、モニター素子の面積を大きくし、結晶欠陥に起因する耐圧不良等の検出精度を高める目的で、スクライブラインに沿ってモニター素子を形成する技術が示されている（例えば、特許文献２参照。）。 The scribe area is a linear area between integrated circuit formation areas having a predetermined width that allows the processing of a separation groove (scribe line) for chip separation. Several methods for forming the monitor element have been proposed. For example, in order to effectively use a scribe area, a technique for forming a monitor element for measuring basic characteristics or manufacturing parameters of a circuit on or around the scribe line is disclosed (for example, see Patent Document 1).
In addition, a technique for forming a monitor element along a scribe line is shown for the purpose of increasing the area of the monitor element and increasing the detection accuracy of a breakdown voltage failure caused by a crystal defect (see, for example, Patent Document 2). ).

図１０はスクライブエリア内のモニター素子の配置例を示す平面図である。図１０においては４個の集積回路形成領域１の間に十文字状のスクライブエリア２が走っており、このスクライブエリア２内に特性測定用の接続パッドを有するモニター素子３が形成されている。４はダイシングが容易にできるように、パッシベーションを除去したパッシベーション開口部である。
このようにモニター素子はあきスペースであるスクライブエリア２を利用して形成され、半導体形成工程が終了した後、スクライブエリア２に沿って切断し、ＩＣチップを得ている。 FIG. 10 is a plan view showing an arrangement example of monitor elements in the scribe area. In FIG. 10, a cross-shaped scribe area 2 runs between four integrated circuit formation regions 1, and a monitor element 3 having a characteristic measurement connection pad is formed in the scribe area 2. Reference numeral 4 denotes a passivation opening from which passivation is removed so that dicing can be easily performed.
As described above, the monitor element is formed using the scribe area 2 which is an open space, and after the semiconductor formation process is completed, the monitor element is cut along the scribe area 2 to obtain an IC chip.

一方、集積回路（ＩＣ）を備えた半導体チップ（チップ領域）では、チップに切断した時に切断面から水分や不純物が侵入して特性不良の原因となるのを防ぐために、集積回路の保護構造として集積回路周囲をシールリングで囲む構造が採られている。（例えば、特許文献３参照。）。 On the other hand, in a semiconductor chip (chip region) equipped with an integrated circuit (IC), in order to prevent moisture and impurities from entering from the cut surface when cut into the chip and causing a characteristic defect, as a protection structure of the integrated circuit A structure in which the periphery of the integrated circuit is surrounded by a seal ring is employed. (For example, refer to Patent Document 3).

図１１は集積回路形成領域１に形成された集積回路用のシールリング構造の一例を示す断面図である。シリコン基板１１の表面には、複数の集積回路形成領域１が形成されている。各集積回路形成領域１には、多数の集積回路及び多層の配線により構成されたもので、その周辺部には外部からの水分や不純物等の侵入を防ぐため、シールリング構造が採用されている。
このシールリング構造にあっては、シリコン基板１１の表面に形成されたフィールド酸化膜１２の端部を覆って集積回路形成領域１を取り囲むように第１の層間絶縁膜１４と、１層目の配線材層１６と、第２の層間絶縁膜１８と、２層目の配線材層２０と、パッシベーション２２とが順次形成されている。また、層間絶縁膜１４，１８としては、ＣＶＤ酸化膜やシリカ溶液をスピンコートして形成した塗布酸化膜（ Spin on Glass：ＳＯＧ）等が多用され、パッシベーション２２としては、プラズマＣＶＤで形成される窒化シリコン膜が多用されている。
特開昭５７−１１３２４１号公報特開昭５９−１４６６３号公報特開平７−３７８３９号公報 FIG. 11 is a cross-sectional view showing an example of a seal ring structure for an integrated circuit formed in the integrated circuit formation region 1. A plurality of integrated circuit formation regions 1 are formed on the surface of the silicon substrate 11. Each integrated circuit forming region 1, which has been constructed by a number of integrated circuits and multilayer wiring, in order to prevent the penetration of substances such as moisture and impurities from the outside to the periphery, the seal ring structure is employed .
In this seal ring structure, the first interlayer insulating film 14 and the first layer are formed so as to cover the end portion of the field oxide film 12 formed on the surface of the silicon substrate 11 and surround the integrated circuit formation region 1. A wiring material layer 16, a second interlayer insulating film 18, a second wiring material layer 20, and a passivation 22 are sequentially formed. Further, as the interlayer insulating films 14 and 18, a CVD oxide film or a coated oxide film (Spin on Glass: SOG) formed by spin-coating a silica solution or the like is frequently used, and the passivation 22 is formed by plasma CVD. Silicon nitride films are frequently used.
Japanese Patent Laid-Open No. 57-113241 JP 59-14663 A JP 7-37839 A

図１２は、従来の半導体装置のスクライブエリアのモニター素子周辺を拡大して示す平面図である。図に示すように、集積回路形成領域１を囲むように集積回路形成領域用シールリング５が設けられているが、スクライブエリア２上のモニター素子形成領域３１に形成されたモニター素子３の周辺にはシールリングのようなものは設けられていない。
図１３に、図１２の線Ｅ−Ｅ’に沿った断面図を示す。スクライブエリア２の最表面は強固なパッシベーション２２で覆われているが、パッシベーション開口部４は強固なパッシベーションを除去して層間絶縁膜のＣＶＤ酸化膜やＳＯＧ（Spin on Glass)膜１５−２が露出している。ＣＶＤ酸化膜やＳＯＧ膜は水分を通過させるので遮蔽能力が低く、モニター素子の保護構造としては不十分である。 FIG. 12 is an enlarged plan view showing the periphery of a monitor element in a scribe area of a conventional semiconductor device. As shown in the figure, an integrated circuit formation region seal ring 5 is provided so as to surround the integrated circuit formation region 1, but around the monitor element 3 formed in the monitor element formation region 31 on the scribe area 2. There is no such thing as a seal ring.
FIG. 13 is a cross-sectional view taken along line EE ′ of FIG. The outermost surface of the scribe area 2 is covered with a strong passivation 22, but the passivation opening 4 removes the strong passivation and exposes the CVD oxide film and SOG (Spin on Glass) film 15-2 of the interlayer insulating film. is doing. The CVD oxide film and the SOG film have a low shielding ability because they allow moisture to pass through, and are insufficient as a protective structure for the monitor element.

このように従来のＩＣチップでは、集積回路周辺部には水分侵入を阻止する対策が施されているものの、モニター素子には水分侵入に対する配慮が何らなされておらず、モニター素子が設けられたＩＣチップではスクライブラインのパッシベーション開口部４から侵入する水分によって層間絶縁膜中に固定電荷が発生し、モニター素子の特性が不安定になり、チップ内部の状況を正確に把握するというモニター素子本来の目的を達成できない場合があった。
本発明は上記事情に鑑みなされたものであって、その目的とするところは、スクライブライン上に配置されたモニター素子形成領域をシールリングで取囲み、外部からの水分その他の不純物の侵入を阻止してモニター素子の特性を安定化させることにある。 As described above, in the conventional IC chip, although measures are taken to prevent moisture intrusion at the periphery of the integrated circuit, no consideration is given to moisture intrusion in the monitor element, and the IC provided with the monitor element is provided. In the chip, the fixed charge is generated in the interlayer insulating film due to moisture entering from the passivation opening 4 of the scribe line, the characteristics of the monitor element become unstable, and the original purpose of the monitor element is to accurately grasp the state inside the chip. There was a case that could not be achieved.
The present invention has been made in view of the above circumstances, and its purpose is to surround a monitor element forming region disposed on a scribe line with a seal ring to prevent entry of moisture and other impurities from the outside. This is to stabilize the characteristics of the monitor element.

上記課題を解決するため、本発明の半導体基板は、スクライブラインにより区切られた複数の集積回路形成領域を有し、前記スクライブラインにパッシベーション開口部とモニター素子形成領域とを形成した半導体基板であって、前記集積回路形成領域の周囲を取り囲む集積回路形成領域用のシールリングと、前記モニター素子形成領域の周囲を取り囲むモニター素子用シールリングを有するとともに、前記集積回路形成領域用のシールリングの幅が前記モニター素子用シールリングの幅よりも大きい半導体基板とした。
このようにモニター素子の周囲を囲む専用のシールリングを有する構造とすれば、モニター素子形成領域に水分や不純物が侵入することがなく、モニター素子の特性が不安定になることもないので正確なモニタリングができるようになる。 In order to solve the above problems, a semiconductor substrate of the present invention is a semiconductor substrate having a plurality of integrated circuit formation regions separated by scribe lines, and forming a passivation opening and a monitor element formation region in the scribe lines. A seal ring for the integrated circuit formation region surrounding the periphery of the integrated circuit formation region and a seal ring for the monitor element surrounding the periphery of the monitor element formation region, and a width of the seal ring for the integrated circuit formation region The semiconductor substrate is larger than the width of the seal ring for the monitor element .
In this way, if a structure having a dedicated seal ring surrounding the periphery of the monitor element is used, moisture and impurities do not enter the monitor element formation region, and the characteristics of the monitor element do not become unstable. Monitoring will be possible.

本発明の半導体基板においては、前記モニター素子用シールリングがシリコン基板に接続されているものとすることができる。
モニター素子の周囲を取り囲むモニター素子用シールリングをシリコン基板に接続することにより、ウエル電位が安定し、モニタリングの際の測定精度が向上する効果がある。 In the semiconductor substrate of the present invention, the monitor element seal ring may be connected to a silicon substrate.
By connecting the monitor element seal ring surrounding the periphery of the monitor element to the silicon substrate, the well potential is stabilized, and the measurement accuracy during monitoring is improved.

また、本発明の半導体基板においては、前記モニター素子用シールリングの一部が、集積回路形成領域用のシールリングを兼ねているものとすることができる。
このような構造とすることにより、スクライブライン形成領域のスペースを有効利用できるので、スクライブラインの幅を狭くすることが可能となる。
さらに、本発明の半導体基板においては、モニター素子形成領域と隣接するパッショベーション開口部との間の前記モニター素子用シールリングの一部を除去したものであっても良い。
このような構造とすることにより、モニター素子形成領域の層間絶縁膜中の水分の拡散速度をモニターするのに役立つものとなる。 In the semiconductor substrate of the present invention, a part of the monitor element seal ring may also serve as a seal ring for the integrated circuit formation region.
With such a structure, the space of the scribe line formation region can be effectively used, and thus the width of the scribe line can be reduced.
Furthermore, in the semiconductor substrate of the present invention, a part of the seal ring for the monitor element between the monitor element forming region and the adjacent passivation opening may be removed.
Such a structure is useful for monitoring the diffusion rate of moisture in the interlayer insulating film in the monitor element formation region.

また、前記集積回路形成領域用のシールリングは絶縁層を介した複数のメタル層の集積構造をなし、かつ各メタル層はコンタクトホールを通して互いに接続し、さらに前記モニター素子用シールリングは絶縁層を介した複数のメタル層の集積構造をなし、かつ各メタル層はヴィアホールにより互いに絶縁することが好ましい。
このような構造のシールリングとすれば、集積回路形成領域用のシールリングでは長期信頼性が十分確保でき、モニター素子用のシールリングではシールリングの占める面積を削減することができるようになる。 In addition, the seal ring for the integrated circuit formation region has an integrated structure of a plurality of metal layers through an insulating layer, and each metal layer is connected to each other through a contact hole, and the monitor element seal ring has an insulating layer. It is preferable that an integrated structure of a plurality of metal layers is formed, and the metal layers are insulated from each other by via holes.
If the seal ring having such a structure is used, the long-term reliability can be sufficiently secured in the seal ring for the integrated circuit formation region, and the area occupied by the seal ring can be reduced in the seal ring for the monitor element.

本発明によれば、モニター素子形成領域をメタル層、酸化物層及びヴィアホールからなるシールリングで囲むので、スクライブエリア上に配置されているパッシベーション開口部から侵入してくる水分や不純物に対して完全な防護手段として働き、モニター素子の特性を安定化させ、かつ半導体特性を正確にモニターすることができるようになる。また、集積回路形成領域用シールとモニター素子形成領域用シールリングの一部を兼用することにより、シールリング形成領域の幅を狭くすることができるので、基板１枚当たりのチップ収率を向上させることが可能となる。 According to the present invention, the monitor element forming region is surrounded by a seal ring made of a metal layer, an oxide layer, and a via hole, so that moisture and impurities entering from a passivation opening disposed on the scribe area can be prevented. As a complete protective measure, the characteristics of the monitoring element can be stabilized and the semiconductor characteristics can be accurately monitored. In addition, since the integrated circuit formation region seal and part of the monitor element formation region seal ring are combined, the width of the seal ring formation region can be narrowed, so that the chip yield per substrate is improved. It becomes possible.

次に、図を使用して本発明を具体的に説明する。なお、構造を判り易く説明するため、各図面における縮尺は必ずしも正確には描かれていない。
（第１の実施の形態）
図１は、本発明の第１の実施形態に係わる半導体基板のモニター素子周辺の平面配置を示す図である。
図においては紙面の上下に集積回路形成領域１，１が有り、集積回路形成領域用シールリング５，５に挟まれてスクライブエリア２が走っている。集積回路形成領域用シールリング５は、集積回路形成領域１を取り囲むように形成されている。半導体基板にはこのような集積回路形成領域１が縦横に多数配列されているが、この図では説明に必要な一部のみを取り出して描いてある。
紙面左側は、ダイシング時に邪魔になる強固なパッシベーション膜を除去したパッシベーション開口部４が配置されている。紙面右側にはモニター素子用シールリング６に取り囲まれたモニター素子形成領域３１が配置され、その中にモニター素子３が形成されている。本実施形態では、モニター素子用シールリング６はモニター素子形成領域３１の周囲に形成してあり、集積回路形成領域用シールリング５よりも幅狭く形成してある。 Next, the present invention will be specifically described with reference to the drawings. It should be noted that the scale in each drawing is not necessarily drawn accurately in order to easily understand the structure.
(First embodiment)
FIG. 1 is a diagram showing a planar arrangement around a monitor element of a semiconductor substrate according to the first embodiment of the present invention.
In the figure, there are integrated circuit formation regions 1 and 1 above and below the paper surface, and a scribe area 2 runs between the integrated circuit formation region seal rings 5 and 5. The integrated circuit forming region seal ring 5 is formed so as to surround the integrated circuit forming region 1. A large number of such integrated circuit forming regions 1 are arranged vertically and horizontally on the semiconductor substrate, but only a part necessary for explanation is taken out and drawn in this figure.
On the left side of the paper surface, a passivation opening 4 is formed by removing a strong passivation film that becomes an obstacle during dicing. Monitoring element formation region 31 surrounded by the sealing ring 6 for monitoring element is disposed on the right side, the monitor device 3 is formed therein. In this embodiment, the monitor element seal ring 6 is formed around the monitor element formation region 31 and is formed to be narrower than the integrated circuit formation region seal ring 5.

図２は、図１の線Ａ−Ａ’に沿ったモニター素子用シールリング６の断面図である。本発明の第１の実施形態に係わる半導体基板のモニター素子用シールリング６は、層間絶縁膜を挟んで３層のメタル層１Ｍ，２Ｍ，３Ｍからなり、メタル間にある層間絶縁膜には平面視でモニター素子の周囲を取り囲む連続したパターンとなるヴィアホール１９が設けられていて、層間絶縁膜を遮断する構造となっている。すなわち、シリコン基板上にフィールド酸化膜１２が形成されており、その上に第１の層間絶縁膜１４−１となるＣＶＤ酸化膜が形成されている。ＣＶＤ酸化膜の上には第１のメタル層１Ｍが形成されている。第１のメタル層１Ｍの上には、ＣＶＤ酸化膜１４−２、ＳＯＧ膜１５−１及びＣＶＤ酸化膜１４−３からなる第２の層間絶縁膜１３が形成されている。その上には第２のメタル層２Ｍと、ＣＶＤ酸化膜１４−４、ＳＯＧ膜１５−２及びＣＶＤ酸化膜１４−５からなる第３の層間絶縁膜１７が形成されている。そして、ＣＶＤ酸化膜１４−５の上には第３のメタル層３Ｍが形成され、その上の最表面にはパッシベーション２２が形成されている。このような断面構造を有するモニター素子用シールリング６が、モニター素子形成領域３１の周囲に形成されている。 FIG. 2 is a cross-sectional view of the monitor element seal ring 6 taken along line AA ′ of FIG. A seal ring 6 for a monitoring element of a semiconductor substrate according to the first embodiment of the present invention is composed of three metal layers 1M, 2M, and 3M with an interlayer insulating film interposed therebetween, and the interlayer insulating film between the metals is planar. Via holes 19 having a continuous pattern surrounding the periphery of the monitor element when viewed are provided, and the interlayer insulating film is blocked. That is, the field oxide film 12 is formed on the silicon substrate, and the CVD oxide film that becomes the first interlayer insulating film 14-1 is formed thereon. A first metal layer 1M is formed on the CVD oxide film. On the first metal layer 1M, a second interlayer insulating film 13 composed of a CVD oxide film 14-2, an SOG film 15-1, and a CVD oxide film 14-3 is formed. A second metal layer 2M and a third interlayer insulating film 17 made of a CVD oxide film 14-4, an SOG film 15-2, and a CVD oxide film 14-5 are formed thereon. A third metal layer 3M is formed on the CVD oxide film 14-5, and a passivation 22 is formed on the uppermost surface. The monitor element seal ring 6 having such a cross-sectional structure is formed around the monitor element forming region 31.

上述のように、本発明で使用するモニター素子用シールリングは、ＣＶＤ酸化膜、ＳＯＧ及びＣＶＤ酸化膜の３層からなる層間絶縁膜にヴィアホールを設けて、各層間絶縁膜を遮断している。このような断面構造のモニター素子用シールリングが、モニター素子形成領域を取り囲むようにして形成されている。本発明で使用するモニター素子用シールリングでは、層間絶縁膜、特に水分の浸透に弱いＳＯＧが遮断されているので、外部からの水分の侵入を阻止することが可能となる。図に示すように、本発明で使用するモニター素子用シールリングは、垂直方向にメタル層及びヴィアホールが積層してあるので、図３に示す集積回路形成領域用シールリングに比較して幅狭く構成することができる。 As described above, the seal ring for the monitor element used in the present invention blocks each interlayer insulating film by providing a via hole in the interlayer insulating film composed of the three layers of the CVD oxide film, the SOG and the CVD oxide film. . The monitor element seal ring having such a cross-sectional structure is formed so as to surround the monitor element forming region. In the seal ring for a monitor element used in the present invention, since the interlayer insulating film, particularly SOG that is weak against moisture penetration, is blocked, it is possible to prevent moisture from entering from the outside. As shown in the figure, the seal ring for the monitor element used in the present invention is narrower than the seal ring for the integrated circuit formation region shown in FIG. 3 because the metal layer and the via hole are laminated in the vertical direction. Can be configured.

図３は、図１の線Ｂ−Ｂ’に沿った集積回路形成領域用シールリング５の断面図である。この例では４層の配線用メタル層１Ｍ，２Ｍ，３Ｍ，４Ｍを有する集積回路形成領域用シールリングの例を示している。すなわち、図示省略のフィールド酸化膜の上に第１の層間絶縁膜となるＣＶＤ酸化膜１４−１が形成されている。第１の層間絶縁膜の上には、第１のメタル層１Ｍが形成されている。第１のメタル層１Ｍの上には、ＣＶＤ酸化膜１４−２、ＳＯＧ１５−１及びＣＶＤ酸化膜１４−３からなる第２の層間絶縁膜１３が形成されている。その上には第２のメタル層２Ｍと、ＣＶＤ酸化膜１４−４、ＳＯＧ１５−２及びＣＶＤ酸化膜１４−５からなる第３の層間絶縁膜１７が形成されている。第１のメタル層１Ｍと第２のメタル層２Ｍとはコンタクトホール２３で直接接続されている。コンタクトホール２３内にはサイドウオール２１が形成されており、メタル層１Ｍ，２Ｍの接続を確実にしている。さらにその上には、詳細な説明は省略するが、第３のメタル層３Ｍ、第４のメタル層４Ｍが同様の構造で形成されており、最表面にはパッシベーション２２が形成されている。このように集積回路形成領域用シールリングでは、長期信頼性が十分確保できるようにその幅はある程度広い幅が必要となる。これに対してモニター素子の保護は短期間で良いので、モニター素子用のシールリングの方はヴィアホール、メタル幅共に集積回路形成領域用シールリングより小さい配線ルールで形成されていれば充分である。したがってシールリングの占める面積を削減することができる。 FIG. 3 is a cross-sectional view of the integrated circuit formation region seal ring 5 taken along line B-B ′ in FIG. 1. In this example, an example of an integrated circuit forming region seal ring having four wiring metal layers 1M, 2M, 3M, and 4M is shown. That is, a CVD oxide film 14-1 serving as a first interlayer insulating film is formed on a field oxide film (not shown). A first metal layer 1M is formed on the first interlayer insulating film. On the first metal layer 1M, a second interlayer insulating film 13 made of the CVD oxide film 14-2, the SOG 15-1, and the CVD oxide film 14-3 is formed. A second metal layer 2M and a third interlayer insulating film 17 made of a CVD oxide film 14-4, an SOG 15-2, and a CVD oxide film 14-5 are formed thereon. The first metal layer 1M and the second metal layer 2M are directly connected through a contact hole 23. A side wall 21 is formed in the contact hole 23 to ensure the connection between the metal layers 1M and 2M. Further, although a detailed description is omitted, the third metal layer 3M and the fourth metal layer 4M are formed in the same structure, and the passivation 22 is formed on the outermost surface. As described above, the seal ring for the integrated circuit formation region needs to have a certain width so that long-term reliability can be sufficiently secured. On the other hand, since the protection of the monitor element is sufficient for a short period, it is sufficient that the seal ring for the monitor element is formed with a wiring rule smaller than the seal ring for the integrated circuit formation region in both the via hole and the metal width. . Therefore, the area occupied by the seal ring can be reduced.

次に、本発明の半導体基板の製造方法の概略について説明する。集積回路形成方法は、従来と同様であり説明も煩雑になるので省略し、ここでは主としてモニター素子用シールリングの形成方法を中心に説明する。
モニター素子用シールリングの形成は、モニター素子、電極、配線、絶縁膜など必要な部位と同時に一体として形成する。一例としてｐ型基板を使用した場合について説明する。
先ず、シリコン基板表面に素子を形成するためのｐ型不純物添加領域（ｐウエル：ｐwell）を形成する。
次いで、素子分離用のフィールド酸化膜を形成する。この上に、モニター素子形成用のゲート電極を形成する。さらに、ＬＤＤ（ lightly doped drain ）構造の素子を形成し、ＳＤ領域を形成する。
次いで基板全面に第１の層間絶縁膜としてＣＶＤ酸化膜を形成する。さらに、ＣＶＤ酸化膜にコンタクトホールを形成する。 Next, an outline of a method for manufacturing a semiconductor substrate of the present invention will be described. The method for forming an integrated circuit is the same as the conventional method and the description thereof is complicated and will be omitted. Here, the method for forming the seal ring for the monitor element will be mainly described.
The seal ring for the monitor element is integrally formed simultaneously with necessary parts such as the monitor element, electrode, wiring, and insulating film. As an example, a case where a p-type substrate is used will be described.
First, a p-type impurity added region (p well) for forming an element is formed on the surface of a silicon substrate.
Next, a field oxide film for element isolation is formed. On this, a gate electrode for forming a monitor element is formed. Further, an element having an LDD ( lightly doped drain) structure is formed, and an SD region is formed.
Next, a CVD oxide film is formed as a first interlayer insulating film on the entire surface of the substrate. Further, contact holes are formed in the CVD oxide film.

次に、スクライブライン用のシールリング部に、第１のメタル層を形成する。
次いで、ＣＶＤ酸化膜、ＳＯＧ及びＣＶＤ酸化膜の３層を順次積層して第２の層間絶縁膜を形成する。
次いで、第２の層間絶縁膜にエッチングにより第１のヴィアホールを形成して第２の層間絶縁膜を遮断する。 Next, a first metal layer is formed on the seal ring portion for the scribe line.
Next, a second interlayer insulating film is formed by sequentially stacking three layers of a CVD oxide film, an SOG, and a CVD oxide film.
Next, a first via hole is formed in the second interlayer insulating film by etching to block the second interlayer insulating film.

さらに同様にして、第２のメタル層、第３の層間絶縁膜、第２のヴィアホール、第３のメタル層を順次形成する。
最後に、モニター素子形成領域全面に窒化珪素膜等の強固な膜からなるパッシベーションを形成する。 Similarly, a second metal layer, a third interlayer insulating film, a second via hole, and a third metal layer are sequentially formed.
Finally, a passivation made of a strong film such as a silicon nitride film is formed on the entire monitor element formation region.

（第２の実施形態）
図４は、本発明の第２の実施形態に係わる半導体基板のモニター素子周辺の平面配置を示す図である。
第２の実施形態が先の第１の実施形態と異なる点は、モニター素子用シールリングをシリコン基板のウエルに接続した点である。図４では、さらに測定用のウエルパッド７とモニター素子用シールリング６とを接続してある。
このような構造とすることにより、モニター素子のウエル電位を安定させ、モニター素子の測定精度を向上させることができる。
さらにスクライブラインの加工（ドライエッチングやその後のウエットクリーニング）による腐食やエッチング面の荒れが発生しにくくなるなどの利点がある。 (Second Embodiment)
FIG. 4 is a diagram showing a planar arrangement around the monitor element of the semiconductor substrate according to the second embodiment of the present invention.
The second embodiment is different from the first embodiment in that the monitor element seal ring is connected to the well of the silicon substrate. In FIG. 4, a measurement well pad 7 and a monitor element seal ring 6 are further connected.
With such a structure, the well potential of the monitor element can be stabilized and the measurement accuracy of the monitor element can be improved.
Furthermore, there is an advantage that corrosion or roughening of the etched surface is less likely to occur due to scribe line processing (dry etching or subsequent wet cleaning).

図５は、図４の線Ｃ−Ｃ’に沿ったモニター素子用シールリング部の断面図である。モニター素子用シールリングの構造は、図２とほぼ同じであるので詳しい説明は省略する。図に示すように本実施形態では、モニター素子用シールリング６は基板のｐウエル領域中のｐ^＋ウエル取り出し部８上に接続されている点が、図２と異なっている。 FIG. 5 is a cross-sectional view of the monitor element seal ring portion taken along line CC ′ of FIG. The structure of the monitor element seal ring is substantially the same as that shown in FIG. As shown in the figure, this embodiment is different from FIG. 2 in that the monitor element seal ring 6 is connected to the p ⁺ well extraction portion 8 in the p well region of the substrate.

図６は、図４の線Ｄ−Ｄ’に沿った集積回路形成領域用シールリング部の断面図である。集積回路形成領域用シールリングの構造は、図３とほぼ同じであるので詳しい説明は省略する。図に示すように本実施形態では、集積回路形成領域用シールリング５は基板のｐ^＋ウエル取り出し部８の上に接続されている点が、図３と異なっている。
第２の実施形態に係わる半導体基板のモニター素子用シールリングの製造方法も、先の第１の実施形態の場合と同様であるので、説明は省略する。 6 is a cross-sectional view of the integrated circuit formation region seal ring portion taken along line DD ′ of FIG. The structure of the integrated circuit forming region seal ring is substantially the same as that shown in FIG. As shown in the figure, the present embodiment is different from FIG. 3 in that the integrated circuit forming region seal ring 5 is connected to the p ⁺ well extraction portion 8 of the substrate.
Since the manufacturing method of the semiconductor element monitoring ring for the semiconductor substrate according to the second embodiment is the same as that of the first embodiment, the description thereof will be omitted.

（第３の実施形態）
図７は、本発明の第３の実施形態に係わる半導体基板のモニター素子周辺の平面配置を示す図である。
第３の実施形態では、図の上下のモニター素子用シールリング６−１，６−２は、集積回路形成領域用シールリング５，５と兼用させており、これから連続して集積回路形成領域用シールリングと同じ構造に形成されている。紙面左右のモニター素子用シールリング６−２，６−２は集積回路形成領域用シールリング５，５から連続しているが、これらはモニター素子形成領域を保護するために、別個に形成されたシールリングである。集積回路形成領域用シールリング５やモニター素子用シールリング６ー１，６−２の構造は、いずれも先の第１の実施形態あるいは第２の実施形態と同様であるので、詳しい説明は省略する。
このような兼用構造とすることにより、シールリングの面積をより減少させることができるので、スクライブラインの幅を全体に、又は一部分のみ狭くすることが可能となる。 (Third embodiment)
FIG. 7 is a diagram showing a planar arrangement around the monitor element of the semiconductor substrate according to the third embodiment of the present invention.
In the third embodiment, the upper and lower monitor element seal rings 6-1 and 6-2 in the figure are also used as the integrated circuit formation region seal rings 5 and 5, and are continuously used for the integrated circuit formation region. It is formed in the same structure as the seal ring. The monitor element seal rings 6-2 and 6-2 on the left and right sides of the drawing are continuous from the integrated circuit formation region seal rings 5 and 5, but these are formed separately to protect the monitor element formation region. It is a seal ring. Since the structures of the integrated circuit formation region seal ring 5 and the monitor element seal rings 6-1 and 6-2 are the same as those of the first embodiment or the second embodiment, detailed description thereof is omitted. To do.
With such a dual-use structure, the area of the seal ring can be further reduced, so that the width of the scribe line can be reduced entirely or only partially.

（第４の実施形態）
図８は、本発明の第４の実施形態に係わる半導体基板のモニター素子周辺の平面配置を示す図である。
第４の実施形態が先の第３の実施形態と異なる点は、モニター素子３がスクライブエリア２の中央ではなく、いずれか一方（図８では紙面上方）に寄せて配置してある点である。これはクラッキングを防止するためである。その他の構造は先の第１から第３の実施形態の場合と同様であるので、詳しい説明は省略する。 (Fourth embodiment)
FIG. 8 is a diagram showing a planar arrangement around a monitor element of a semiconductor substrate according to the fourth embodiment of the present invention.
The fourth embodiment is different from the third embodiment in that the monitor element 3 is arranged not on the center of the scribe area 2 but on either one (upward in FIG. 8). . This is to prevent cracking. Since other structures are the same as those in the first to third embodiments, detailed description is omitted.

（第５の実施形態）
図９は、本発明の第５の実施形態に係わる半導体基板のモニター素子周辺の平面配置を示す図である。
第５の実施形態ではモニター素子形成領域３１と隣接するパッシベーション開口部４との間の前記モニター素子形成領域を取り囲むモニター素子用シールリング６−２の一部を除去して、シール開口部６１を形成してある。 (Fifth embodiment)
FIG. 9 is a diagram showing a planar arrangement around the monitor element of the semiconductor substrate according to the fifth embodiment of the present invention.
In the fifth embodiment, a part of the monitor element seal ring 6-2 that surrounds the monitor element forming region between the monitor element forming region 31 and the adjacent passivation opening 4 is removed, and the seal opening 61 is formed. It is formed.

このような構造とすることにより、シール開口部６１には水分を遮断するヴィアホールが無いので、ＳＯＧを通してパッシベーション開口部の水分がモニター素子形成領域に侵入する。モニター素子形成領域の層間膜中の水分の拡散速度を、モニター素子特性の変化状況をモニターすることで、集積回路に利用する素子の耐性の評価や集積回路の不良発生時のシミュレーション等に役立てることが可能となる。 With such a structure, since there is no via hole for blocking moisture in the seal opening 61, the moisture in the passivation opening enters the monitor element formation region through the SOG. The moisture diffusion rate in the interlayer film in the monitor element formation area can be used to evaluate the resistance of the elements used in the integrated circuit and to simulate when a defect occurs in the integrated circuit by monitoring the change in the monitor element characteristics. Is possible.

本発明の第１の実施形態に係わる半導体基板のモニター素子周辺の平面配置を示す図である。It is a figure which shows the plane arrangement | positioning around the monitor element of the semiconductor substrate concerning the 1st Embodiment of this invention. 図１の線Ａ−Ａ’に沿った断面図である。It is sectional drawing along line A-A 'of FIG. 図１の線Ｂ−Ｂ’に沿った断面図であるである。FIG. 2 is a cross-sectional view taken along line B-B ′ of FIG. 1. 本発明の第２の実施形態に係わる半導体基板のモニター素子周辺の平面配置を示す図である。It is a figure which shows the plane arrangement | positioning around the monitor element of the semiconductor substrate concerning the 2nd Embodiment of this invention. 図４の線Ｃ−Ｃ’に沿った断面図である。FIG. 5 is a sectional view taken along line C-C ′ of FIG. 4. 図４の線Ｄ−Ｄ’に沿った断面図である。FIG. 5 is a cross-sectional view taken along line D-D ′ in FIG. 4. 本発明の第３の実施形態に係わる半導体基板のモニター素子周辺の平面配置を示す図である。It is a figure which shows the plane arrangement | positioning around the monitor element of the semiconductor substrate concerning the 3rd Embodiment of this invention. 本発明の第４の実施形態に係わる半導体基板のモニター素子周辺の平面配置を示す図である。It is a figure which shows the plane arrangement | positioning around the monitor element of the semiconductor substrate concerning the 4th Embodiment of this invention. 本発明の第５の実施形態に係わる半導体基板のモニター素子周辺の平面配置を示す図である。It is a figure which shows the plane arrangement | positioning around the monitor element of the semiconductor substrate concerning the 5th Embodiment of this invention. スクライブライン上のモニター素子の配置例を示す平面図である。It is a top view which shows the example of arrangement | positioning of the monitor element on a scribe line. 集積回路のシールリング構造の一例を示す断面図である。It is sectional drawing which shows an example of the seal ring structure of an integrated circuit. 従来の半導体装置のスクライブライン上のモニター素子周辺を拡大して示す平面図である。It is a top view which expands and shows the monitor element periphery on the scribe line of the conventional semiconductor device. 図１２の線Ｅ−Ｅ’に沿った断面図である。FIG. 13 is a cross-sectional view taken along line E-E ′ of FIG. 12.

Explanation of symbols

１・・・・・集積回路形成領域、２・・・・・スクライブライン、３・・・・・モニター素子、４・・・・・パッシベーション開口部、５・・・・・集積回路形成領域用シールリング、６・・・・・モニター素子用シールリング、１１・・・・・シリコン基板、１２・・・・・フィールド酸化膜、１４・・・・・層間絶縁膜、１６・・・・・配線材層、１８・・・・・層間絶縁膜、２０・・・・・配線材層、２２・・・・・パッシベーション、３１・・・・・モニター素子形成領域、６１・・・・・・シール開口部
DESCRIPTION OF SYMBOLS 1 ... Integrated circuit formation area, 2 ... Scribe line, 3 ... Monitor element, 4 ... Passivation opening part, 5 ... For integrated circuit formation area Seal ring, 6... Seal element for monitor element, 11... Silicon substrate, 12... Field oxide film, 14. Wiring material layer, 18 ... Interlayer insulating film, 20 ... Wiring material layer, 22 ... Passivation, 31 ... Monitor element formation region, 61 ... Seal opening

Claims

A semiconductor substrate having a plurality of integrated circuit formation regions separated by a scribe line, wherein a passivation opening and a monitor element formation region are formed in the scribe line, and surrounds the periphery of the integrated circuit formation region A seal ring for the region and a seal ring for the monitor element surrounding the monitor element forming region ;
A width of a seal ring for the integrated circuit formation region is larger than a width of the seal ring for a monitor element .

2. The semiconductor substrate according to claim 1, wherein the monitor element seal ring is connected to a silicon substrate.

3. The semiconductor substrate according to claim 1, wherein a part of the seal ring for the monitor element also serves as a seal ring for the integrated circuit formation region.

4. The semiconductor according to claim 1, wherein a part of the seal ring for the monitor element is removed between the monitor element forming region and the adjacent passivation opening. 5. substrate.

The seal ring for the integrated circuit formation region has an integrated structure of a plurality of metal layers via an insulating layer, and each metal layer is connected to each other through a contact hole, and the sealing ring for the monitor element has an insulating layer. 2. The semiconductor substrate according to claim 1 , wherein an integrated structure of a plurality of metal layers is formed, and each metal layer is insulated from each other by a via hole.