JP4095582B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、特に誘電体膜を用いたキャパシタを有する半導体装置及びその製造方法に関するものである。

近年、強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の開発が進んでいる。

ＦｅＲＡＭでは、キャパシタ部分にＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）、ＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）などの強誘電体材料を使用する。いずれも酸素八面体を基本構造とするペロブスカイト構造を基本とした結晶構造をもつ。これらの材料は従来のＳｉ酸化膜と異なり、アモルファス状態ではその特徴である強誘電性は発現しないため、使用することができない。よって結晶化するための工程、例えば高温での結晶化熱処理、高温でのＩｎ−ｓｉｔｕ結晶化プロセスなどが必要となる。材料にもよるが、一般的に少なくとも４００−７００℃の温度が結晶化のために必要となる。成膜方法としては、ＭＯＣＶＤ法、スパッタリング法、溶液法（ＣＳＤ：Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）がある。

また特許文献１には、このような強誘電体薄膜を利用した半導体装置の製造方法が開示されている。
特開２０００−２６０９５４号公報

上述したような代表的な強誘電体材料としてＰｂ化合物であるＰＺＴを利用したＦｅＲＡＭでは、本質的に疲労要素を含んでいるため、電極として導電性酸化物材料が求められる。導電性酸化物材料としては、ＰＺＴ等のペロブスカイト型酸化物材料と界面整合性の良い導電性ペロブスカイト型酸化物膜、例えばＳｒＲｕＯ_３膜が用いられる。

しかしながら、Ｒｕ元素を含むＳｒＲｕＯ_３を電極膜に適応すると、ＰＺＴとＳｒＲｕＯ_３との膜界面及びＰＺＴ粒界中で余剰ＰｂとＲｕとが反応して、導電性であるリークパス（Ｐｂ_２Ｒｕ_２Ｏ_７ーＸ等）を形成し、これに起因する漏れ電流増大により特性劣化問題が発生する。

本発明の目的は、誘電体膜を用いたキャパシタにおける漏れ電流を抑制する半導体装置及びその製造方法を提供することにある。

課題を解決し目的を達成するために、本発明の実施形態の半導体装置及びその製造方法は以下の如く構成されている。

本発明の一実施形態の半導体装置は、半導体基板と、前記半導体基板の上方に設けられた下部電極と、この下部電極の上方に設けられた誘電体膜と、この誘電体膜の上方に設けられた上部電極と、を有するキャパシタと、を備え、前記上部電極は、ＡＢＯ_３ペロブスカイト型酸化物からなり、かつＢサイト元素としてＲｕ元素及びドープされたＴｉ元素を含む金属酸化物からなる。

本発明の一実施形態の半導体装置の製造方法は、半導体基板の上方に下部電極を設け、この下部電極の上方に誘電体膜を設け、この誘電体膜の上方に、ＡＢＯ_３ペロブスカイト型酸化物からなり、かつＢサイト元素としてＲｕ元素及びドープされたＴｉ元素を含む金属酸化物からなる上部電極を設けることで、キャパシタを形成する。

本発明によれば、誘電体膜を用いたキャパシタにおける漏れ電流を抑制する半導体装置及びその製造方法を提供できる。すなわち本発明によれば、特性の優れた安定したキャパシタの形成を可能にしつつ、信頼性の高い微細かつ高密度で高集積なＦｅＲＡＭやＤＲＡＭなどの半導体装置を提供することが可能になる。

以下、実施の形態を図面を参照して説明する。

（第１の実施の形態）
図１の（ａ）〜（ｃ）は、本第１の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図である。本第１の実施の形態では、キャパシタにおいて、強誘電体膜であるＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）膜と上部電極をなす金属酸化物からなるＳｒＲｕＯ_３膜との間に膜厚２．５ｎｍのチタン（Ｔｉ）元素を含む金属膜を配置し、このキャパシタをオフセット型ＦｅＲＡＭセルに適用した例について述べる。

まず、図１の（ａ）に示すように、Ｐ型Ｓｉ基板Ｓ表面のトランジスタ活性領域以外の領域に、素子分離のための溝を形成し、該溝内にＳｉＯ_２を埋め込んで素子分離領域１０１を形成する（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）。続いて、スイッチ動作を行うためのトランジスタを形成する。

まず、Ｓｉ基板Ｓ全面に熱酸化により厚さ６ｎｍ程度の酸化膜１０２を形成し、続いて酸化膜１０２全面にヒ素をドープしたｎ＋型多結晶シリコン膜１０３を形成し、さらに多結晶シリコン膜１０３上にＷＳｉ_ｘ膜１０４を、ＷＳｉ_ｘ膜１０４上に窒化膜１０５を形成する。その後、多結晶シリコン膜１０３、ＷＳｉ_ｘ膜１０４、及び窒化膜１０５を通常の光リソグラフィ法及びＲＩＥ法により加工し、ゲート電極１００を形成する。

さらに、窒化膜１０６を堆積し、ＲＩＥによる側壁残しの手法によってゲート電極１００側壁にスペーサ部を設ける。同時に、プロセスの詳細は省くが、イオン注入法及び熱処理によってソース・ドレイン領域１０７を形成する。

次に、図１の（ｂ）に示すように、全面にＣＶＤ酸化膜１０８を堆積後、一旦ＣＭＰ法により平坦化を行い、トランジスタの一方のソース・ドレイン領域１０７に連通するコンタクトホール１０９を形成する。この後、スパッタリング法あるいはＣＶＤ法により薄いチタン膜を堆積し、フォーミングガス中で熱処理を行うことによってＴｉＮ膜１１０を形成する。続いて、ＣＶＤタングステン１１１を全面に堆積し、ＣＭＰ法によりコンタクトホール１０９外の領域からタングステン１１１を除去し、コンタクトホール１０９内にタングステンを埋め込む。

その後、全面にＣＶＤ窒化膜１１２を堆積し、さらにトランジスタの他方のソース・ドレイン領域１０７に連通するコンタクトホール１１３を形成し、同様にしてＴｉＮ膜１１４を形成し、タングステン１１５をコンタクトホール１１３内に埋め込み、キャパシタに連通するプラグを形成する。

この後、図１の（ｃ）に示すように、スパッタリング法により厚さ１０ｎｍのチタン膜１１６をＣＶＤ窒化膜１１２全面に堆積し、続いてスパッタリング法により厚さ１００ｎｍ程度の白金膜１１７をチタン膜１１６上全面に堆積する。この後、白金膜１１７上全面にキャパシタ下部電極２００となる厚さ１０ｎｍの第１のＳｒＲｕＯ_３膜１１８をスパッタリング法により堆積し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）により第１のＳｒＲｕＯ_３膜１１８の結晶化を行う。この際、たとえば５５０℃の温度下で第１のＳｒＲｕＯ_３膜１１８を堆積することにより、質の良い結晶質ＳｒＲｕＯ_３膜を容易に形成することが可能である。

さらに、第１のＳｒＲｕＯ_３膜１１８上にキャパシタ誘電体膜３００となるＰＺＴ膜１１９をスパッタリング法により形成し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＰＺＴ膜１１９の結晶化を行う。この後、ＰＺＴ膜１１９上に厚さ２．５ｎｍのチタン膜１２０をスパッタリング法により堆積し、さらにチタン膜１２０上にキャパシタ上部電極４００となる厚さ１０ｎｍの第２のＳｒＲｕＯ_３膜（ＡＢＯ_３ペロブスカイト型酸化物膜）１２１をスパッタリング法により堆積し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）により第２のＳｒＲｕＯ_３膜１２１の結晶化を行う。この際、たとえば５５０℃の温度下で第２のＳｒＲｕＯ_３膜１２１を堆積することにより、質の良い結晶質ＳｒＲｕＯ_３膜を容易に形成することが可能である。その後、第２のＳｒＲｕＯ_３膜１２１上に白金膜１２２をスパッタリング法により形成する。

続いて、一旦加工マスク材としてＣＶＤ酸化膜を堆積し、光リソグラフィ法とＲＩＥ法によって該ＣＶＤ酸化膜をパターンニングしフォトレジストを除去した後、白金膜１２２、第２のＳｒＲｕＯ３膜１２１、チタン膜１２０、ＰＺＴ膜１１９をＲＩＥ法によってエッチング加工し、さらに光リソグラフィ法とＲＩＥ法の組合せによって第１のＳｒＲｕＯ_３膜１１８、白金膜１１７，チタン膜１１６の順にパターニング加工を行い、キャパシタ１０の形成を完了する。キャパシタ１０は不揮発性メモリ機能を有する。この後、キャパシタ１０全面にＣＶＤ酸化膜１２３を堆積してキャパシタ１０を覆い、加工時にＰＺＴ膜１１９に生じたダメージを除去するために、酸素雰囲気下で６５０℃程度の熱処理を行う。

この後、詳細は省略するが、ドライブ線、ビット線の形成、さらにトランジスタの他方のソース・ドレイン領域１０７に連通するコンタクトと白金膜１２２を結ぶ配線５０の形成、上層メタル配線の工程を経て、ＦｅＲＡＭが完成することになる。

なお、第２のＳｒＲｕＯ_３膜１２１の代わりにＢａＲｕＯ_３膜等も使用することも可能である。また、チタン膜１２０はスパッタリング法以外に、ＣＶＤ法やゾル−ゲル法によって形成することもできる。

以上のように、本第１の実施の形態によるＦｅＲＡＭのキャパシタは、Ｒｕ元素を含む金属酸化物を用いた上部電極とＰＺＴ膜との間にＴｉ元素を含む金属膜を設けている。これにより、ＰＺＴ膜と上部電極との膜界面及びＰＺＴ粒界中で余剰ＰｂとＲｕとが反応することを防止し、漏れ電流を抑制することができる。

（第２の実施の形態）
図２の（ａ）〜（ｃ）は、本第２の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図である。本第２の実施の形態では、キャパシタにおいて、上部電極をなす金属酸化物からなるＳｒＲｕＯ_３膜にチタン元素をドープして膜厚１０ｎｍのＳｒ（Ｒｕ，Ｔｉ）Ｏ_３膜とし、このキャパシタをオフセット型ＦｅＲＡＭセルに適用した例について述べる。なお、その他の構成は第１の実施の形態と同様である。

まず、図２の（ａ）に示すように、Ｐ型Ｓｉ基板Ｓ表面のトランジスタ活性領域以外の領域に、素子分離のための溝を形成し、該溝内にＳｉＯ_２を埋め込んで素子分離領域２０１を形成する（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）。続いて、スイッチ動作を行うためのトランジスタを形成する。

まず、Ｓｉ基板Ｓ全面に熱酸化により厚さ６ｎｍ程度の酸化膜２０２を形成し、続いて酸化膜２０２全面にヒ素をドープしたｎ＋型多結晶シリコン膜２０３を形成し、さらに多結晶シリコン膜２０３上にＷＳｉ_ｘ膜２０４を、ＷＳｉ_ｘ膜２０４上に窒化膜２０５を形成する。その後、多結晶シリコン膜２０３、ＷＳｉ_ｘ膜２０４、及び窒化膜２０５を通常の光リソグラフィ法及びＲＩＥ法により加工し、ゲート電極１００を形成する。

さらに、窒化膜２０６を堆積し、ＲＩＥによる側壁残しの手法によってゲート電極１００側壁にスペーサ部を設ける。同時に、プロセス詳細は省くが、イオン注入法および熱処理によってソース・ドレイン領域２０７を形成する。

次に、図２の（ｂ）に示すように、全面にＣＶＤ酸化膜２０８を堆積後、一旦ＣＭＰ法により平坦化を行い、トランジスタの一方のソース・ドレイン領域２０７に連通するコンタクトホール２０９を形成する。この後、スパッタリング法あるいはＣＶＤ法により薄いチタン膜を堆積し、フォーミングガス中で熱処理を行うことによってＴｉＮ膜２１０を形成する。続いて、ＣＶＤタングステン２１１を全面に堆積し、ＣＭＰ法によりコンタクトホール１０９外の領域からタングステン２１１を除去し、コンタクトホール２０９内にタングステンを埋め込む。

その後、全面にＣＶＤ窒化膜２１２を堆積し、さらにトランジスタの他方のソース・ドレイン領域２０７に連通するコンタクトホール２１３を形成し、同様にしてＴｉＮ膜２１４を形成し、タングステン２１５をコンタクトホール２１３内に埋め込み、キャパシタに連通するプラグを形成する。

この後、図２の（ｃ）に示すように、スパッタリング法により厚さ１０ｎｍのチタン膜２１６をＣＶＤ窒化膜２１２全面に堆積し、続いてスパッタリング法により厚さ１００ｎｍ程度の白金膜２１７をチタン膜２１６上全面に堆積する。この後、白金膜２１７上全面にキャパシタ下部電極２００となる厚さ１０ｎｍのＳｒＲｕＯ_３膜２１８をスパッタリング法により堆積し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＳｒＲｕＯ_３膜２１８の結晶化を行う。この際、たとえば５５０℃の温度下でＳｒＲｕＯ_３膜２１８を堆積することにより、質の良い結晶質ＳｒＲｕＯ_３膜を容易に形成することが可能である。

さらに、ＳｒＲｕＯ_３膜２１８上にキャパシタ誘電体膜３００となるＰＺＴ膜２１９をスパッタリング法により形成し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＰＺＴ膜２１９の結晶化を行う。この後、ＰＺＴ膜２１９上に、キャパシタ上部電極４００となる厚さ１０ｎｍのＳｒ（Ｒｕ，Ｔｉ）Ｏ_３膜（ＡＢＯ_３ペロブスカイト型酸化物膜）２２０をスパッタリング法により堆積し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＳｒ（Ｒｕ，Ｔｉ）Ｏ_３膜２２０の結晶化を行う。なお、Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３膜２２０は、ＳｒＲｕＯ_３膜にチタン元素をドープした膜であり、Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３中のＴｉの含有率は５０％未満である。この際、たとえば５５０℃の温度下でＳｒ（Ｒｕ，Ｔｉ）Ｏ_３膜２２０を堆積することにより、質の良い結晶質Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３膜を容易に形成することが可能である。その後、Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３膜２２０上に白金膜２２１をスパッタリング法により形成する。

続いて、一旦加工マスク材としてＣＶＤ酸化膜を堆積し、光リソグラフィ法とＲＩＥ法によって該ＣＶＤ酸化膜をパターンニングしフォトレジストを除去した後、白金膜２２１、Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３膜２２０、ＰＺＴ膜２１９をＲＩＥ法によってエッチング加工し、さらに光リソグラフィ法とＲＩＥ法の組合せによってＳｒＲｕＯ_３膜２１８、白金膜２１７、チタン膜２１６の順にパターニング加工を行い、キャパシタ２０の形成を完了する。キャパシタ２０は不揮発性メモリ機能を有する。この後、キャパシタ２０全面にＣＶＤ酸化膜２２２を堆積してキャパシタ２０を覆い、加工時にＰＺＴ膜２１９に生じたダメージを除去するために、酸素雰囲気下で６５０℃程度の熱処理を行う。

この後、詳細は省略するが、ドライブ線、ビット線の形成、さらにトランジスタの他方のソース・ドレイン領域２０７に連通するコンタクトと白金膜２２１を結ぶ配線５０の形成、上層メタル配線の工程を経て、ＦｅＲＡＭが完成することになる。

なお、本第２の実施の形態においては、キャパシタ上部電極としてＳｒＲｕＯ_３にチタン元素をドープしたＳｒ（Ｒｕ，Ｔｉ）Ｏ_３膜２２０を形成しているが、このような材料に限定されることはなく、Ｂａ（Ｒｕ，Ｔｉ）Ｏ_３膜等も使用することが可能である。

以上のように、本第２の実施の形態によるＦｅＲＡＭのキャパシタは、Ｒｕ元素とＴｉ元素とを含む金属酸化物を用いた上部電極を適用している。これにより、ＰＺＴ膜と上部電極との膜界面及びＰＺＴ粒界中で余剰ＰｂとＲｕとが反応することを防止し、漏れ電流を抑制することができる。

（第３の実施の形態）
図３の（ａ）〜（ｃ）は、本第３の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図である。本第３の実施の形態では、キャパシタ下に位置するプラグ材にタングステンを用い、該キャパシタにおいて強誘電体膜であるＰＺＴ膜と上部電極をなす金属酸化物からなるＳｒＲｕＯ_３膜との間に膜厚２．５ｎｍのチタン（Ｔｉ）元素を含む金属膜を配置し、ＣＯＰ型ＦｅＲＡＭセルに適用した例について述べる。

まず、図３の（ａ）に示すように、Ｐ型Ｓｉ基板Ｓ表面のトランジスタ活性領域以外の領域に、素子分離のための溝を形成し、該溝内にＳｉＯ_２を埋め込んで素子分離領域３０１を形成する（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）。続いて、スイッチ動作を行うためのトランジスタを形成する。

まず、Ｓｉ基板Ｓ全面に熱酸化により厚さ６ｎｍ程度の酸化膜３０２を形成し、続いて酸化膜１０２全面にヒ素をドープしたｎ＋型多結晶シリコン膜３０３を形成し、さらに多結晶シリコン膜３０３上にＷＳｉ_ｘ膜３０４を、ＷＳｉ_ｘ膜３０４上に窒化膜３０５を形成する。その後、多結晶シリコン膜３０３、ＷＳｉ_ｘ膜３０４、及び窒化膜３０５を通常の光リソグラフィ法及びＲＩＥ法により加工し、ゲート電極１００を形成する。

さらに、窒化膜３０６を堆積し、ＲＩＥによる側壁残しの手法によってゲート電極１００側壁にスペーサ部を設ける。同時に、プロセスの詳細は省くが、イオン注入法及び熱処理によってソース・ドレイン領域３０７を形成する。

次に、図３の（ｂ）に示すように、全面にＣＶＤ酸化膜３０８を堆積後、一旦ＣＭＰ法により平坦化を行い、トランジスタの一方のソース・ドレイン領域３０７に連通するコンタクトホール３０９を形成する。この後、スパッタリング法あるいはＣＶＤ法により薄いチタン膜を堆積し、フォーミングガス中で熱処理を行うことによってＴｉＮ膜３１０を形成する。続いて、ＣＶＤタングステン３１１を全面に堆積し、ＣＭＰ法によりコンタクトホール３０９外の領域からタングステン３１１を除去し、コンタクトホール３０９内にタングステンを埋め込む。

その後、全面にＣＶＤ窒化膜３１２を堆積し、さらにトランジスタの他方のソース・ドレイン領域３０７に連通するコンタクトホール３１３を形成し、同様にしてＴｉＮ膜３１４を形成し、タングステン３１５をコンタクトホール３１３内に埋め込み、キャパシタに連通するプラグを形成する。

この後、図３の（ｃ）に示すように、スパッタリング法により厚さ１０ｎｍのチタン膜３１６をＣＶＤ窒化膜３１２全面に堆積し、続いてスパッタリング法により厚さ１００ｎｍ程度のイリジウム膜３１７をチタン膜３１６上全面に堆積する。この後、イリジウム膜３１７上全面に厚さ５０ｎｍ程度の白金膜３１８をスパッタリング法により堆積する。この後、白金膜３１８上全面にキャパシタ下部電極２００となる厚さ１０ｎｍの第１のＳｒＲｕＯ_３膜３１９をスパッタリング法により堆積し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）により第１のＳｒＲｕＯ_３膜３１９の結晶化を行う。この際、たとえば５５０℃の温度下で第１のＳｒＲｕＯ_３膜３１９を堆積することにより、質の良い結晶質ＳｒＲｕＯ_３膜を容易に形成することが可能である。

さらに、第１のＳｒＲｕＯ_３膜３１９上にキャパシタ誘電体膜３００となるＰＺＴ膜３２０をスパッタリング法により形成し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＰＺＴ膜３２０の結晶化を行う。この後、ＰＺＴ膜３２０上に厚さ２．５ｎｍのチタン膜３２１をスパッタリング法により堆積し、さらにチタン膜３２１上にキャパシタ上部電極４００となる厚さ１０ｎｍの第２のＳｒＲｕＯ_３膜（ＡＢＯ_３ペロブスカイト型酸化物膜）３２２をスパッタリング法により堆積し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）により第２のＳｒＲｕＯ_３膜３２２の結晶化を行う。この際、たとえば５５０℃の温度下で第２のＳｒＲｕＯ_３膜３２２を堆積することにより、質の良い結晶質ＳｒＲｕＯ_３膜を容易に形成することが可能である。その後、第２のＳｒＲｕＯ_３膜３２２上に白金膜３２３をスパッタリング法により形成する。

続いて、一旦加工マスク材としてＣＶＤ酸化膜を堆積し、光リソグラフィ法とＲＩＥ法によって該ＣＶＤ酸化膜をパターンニングしフォトレジストを除去した後、白金膜３２３、第２のＳｒＲｕＯ_３膜３２２、チタン膜３２１、ＰＺＴ膜３２０をＲＩＥ法によってエッチング加工し、さらに光リソグラフィ法とＲＩＥ法の組合せによって第１のＳｒＲｕＯ_３膜３１９、白金膜３１８、イリジウム膜３１７，チタン膜３１６の順にパターニング加工を行い、キャパシタ３０の形成を完了する。キャパシタ３０は不揮発性メモリ機能を有する。この後、キャパシタ３０全面にＣＶＤ酸化膜３２４を堆積してキャパシタ３０を覆い、加工時にＰＺＴ膜３２１に生じたダメージを除去するために、酸素雰囲気下で６５０℃程度の熱処理を行う。この際、酸素はキャパシタ３０内にも浸透しダメージ回復に寄与する一方、その一部は下部電極２００にも達するが、イリジウム膜３１７に酸素拡散抑止効果があるため、下部のタングステン３１５が酸化することはない。

この後、詳細は省略するが、ドライブ線、ビット線の形成、上層メタル配線の工程を経て、ＦｅＲＡＭが完成することになる。

なお、本第３の実施の形態においては、イリジウム膜３１７を形成しているが、イリジウム膜の代わりにルテニウム等の貴金属材料及びその酸化物を用いることも可能である。また、膜厚１０ｎｍのＳｒＲｕＯ_３膜３１９，３２２の代わりにＢａＲｕＯ_３等も使用することが可能である。また、チタン膜３２１はスパッタリング法以外に、ＣＶＤ法やゾル−ゲル法によって形成することもできる。

以上のように、本第３の実施の形態によるＦｅＲＡＭのキャパシタは、Ｒｕ元素を含む金属酸化物を用いた上部電極とＰＺＴ膜との間にＴｉ元素を含む金属膜を設けている。これにより、ＰＺＴ膜と上部電極との膜界面及びＰＺＴ粒界中で余剰ＰｂとＲｕとが反応することを防止し、漏れ電流を抑制することができる。

（第４の実施の形態）
図４の（ａ）〜（ｃ）は、本第４の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図である。本第４の実施の形態では、キャパシタ下に位置するプラグ材にタングステンを用い、キャパシタにおいて上部電極をなす金属酸化物からなるＳｒＲｕＯ_３膜にチタン元素をドープして膜厚１０ｎｍのＳｒ（Ｒｕ，Ｔｉ）Ｏ_３膜とし、ＣＯＰ型ＦｅＲＡＭセルに適用した例について述べる。なお、その他の構成は第３の実施の形態と同様である。

まず、図４の（ａ）に示すように、Ｐ型Ｓｉ基板Ｓ表面のトランジスタ活性領域以外の領域に、素子分離のための溝を形成し、該溝内にＳｉＯ_２を埋め込んで素子分離領域４０１を形成する（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）。続いて、スイッチ動作を行うためのトランジスタを形成する。

まず、Ｓｉ基板Ｓ全面に熱酸化により厚さ６ｎｍ程度の酸化膜４０２を形成し、続いて酸化膜４０２全面にヒ素をドープしたｎ＋型多結晶シリコン膜４０３を形成し、さらに多結晶シリコン膜４０３上にＷＳｉ_ｘ膜４０４を、ＷＳｉ_ｘ膜４０４上に窒化膜４０５を形成する。その後、多結晶シリコン膜４０３、ＷＳｉ_ｘ膜４０４、及び窒化膜４０５を通常の光リソグラフィ法及びＲＩＥ法により加工し、ゲート電極１００を形成する。

さらに、窒化膜４０６を堆積し、ＲＩＥによる側壁残しの手法によってゲート電極１００側壁にスペーサ部を設ける。同時に、プロセス詳細は省くが、イオン注入法および熱処理によってソース・ドレイン領域４０７を形成する。

次に、図２の（ｂ）に示すように、全面にＣＶＤ酸化膜４０８を堆積後、一旦ＣＭＰ法により平坦化を行い、トランジスタの一方のソース・ドレイン領域４０７に連通するコンタクトホール４０９を形成する。この後、スパッタリング法あるいはＣＶＤ法により薄いチタン膜を堆積し、フォーミングガス中で熱処理を行うことによってＴｉＮ膜４１０を形成する。続いて、ＣＶＤタングステン４１１を全面に堆積し、ＣＭＰ法によりコンタクトホール４０９外の領域からタングステン４１１を除去し、コンタクトホール４０９内にタングステンを埋め込む。

その後、全面にＣＶＤ窒化膜４１２を堆積し、さらにトランジスタの他方のソース・ドレイン領域４０７に連通するコンタクトホール４１３を形成し、同様にしてＴｉＮ膜４１４を形成し、タングステン４１５をコンタクトホール４１３内に埋め込み、キャパシタに連通するプラグを形成する。

この後、図４の（ｃ）に示すように、スパッタリング法により厚さ１０ｎｍのチタン膜４１６をＣＶＤ窒化膜４１２全面に堆積し、続いてスパッタリング法により厚さ１００ｎｍ程度のイリジウム膜４１７をチタン膜４１６上全面に堆積する。続いて、スパッタリング法により厚さ５０ｎｍ程度の白金膜４１８をイリジウム膜４１７上全面に堆積する。この後、白金膜４１８上全面にキャパシタ下部電極２００となる厚さ１０ｎｍのＳｒＲｕＯ_３膜４１９をスパッタリング法により堆積し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＳｒＲｕＯ_３膜４１９の結晶化を行う。この際、たとえば５５０℃の温度下でＳｒＲｕＯ_３膜４１９を堆積することにより、質の良い結晶質ＳｒＲｕＯ_３膜を容易に形成することが可能である。

さらに、ＳｒＲｕＯ_３膜４１９上にキャパシタ誘電体膜３００となるＰＺＴ膜４２０をスパッタリング法により形成し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＰＺＴ膜４２０の結晶化を行う。この後、ＰＺＴ膜４２０上に、キャパシタ上部電極４００となる厚さ１０ｎｍのＳｒ（Ｒｕ，Ｔｉ）Ｏ_３膜（ＡＢＯ_３ペロブスカイト型酸化物膜）４２１をスパッタリング法により堆積し、一旦酸素雰囲気中での急速加熱処理（ＲＴＡ）によりＳｒ（Ｒｕ，Ｔｉ）Ｏ_３膜４２１の結晶化を行う。なお、Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３膜４２１は、ＳｒＲｕＯ_３膜にチタン元素をドープした膜であり、Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３中のＴｉの含有率は５０％未満である。この際、たとえば５５０℃の温度下でＳｒ（Ｒｕ，Ｔｉ）Ｏ_３膜４２１を堆積することにより、質の良い結晶質Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３膜を容易に形成することが可能である。その後、Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３膜４２１上に白金膜４２２をスパッタリング法により形成する。

続いて、一旦加工マスク材としてＣＶＤ酸化膜を堆積し、光リソグラフィ法とＲＩＥ法によって該ＣＶＤ酸化膜をパターンニングしフォトレジストを除去した後、白金膜４２２、Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３膜４２１、ＰＺＴ膜４２０をＲＩＥ法によってエッチング加工し、さらに光リソグラフィ法とＲＩＥ法の組合せによってＳｒＲｕＯ_３膜４１９、白金膜４１８、イリジウム膜４１７，チタン膜４１６の順にパターニング加工を行い、キャパシタ４０の形成を完了する。キャパシタ４０は不揮発性メモリ機能を有する。この後、キャパシタ４０全面にＣＶＤ酸化膜４２３を堆積してキャパシタ４０を覆い、加工時にＰＺＴ膜４２０に生じたダメージを除去するために、酸素雰囲気下で６５０℃程度の熱処理を行う。この際、酸素はキャパシタ４０内にも浸透しダメージ回復に寄与する一方、その一部は下部電極２００にも達するが、イリジウム膜４１７に酸素拡散抑止効果があるため、下部のタングステン４１５が酸化することはない。

この後、詳細は省略するが、ドライブ線、ビット線の形成、上層メタル配線の工程を経て、ＦｅＲＡＭが完成することになる。

なお、本第４の実施の形態においては、イリジウム膜４１７を形成しているが、イリジウム膜の代わりにルテニウム等の貴金属材料及びその酸化物を用いることも可能である。また、膜厚１０ｎｍのＳｒ（Ｒｕ，Ｔｉ）Ｏ_３膜４２１の代わりにＢａ（Ｒｕ，Ｔｉ）Ｏ_３等も使用することが可能である。

以上のように、本第４の実施の形態によるＦｅＲＡＭのキャパシタは、Ｒｕ元素とＴｉ元素とを含む金属酸化物を用いた上部電極を適用している。これにより、ＰＺＴ膜と上部電極との膜界面及びＰＺＴ粒界中で余剰ＰｂとＲｕとが反応することを防止し、漏れ電流を抑制することができる。

図５は、本実施の形態と従来技術の製造プロセスにより形成したＰＺＴキャパシタのリーク電流特性を示す図である。図５において、本実施の形態によるリーク電流特性は白丸で、従来技術によるリーク電流特性は黒丸で示している。

本実施の形態の製造プロセスによるＰＺＴキャパシタは、Ｓｉ基板上に形成したＳｉＯ_２膜上に１０ｎｍのチタン膜を形成後、１００ｎｍの白金膜を形成し、さらに１０ｎｍのＳｒＲｕＯ_３膜を形成し、続いて１４０ｎｍのＰＺＴ膜、２．５ｎｍ〜５ｎｍ（例えば２．５ｎｍ）のチタン膜、１０ｎｍのＳｒＲｕＯ_３膜、５０ｎｍの白金膜を順次堆積している。

従来技術の製造プロセスによるＰＺＴキャパシタは、Ｓｉ基板上に形成したＳｉＯ_２膜上に１０ｎｍのチタン膜を形成後、１００ｎｍの白金膜を形成し、さらに１０ｎｍのＳｒＲｕＯ_３膜を形成し、続いて１４０ｎｍのＰＺＴ膜、１０ｎｍのＳｒＲｕＯ_３膜、５０ｎｍの白金膜を順次堆積している。

本実施の形態、従来技術とも、ＳｒＲｕＯ_３膜及びＰＺＴ膜に関しては、アモルファス膜をスパッタリング成膜後、酸素雰囲気中でアニールにより結晶化させた。図５に示されるように、本実施の形態のようにＰＺＴ膜と上部ＳｒＲｕＯ_３膜との界面にチタン膜を適用することで、従来技術に比べて漏れ電流を抑制することができる。

以上のように、本実施の形態によるＦｅＲＡＭのキャパシタは、Ｒｕ元素を含む金属酸化物を用いた上部電極とＰＺＴ膜との間にＴｉ元素を含む金属膜を設けるか、またはＲｕ元素とＴｉ元素とを含む金属酸化物を用いた上部電極を適用している。このようなＴｉ元素を含む構造とすることで、ＰＺＴ膜と上部電極との膜界面及びＰＺＴ粒界中で余剰ＰｂとＲｕとが反応することを防止し、漏れ電流を抑制することができる。よって、優れた特性を有するＦｅＲＡＭを実現することが可能となり、信頼性の高い半導体装置を提供することが可能になる。

なお、本実施の形態によるキャパシタは、ＰＺＴに限らず、ＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）などの強誘電体材料を使用することができる。また、本実施の形態による強誘電体膜を用いたキャパシタは、ＦｅＲＡＭに限らずＤＲＡＭにおいても適用することができ、微細かつ高集積な優れた特性を有するＤＲＡＭを提供することができる。よって、信頼性の高いＦｅＲＡＭ、微細なＤＲＡＭを提供することが可能となる。

なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。

第１の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。 第２の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。 第３の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。 第３の実施の形態に係るＦｅＲＡＭの製造プロセスを示す断面図。 本実施の形態と従来の製造プロセスにより形成したＰＺＴキャパシタのリーク電流特性を示す図。

符号の説明

Ｓ…Ｓｉ基板 １０〜４０…キャパシタ １００…ゲート電極 ２００…下部電極 ３００…誘電体膜 ４００…上部電極 １０１…素子分離領域 １０２…酸化膜 １０３…多結晶シリコン膜 １０４…ＷＳｉ_ｘ膜 １０５…窒化膜 １０６…窒化膜 １０７…ソース・ドレイン領域 １０８…酸化膜 １０９…コンタクトホール １１０…ＴｉＮ膜 １１１…タングステン １１２…窒化膜 １１３…コンタクトホール １１４…ＴｉＮ膜 １１５…タングステン １１６…チタン膜 １１７…白金膜 １１８…第１のＳｒＲｕＯ_３膜 １１９…ＰＺＴ膜 １２０…チタン膜 １２１…第２のＳｒＲｕＯ_３膜 １２２…白金膜 １２３…酸化膜 ２０１…素子分離領域 ２０２…酸化膜 ２０３…多結晶シリコン膜 ２０４…ＷＳｉ_ｘ膜 ２０５…窒化膜 ２０６…窒化膜 ２０７…ソース・ドレイン領域 ２０８…酸化膜 ２０９…コンタクトホール ２１０…ＴｉＮ膜 ２１１…タングステン ２１２…窒化膜 ２１３…コンタクトホール ２１４…ＴｉＮ膜 ２１５…タングステン ２１６…チタン膜 ２１７…白金膜 ２１８…第１のＳｒＲｕＯ_３膜 ２１９…ＰＺＴ膜 ２２０…Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３膜 ２２１…白金膜 ２２２…酸化膜 ３０１…素子分離領域 ３０２…酸化膜 ３０３…多結晶シリコン膜 ３０４…ＷＳｉ_ｘ膜 ３０５…窒化膜 ３０６…窒化膜 ３０７…ソース・ドレイン領域 ３０８…酸化膜 ３０９…コンタクトホール ３１０…ＴｉＮ膜 ３１１…タングステン ３１２…窒化膜 ３１３…コンタクトホール ３１４…ＴｉＮ膜 ３１５…タングステン ３１６…チタン膜 ３１７…イリジウム膜 ３１８…白金膜 ３１９…第１のＳｒＲｕＯ_３膜 ３２０…ＰＺＴ膜 ３２１…チタン膜 ３２２…第２のＳｒＲｕＯ_３膜 ３２３…白金膜 ３２４…酸化膜 ４０１…素子分離領域 ４０２…酸化膜 ４０３…多結晶シリコン膜 ４０４…ＷＳｉ_ｘ膜 ４０５…窒化膜 ４０６…窒化膜 ４０７…ソース・ドレイン領域 ４０８…酸化膜 ４０９…コンタクトホール ４１０…ＴｉＮ膜 ４１１…タングステン ４１２…窒化膜 ４１３…コンタクトホール ４１４…ＴｉＮ膜 ４１５…タングステン ４１６…チタン膜 ４１７…イリジウム膜 ４１８…白金膜 ４１９…ＳｒＲｕＯ_３膜 ４２０…ＰＺＴ膜 ４２１…Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３膜 ４２２…白金膜 ４２３…酸化膜

Claims (8)

1. 半導体基板と、
   前記半導体基板の上方に設けられた下部電極と、この下部電極の上方に設けられた誘電体膜と、この誘電体膜の上方に設けられた上部電極と、を有するキャパシタと、を備え、
   前記上部電極は、ＡＢＯ_３ペロブスカイト型酸化物からなり、かつＢサイト元素としてＲｕ元素及びドープされたＴｉ元素を含む金属酸化物からなることを特徴とする半導体装置。
2. 前記誘電体膜は、Ｐｂを含むことを特徴とする請求項１に記載の半導体装置。
3. 前記金属酸化物は、Ａサイト元素がＳｒ元素またはＢａ元素であり、Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３またはＢａ（Ｒｕ，Ｔｉ）Ｏ_３であることを特徴とする請求項１に記載の半導体装置。
4. 前記キャパシタは、強誘電体を含み不揮発性メモリ機能を有することを特徴とする請求項１に記載の半導体装置。
5. 半導体基板の上方に下部電極を設け、
   この下部電極の上方に誘電体膜を設け、
   この誘電体膜の上方に、ＡＢＯ_３ペロブスカイト型酸化物からなり、かつＢサイト元素としてＲｕ元素及びドープされたＴｉ元素を含む金属酸化物からなる上部電極を設けることで、キャパシタを形成することを特徴とする半導体装置の製造方法。
6. 前記誘電体膜は、Ｐｂを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記金属酸化物は、Ａサイト元素がＳｒ元素またはＢａ元素であり、Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３またはＢａ（Ｒｕ，Ｔｉ）Ｏ_３であることを特徴とする請求項５に記載の半導体装置の製造方法。
8. 前記金属酸化物は、スパッタリング法、ＣＶＤ法、またはゾル−ゲル法によって形成されることを特徴とする請求項５に記載の半導体装置の製造方法。

Images