JP4117066B2

JP4117066B2 - Amplifier circuit with noise reduction function

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Publication number: JP4117066B2
Application number: JP20581298A
Authority: JP
Inventors: 壽伊藤
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Filing date: 1998-07-07
Publication date: 2008-07-09
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Description

【０００１】
【発明の属する技術分野】
本発明は、低周波信号等の増幅回路に係り、特に、ノイズ等の不要な信号に対する減衰作用の向上を図ったものに関する。
【０００２】
【従来の技術】
増幅回路として従来から良く知られたものの一つとして、例えば、図４に示されたように、演算増幅器８５を用い、その非反転入力端子に抵抗Ｒ1を介して信号源８６からの入力信号が印加されるようにする一方、反転入力端子と演算増幅器の出力端子との間に、帰還用の抵抗Ｒ2を接続して、いわゆる反転増幅回路を構成したものがある。
かかる増幅回路の電圧利得は、入力信号をＶin、出力信号をＶoutとすれば、次の式（１）により求められることは公知・周知のところである。
【０００３】
Ｖout＝−(Ｒ1／Ｒ2)×Ｖin・・・（式１）
【０００４】
また、この増幅回路から出力される雑音Ｖ_noiseは、下記する式（２）によって求められる。
【０００５】
ave（Ｖ_noise ²）＝｜Ｒ2／Ｒ1｜²×ave（Ｖ_innoise ²）＋｜１＋Ｒ2／Ｒ1｜²×ave（Ｖ_OP1noise ²）＋４Ｋ・Ｔ（Ｒ2²／Ｒ1）Δｆ＋４Ｋ・Ｔ・Ｒ・２Δｆ・・・（式２）
【０００６】
ここで、記述の便宜上、ave（Ｖ_noise ²）は、Ｖ_noiseの自乗平均を、ave（Ｖ_innoise ²）は、Ｖ_innoiseの自乗平均を、ave（Ｖ_OP1noise ²）は、Ｖ_OP1noiseの自乗平均を、それぞれ表すものとする。そして、Ｖ_innoiseは、信号源８６の出力雑音レベルであり、Ｖ_OP1noiseは、演算増幅器８５で発生する雑音の入力換算雑音レベルであり、Ｋは、ボルツマン定数であり、Ｔは絶対温度であり、Ｒは、内部抵抗であり、Δｆは、演算増幅器８５の周波数帯域幅である。なお、Ｒ1，Ｒ2は、演算増幅器８５に接続された抵抗器の抵抗値である。
【０００７】
【発明が解決しようとする課題】
ところで、従来の増幅回路においては、不要な信号Ｖniが入力されると、その信号は、上述の式１で表された利得で増幅され、式２の出力雑音と重畳される結果、最終的に出力される雑音Ｖnoは、次の式３によって表されるレベルとなる。
【０００８】
ave（Ｖno²）＝｜Ｒ2／Ｒ1｜²×ave（Ｖni²）＋ave（Ｖ_noise ²）・・・（式３）
【０００９】
すなわち、従来回路においては、不要な信号まで増幅されて、結果的には回路全体の雑音レベルが上昇するという問題があった。
本発明は、上記実状に鑑みてなされたもので、不要な入力信号に対する増幅を抑圧することのできるノイズリダクション機能を有する増幅回路を提供するものである。
本発明の他の目的は、不要な信号のレベル及び雑音レベルを減衰させ、必要な信号のみを所定の利得で増幅することができ、Ｓ／Ｎ比の良好なノイズリダクション機能を有する増幅回路を提供することにある。
本発明の他の目的は、不要な信号として減衰させる入力信号のレベルを可変することのできるノイズリダクション機能を有する増幅回路を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１記載の発明に係るノイズリダクション機能を有する増幅回路は、外部から入力される交流入力電圧を、その電圧レベルに応じた交流電流に変換する電圧・電流変換部と、所定の制御電圧が印加されると前記電圧・電流変換部から入力された電流に対して減衰を生ずる一方、前記所定の制御電圧以外では、当該制御電圧に応じて前記電圧・電流変換部から入力された電流に対して増幅を行う電圧制御増幅部と、前記電圧制御増幅部の出力電流を電圧信号に変換して出力する終段電流・電圧変換部と、前記外部から入力される交流入力電圧を直流電流に変換する交流電圧・直流電流変換部と、外部から入力される外部基準電流設定用電圧に応じて、第１の基準電流及び第２の基準電流を発生する基準電流発生部と、前記交流電圧・直流電流変換部により得られた直流電流と、前記基準電流発生部で発生された第１の基準電流との差である第１の差電流を生成し、この第１の差電流と前記基準電流発生部で発生された第２の基準電流との差である第２の差電流を生成する差電流生成部と、前記差電流生成部の第２の差電流に応じて差動的に増減する２つの制御電流を発生する制御電流発生部と、前記制御電流発生部の２つの制御電流に応じて前記電圧制御増幅部に対する制御電圧を発生する利得制御電圧発生部と、を具備してなるものである。
【００１１】
かかる構成においては、特に、利得制御電圧発生部からの制御電圧に応じて利得が変えられ、所定の制御電圧では、減衰量が大となるように構成された電圧制御増幅部を設ける一方、入力信号が所定レベル以下となる場合には、差電流生成部、制御電流生成部及び利得制御電圧発生部の作用により、電圧制御増幅部へ上述の所定の制御電圧が印加されるようにしたものである。かかる構成により、不要な信号、雑音レベルを減衰させる一方、必要な信号は増幅されることとなるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、回路構成について説明すれば、この発明の実施の形態におけるノイズリダクション機能を有する増幅回路（以下「本回路」と言う）は、初段増幅部１００と、電圧・電流変換部１１０と、電圧制御増幅部１２０と、基準電流発生部１３０と、交流電圧・直流電流変換部１４０と、差電流生成部１５０と、制御電流発生部１６０と、利得制御電圧発生部１７０と、終段電流・電圧変換部１８０とに大別されてなるものである。
なお、本回路は、表示の都合上、図１と図２とに分けて示されているが、各々の図に示された回路は別個のものではなく、ノイズリダクション機能を有する増幅回路として一体のものであり、図１においていわゆる丸文字で示されたＡ，Ｂ，Ｃ，Ｄの各点と、図２において同じく丸文字で示されたＡ，Ｂ，Ｃ，Ｄの各点とがそれぞれ接続されるようになっている。
【００１３】
初段増幅部１００は、入力信号Ｖinを後段に伝達するに適したレベルまで増幅するためのもので、演算増幅器４７と、入力抵抗器（図１においては「Ｒ1」と表記）５１と、帰還抵抗器（図１においては「Ｒ2」と表記）５２とを用いていわゆる反転増幅回路が構成されたものとなっている。なお、演算増幅器４７の非反転入力端子は、アース又は所定の電圧に保持されるようになっている。
この初段増幅部１００の出力は、次述する電圧・電流変換部１１０及び後述する交流電圧・直流電流変換部１４０にそれぞれ入力されるものとなっている。
【００１４】
電圧・電流変換部１１０は、変換用抵抗器（図１においては「Ｒ3」）５３を用いてなり、先の初段増幅部１００と後述する電圧制御増幅部１２０との間に直列に挿入され、演算増幅器４７の出力電圧に応じた電流が電圧制御増幅部１２０の第７のトランジスタ７のコレクタに流入若しくは第１３のトランジスタ１３のコレクタから流出されるようになっている。
【００１５】
電圧制御増幅部１２０は、電圧・電流変換部１１０を介して入力された初段増幅部１００の出力を、後述する利得制御電圧発生部１７０からの制御電圧Ｖｃに応じた増幅度で増幅し、その増幅された信号を終段電流・電圧変換部１８０へ出力するようになっているものである。
この電圧制御増幅部１２０は、電圧制御増幅用第１の差動増幅器１２１と、電圧制御増幅用第２の差動増幅器１２２と、能動負荷用第１のカレントミラー回路１２３と、能動負荷用第２のカレントミラー回路１２４と、動作電流供給回路１２５とに大別されてなるものである。
電圧制御増幅用第１の差動増幅器１２１及び電圧制御増幅用第２の差動増幅器１２２は、基本的に同一の回路構成を有してなり、相互に差動的に動作するようになっているものである。
すなわち、電圧制御増幅用第１の差動増幅器１２１は、ｎｐｎ型の第７及び第８のトランジスタ（図１においては「Ｑ７」、「Ｑ８」と表記）７，８を主たる構成要素として構成されたものとなっている。第７及び第８のトランジスタ７，８は、エミッタ同士が後述する動作電流供給回路１２５のｎｐｎ型の第４のトランジスタ（図１においては「Ｑ４」と表記）４のコレクタに接続されており、その動作電流が定まるようになっている。
【００１６】
一方、電圧制御増幅用第２の差動増幅器１２２は、ｎｐｎ型の第９及び第１０のトランジスタ（図１においては「Ｑ９」、「Ｑ１０」と表記）９，１０を主たる構成要素として構成されたものとなっている。第９及び第１０のトランジスタ９，１０は、エミッタ同士が後述する動作電流供給回路１２５のｎｐｎ型の第６のトランジスタ（図１においては「Ｑ６」と表記）６のコレクタに接続されており、その動作電流が定まるようになっている。
そして、第７のトランジスタ７と第９のトランジスタ９は、ベースが共に、後述する利得制御電圧発生部１７０のｎｐｎ型の第１８のトランジスタ（図１においては「Ｑ１８」と表記）１８のエミッタに接続されている。
また、第８のトランジスタ８と第１０のトランジスタ１０は、ベースが共に、後述する利得制御電圧発生部１７０のｎｐｎ型の第１９のトランジスタ（図１においては「Ｑ１９」と表記）１９のエミッタに接続されている。
【００１７】
一方、第７のトランジスタ７のコレクタには、先の変換用抵抗器５３が接続されており、入力電流Ｉiが入力されるようになっている。
さらに、第７のトランジスタ７のコレクタと、第９のトランジスタ９のコレクタは、能動負荷用第１のカレントミラー回路１２３及びＮチャンネル型の第２のＭＯＳＦＥＴ（図１においては「Ｍ２」と表記）４５を介して相互に接続されている。
すなわち、まず、能動負荷用第１のカレントミラー回路１２３は、ｐｎｐ型の第１１乃至第１３のトランジスタ（図１においてはそれぞれ「Ｑ１１」、「Ｑ１２」、「Ｑ１３」と表記）１１〜１３を具備してなり、第１３のトランジスタ１３のコレクタと第７のトランジスタ７のコレクタとが、第１２のトランジスタ１２のコレクタと第２のＭＯＳＦＥＴ４５のドレインとが、それぞれ接続されている。そして、第２のＭＯＳＦＥＴ４５のソースと第９のトランジスタ９のコレクタとが接続されており、第９のトランジスタ９のコレクタ電流に対応した電流が、第１３のトランジスタ１３のコレクタ電流として流すことができるようになっている。なお、第１１のトランジスタ１１は、ベースとコレクタとが相互に接続されて、いわゆるダイオード接続状態とされており、また、第１１及び第１２のトランジスタ１１，１２のベースは相互に接続されている。さらに、第１１及び第１２のトランジスタ１１，１２のエミッタは共に、電源電圧Ｖccが印加されるようになっている。そして、第１３のトランジスタ１３は、エミッタが第１１のトランジスタ１１のコレクタに、ベースが第１２のトランジスタ１２のコレクタに、それぞれ接続されたものとなっている。
【００１８】
一方、第８のトランジスタ８のコレクタと、第１０のトランジスタ１０のコレクタは、能動負荷用第２のカレントミラー回路１２４及びＮチャンネル型の第３のＭＯＳＦＥＴ（図１においては「Ｍ３」と表記）４６を介して相互に接続されている。
すなわち、能動負荷用第２のカレントミラー回路１２４は、ｐｎｐ型の第１４乃至第１６のトランジスタ（図１においてはそれぞれ「Ｑ１４」、「Ｑ１５」、「Ｑ１６」と表記）１４〜１６を具備してなり、第１６のトランジスタ１６のコレクタと第１０のトランジスタ１０のコレクタとが、第１４のトランジスタ１４のコレクタと第３のＭＯＳＦＥＴ４６のドレインとが、それぞれ接続されている。そして、第３のＭＯＳＦＥＴ４６のソースと第８のトランジスタ８のコレクタとが接続されており、第８のトランジスタ８のコレクタ電流に対応した電流が、第１６のトランジスタ１６のコレクタ電流として流すことができるようになっている。なお、第１５のトランジスタ１５は、ベースとコレクタとが相互に接続されて、いわゆるダイオード接続状態とされており、また、第１４及び第１５のトランジスタ１４，１５のベースは相互に接続されている。さらに、第１４及び第１５のトランジスタ１４，１５のエミッタは共に、電源電圧Ｖccが印加されるようになっている。そして、第１６のトランジスタ１６は、エミッタが第１５のトランジスタ１５のコレクタに、ベースが第１４のトランジスタ１４のコレクタに、それぞれ接続されたものとなっている。
【００１９】
また、先の第２及び第３のＭＯＳＦＥＴ４５，４６は、ゲートが共に、Ｎチャンネルの第１のＭＯＳＦＥＴ（図１においては「Ｍ１」と表記）４４のゲートと接続されており、この第１のＭＯＳＦＥＴ４４は、ゲートとドレインとが接続されて、第２の定電流源７６に接続されており、定電流Ｉ2が供給されるようになっている。なお、第１のＭＯＳＦＥＴ４４のソースは、所定の基準電圧が印加されるようになっている。
【００２０】
動作電流供給回路１２５は、ｐｎｐ型の第１及び第２のトランジスタ（図１においてはそれぞれ「Ｑ１」」「Ｑ２」と表記）１，２からなる動作電流供給用差動増幅器１２６と、動作電流供給用第１及び第２のカレントミラー回路１２７，１２８とから構成されたものとなっている。
すなわち、第１及び第２のトランジスタ１，２は、エミッタ同士が接続されると共に、第１の定電流源７５に接続されて、定電流Ｉ1が供給されるようになっている。また、第１のトランジスタ１のベースは、所定の基準電圧が印加されるようになっている一方、第２のトランジスタ２のベースは、変換用抵抗器５３と第７のトランジスタ７のコレクタの接続点に接続されており、第１及び第２のトランジスタ１，２は、後述するように、入力信号の電圧レベルに応じた電流Ｉiに応じて、差動的に動作するようになっている。
【００２１】
第１のトランジスタ１のコレクタには、ｎｐｎ型の第３及び第４のトランジスタ（図１においてはそれぞれ「Ｑ３」、「Ｑ４」と表記）３，４からなる動作電流供給用第１のカレントミラー回路１２７に接続されており、第１のトランジスタ１のコレクタ電流に応じた電流が、先の電圧制御増幅用第１の差動増幅器１２１の第７及び第８のトランジスタ７，８のエミッタにコレクタが接続された第４のトランジスタ４に流されるようになっている。すなわち、第３のトランジスタ３のベースとコレクタとは、相互に接続されて、いわゆるダイオード接続状態とされており、また、コレクタは、第１のトランジスタ１のコレクタに、エミッタは、アースに接続されたものとなっている。そして、第３及び第４のトランジスタ３，４のベースが相互に接続されており、第４のトランジスタ４のエミッタは、アースに接続されたものとなっている。
【００２２】
一方、第２のトランジスタ２のコレクタには、ｎｐｎ型の第５及び第６のトランジスタ（図１においてはそれぞれ「Ｑ５」、「Ｑ６」と表記）５，６からなる動作電流供給用第２のカレントミラー回路１２８が接続されており、第２のトランジスタ２のコレクタ電流に応じた電流が、先の電圧制御増幅用第２の差動増幅器１２２の第９及び第１０のトランジスタ９，１０のエミッタにコレクタが接続された第６のトランジスタ６に流されるようになっている。すなわち、第５のトランジスタ５のベースとコレクタとは、相互に接続されて、いわゆるダイオード接続状態とされており、また、コレクタは、第２のトランジスタ２のコレクタに、エミッタは、アースにそれぞれ接続されたものとなっている。そして、第５及び第６のトランジスタ５，６のベースが相互に接続されており、第６のトランジスタ６のエミッタは、アースに接続されたものとなっている。
【００２３】
終段電流・電圧変換部１８０は、先の電圧制御増幅部１２０を構成する電圧制御増幅用第２の差動増幅器１２２の第１０のトランジスタ１０のコレクタから得られる電流Ｉoを電圧信号に変換して出力するためのもので、演算増幅器４８を中心にして構成されたものとなっている。すなわち、演算増幅器４８の反転入力端子は、第１０のトランジスタ１０のコレクタに接続される一方、非反転入力端子は、所定の基準電圧が印加されるようになっている。また、演算増幅器４８の反転入力端子と出力端子との間には、帰還用の第４の抵抗器（図１においては「Ｒ４」と表記）５４が接続されており、反転増幅がなされるようになっている。
【００２４】
基準電流発生部１３０は、外部から入力される外部基準電流設定用電圧Ｖ_CONTに応じた基準電流を発生するためのもので、演算増幅器４９を中心にして構成された基準電流発生回路１３１と、基準電流伝達用カレントミラー回路１３２とから構成されたものとなっている。
基準電流発生回路１３１は、非反転入力端子にCONT入力端子８０を介して外部からの外部基準電流設定用電圧Ｖ_CONTが印加されるようにされた演算増幅器４９を供え、この演算増幅器４９の出力端子は、ｎｐｎ型の第２０のトランジスタ（図２においては「Ｑ２０」と表記）２０のベースに接続されている。そして、第２０のトランジスタ２０のエミッタは、演算増幅器４９の反転入力端子へ接続されており、第２０のトランジスタ２０のベース・エミッタを介していわゆるフィードバックループが形成されて、演算増幅器４９は、いわゆるボルテージフォロアの動作が得られるようになっている。
さらに、第２０のトランジスタ２０のエミッタとアースとの間には、電流設定用抵抗器（図２においては「Ｒ５」と表記）５５が接続されており、第２０のトランジスタ２０を流れる基準電流の大きさがこの電流設定用抵抗器５５の大きさによって定まるようになっている（詳細は後述）。
【００２５】
基準電流伝達用カレントミラー回路１３２は、ｐｎｐ型の第２１乃至第２４のトランジスタ（図２においてはそれぞれ「Ｑ２１」、「Ｑ２２」、「Ｑ２３」、「Ｑ２４」と表記）２１〜２４を主たる構成要素としてなり、先の第２０のトランジスタ２０のコレクタ電流に対応した電流が、第２３及び第２４のトランジスタ２３，２４から、それぞれ出力されるようになっているものである。
すなわち、まず、第２２乃至第２４のトランジスタ２２〜２４のベースは、相互に接続されたものとなっている。
そして、第２２のトランジスタ２２は、エミッタに第７の抵抗器（図２においては「Ｒ７」と表記）５７を介して電源電圧Ｖccが印加されるようになっている一方、コレクタが第２０のトランジスタ２０のコレクタに接続されている。また、第２２のトランジスタ２２のベースには、第２１のトランジスタ２１のエミッタが接続され、第２１のトランジスタ２１のベースは、第２２のトランジスタ２２のコレクタに接続される一方、第２１のトランジスタ２１のコレクタは、アースに接続されている。
【００２６】
さらに、第２３のトランジスタ２３のエミッタは、第９の抵抗器（図２においては「Ｒ９」と表記）５９を介して、第２４のトランジスタ２４のエミッタは、第１１の抵抗器（図２においては「Ｒ１１」と表記）６１を介して、共に電源電圧Ｖccが印加されるようになっている。そして、第２３のトランジスタ２３のコレクタは、後述する差電流生成部１５０の第２９のトランジスタ（図２においては「Ｑ２９」と表記）２９のコレクタに、第２４のトランジスタ２４のコレクタは、第３３のトランジスタ（図２においては「Ｑ３３」と表記）３３のコレクタ及び第３５のトランジスタ（図２においては「Ｑ３５」と表記）３５のベースにそれぞれ接続されたものとなっている。
【００２７】
交流電圧・直流電流変換部１４０は、初段増幅部１００の出力電圧に応じた電流を出力するもので、その出力は、差電流生成部１５０へ入力されるようになっている。
この構成例における交流電圧・直流電流変換部１４０は、交流・直流電圧変換回路１４１と、電圧・電流変換回路１４２と、変換電流伝達用カレントミラー回路１４３とに大別されてなるものとなっている。
交流・直流電圧変換回路１４１は、初段増幅部１００により得られた交流電圧を、例えば、その平均値に等しい直流電圧に変換するもので、公知・周知の回路構成のものが好適である。
【００２８】
電圧・電流変換回路１４２は、演算増幅器５０と、ｎｐｎ型の第２５のトランジスタ（図２においては「Ｑ２５」と表記）２５とを主たる構成要素としてなるものである。すなわち、演算増幅器５０の非反転入力端子には、先の交流・直流電圧変換回路１４１の出力が印加されるようになっている。また、演算増幅器５０の反転入力端子には、第２５のトランジスタ２５のエミッタが、出力端子には、第２５のトランジスタ２５のベースが、それぞれ接続されて、いわゆるフィードバックループが形成されたものとなっている。
また、第２５のトランジスタ２５のエミッタとアースとの間には、第６の抵抗器（図２においては「Ｒ６」と表記）５６が接続されており、第２５のトランジスタ２５のコレクタ電流、すなわち、演算増幅器５０の出力電圧に応じた電流の大きさが、この第６の抵抗器５６によって設定されるようになっている。
そして、第２５のトランジスタ２５のコレクタは、変換電流伝達用カレントミラー回路１４３に接続されている。
【００２９】
すなわち、変換電流伝達用カレントミラー回路１４３は、電圧・電流変換回路１４２で得られた電流、すなわち、第２５のトランジスタ２５のコレクタ電流に対応した電流を、差電流生成部１５０へ流すためのものである。
この構成例においては、変換電流伝達用カレントミラー回路１４３は、ｐｎｐ型の第２６乃至第２８のトランジスタ（図２においてはそれぞれ「Ｑ２６」、「Ｑ２７」、「Ｑ２８」と表記）２６〜２８を主たる構成要素として構成されたものとなっている。
すなわち、まず、第２７のトランジスタ２７のエミッタは、第８の抵抗器（図２においては「Ｒ８」と表記）５８を介して、第２８のトランジスタ２８のエミッタは、第１０の抵抗器（図２においては「Ｒ１０」と表記）６０を介して、それぞれ電源電圧Ｖccが印加されるようになっている。
【００３０】
また、第２７及び第２８のトランジスタ２７，２８のベース同士は、相互に接続されていると共に、第２６のトランジスタ２６のエミッタが接続されている。さらに、第２７のトランジスタ２７のコレクタと第２６のトランジスタ２６のベースとが相互に接続されると共に、先の電圧・電流変換回路１４２の第２５のトランジスタ２５のコレクタに接続されている。
そして、第２６のトランジスタ２６のコレクタは、アースに接続される一方、第２８のトランジスタ２８のコレクタは、次述する差電流生成部１５０に接続されている。
【００３１】
差電流生成部１５０は、先の基準電流発生部１３０により得られた電流と、交流電圧・直流電流変換部１４０により得られた電流との差を生成して（詳細は後述）、後述する利得制御電圧発生部１７０へ、その差電流を入力するようになっているものである。
この構成例における差電流生成部１５０は、差電流生成用第１のカレントミラー回路１５１と、差電流生成用第２のカレントミラー回路１５２と、差電流生成用第３のカレントミラー回路１５３とに大別されて構成されたものとなっている。
差電流生成用第１のカレントミラー回路１５１は、ｎｐｎ型の第２９及び第３０のトランジスタ（図２においてはそれぞれ「Ｑ２９」、「Ｑ３０」と表記）２９，３０を有してなるもので、基準電流発生部１３０の第２３のトランジスタ２３のコレクタ電流に対応した電流を、第３０のトランジスタ３０から出力するようになっているものである。
すなわち、第２９のトランジスタ２９は、そのベースとコレクタとが接続されて、いわゆるダイオード接続状態とされると共に、そのベースは、第３０のトランジスタ３０のベースと接続される一方、コレクタは、第２３のトランジスタ２３のコレクタに、エミッタは、アースに、それぞれ接続されている。一方、第３０のトランジスタ３０のコレクタは、交流電圧・直流電流変換部１４０の第２８のトランジスタ２８のコレクタ及び差電流生成用第２のカレントミラー回路１５２の第３１のトランジスタ３１のコレクタに接続される一方、エミッタは、アースに接続されている。
【００３２】
差電流生成用第２のカレントミラー回路１５２は、ｎｐｎ型の第３１及び第３２のトランジスタ（図２においてはそれぞれ「Ｑ３１」、「Ｑ３２」と表記）３１，３２を有してなるもので、先の第２８のトランジスタ２８のコレクタ電流と、第３０のトランジスタ３０のコレクタ電流の差電流を、第３２のトランジスタ３２のコレクタ電流として出力するようになっているものである。
すなわち、第３１のトランジスタ３１は、そのベースとコレクタとが接続されて、いわゆるダイオード接続状態とされると共に、そのベースは、第３２のトランジスタ３２のベースと接続される一方、エミッタは、アースに接続されている。一方、第３２のトランジスタ３２のコレクタは、次述する差電流生成用第３のカレントミラー回路１５３の第３３のトランジスタ３３のコレクタに、エミッタは、アースに、それぞれ接続されたものとなっている。
【００３３】
差電流生成用第３のカレントミラー回路１５３は、ｎｐｎ型の第３３乃至第３５のトランジスタ（図２においてはそれぞれ「Ｑ３３」、「Ｑ３４」、「Ｑ３５」と表記）３３〜３５並びにｐｎｐ型の第３６及び第３７のトランジスタ（図２においてはそれぞれ「Ｑ３６」、「Ｑ３７」と表記）３６，３７からなるもので、第２４のトランジスタ２４のコレクタ電流と、第３２のトランジスタ３２のコレクタ電流の差電流を第３７のトランジスタ３７のコレクタ電流として、次述する制御電流発生部１６０へ出力するようになっているものである。
すなわち、第３３乃至第３５のトランジスタ３３〜３５により初段カレントミラー回路１５３ａが構成され、第３６及び第３７のトランジスタ３６，３７により後段カレントミラー回路１５３ｂが構成されたものとなっている。
まず、初段カレントミラー回路１５３ａにおいて、第３３のトランジスタ３３と第３４のトランジスタ３４のベース同士は接続されている。また、第３３のトランジスタ３３のコレクタには、第３５のトランジスタ３５のベースが、ベースには、第３５のトランジスタ３５のエミッタが、それぞれ接続されており、第３５のトランジスタ３５のコレクタには、電源電圧Ｖccが印加されるようになっている。
そして、第３３のトランジスタ３３のエミッタは、第１２の抵抗器（図２においては「Ｒ１２」と表記）６２を介して、第３４のトランジスタ３４のエミッタは、第１３の抵抗器（図２においては「Ｒ１３」と表記）６３を介して、それぞれアースに接続される一方、第３４のトランジスタ３４のコレクタは、第３６のトランジスタ３６のコレクタに接続されている。
【００３４】
後段カレントミラー回路１５３ｂにおいては、まず、第３６のトランジスタ３６は、ベースとコレクタとが接続されて、いわゆるダイオード接続状態とされると共に、そのベースは、第３７のトランジスタ３７のベースと接続されている。そして、第３６のトランジスタ３６のエミッタは、第１４の抵抗器（図２においては「Ｒ１４」と表記）６４を介して、第３７のトランジスタ３７のエミッタは、第１５の抵抗器（図２においては「Ｒ１５」と表記）６５を介して、共に電源電圧Ｖccが印加されるようになっており、さらに、第３７のトランジスタ３７のコレクタは、次述する制御電流発生部１６０の第３８のトランジスタ３８のベースに接続されている。
【００３５】
制御電流発生部１６０は、制御電流発生部用差動増幅器１６１と、制御電流発生部用第１及び第２のカレントミラー回路１６２，１６３とに大別されて構成されたものとなっており、先の差電流生成部１５０の出力電流に応じた電流を後述する利得制御電圧発生部１７０へ出力するようになっているものである（詳細は後述）。
制御電流発生部用差動増幅器１６１は、ｐｎｐ型の第３８及び第３９のトランジスタ（図１においてはそれぞれ「Ｑ３８」、「Ｑ３９」と表記）３８，３９を用いて、差動的に動作するように構成されてなるものである。
すなわち、第３８及び第３９のトランジスタ３８，３９は、エミッタ同士が接続されると共に、第４の定電流源７８に接続されており、定電流Ｉ4が供給されるようになっている。また、第３８のトランジスタ３８のベースには、ベース抵抗器としての第１６の抵抗器（図２においては「Ｒ１６」と表記）６６を介して、第３９のトランジスタ３９のベースには、ベース抵抗器としての第１７の抵抗器（図２においては「Ｒ１７」と表記）６７を介して、共に所定のバイアス電圧Ｖbが印加されるようになっている。
そして、第３８のトランジスタ３８のコレクタは、制御電流発生部用第１のカレントミラー回路１６２の第４１のトランジスタ（図２においては「Ｑ４１」と表記）４１のコレクタに、第３９のトランジスタ３９のコレクタは、制御電流発生部用第２のカレントミラー回路１６３の第４２のトランジスタ（図２においては「Ｑ４２」と表記）４２のコレクタに、それぞれ接続されたものとなっている。
【００３６】
制御電流発生部用第１のカレントミラー回路１６２は、ｎｐｎ型の第４０及び第４１のトランジスタ４０，４１により構成されてなるもので、先の制御電流発生部用差動増幅器１６１の第３８のトランジスタ３８のコレクタ電流に応じた電流を、第４０のトランジスタ４０に出力するようになっているものである。
すなわち、まず、第４１のトランジスタ４１は、ベースとコレクタとが相互に接続されて、いわゆるダイオード接続状態とされると共に、そのベースは、第４０のトランジスタ（図２においては「Ｑ４０」と表記）４０のベースと接続される一方、エミッタは、第１９の抵抗器（図２においては「Ｒ１９」と表記）６９を介してアースに接続されている。
そして、第４０のトランジスタ４０のエミッタが、第１８の抵抗器（図２においては「Ｒ１８」と表記）６８を介してアースに接続される一方、コレクタは、後述する利得制御電圧発生部１７０の第１８のトランジスタ１８のエミッタに接続されている。
【００３７】
一方、制御電流発生部用第２のカレントミラー回路１６３は、ｎｐｎ型の第４２及び第４３のトランジスタ４２，４３により構成されてなるもので、先の制御電流発生部用差動増幅器１６１の第３９のトランジスタ３９のコレクタ電流に応じた電流を、第４３のトランジスタ４３に出力するようになっているものである。
すなわち、まず、第４２のトランジスタ４２は、ベースとコレクタとが相互に接続されて、いわゆるダイオード接続状態とされると共に、そのベースは、第４３のトランジスタ（図１においては「Ｑ４３」と表記）４３のベースと接続される一方、エミッタは、第２０の抵抗器（図２においては「Ｒ２０」と表記）７０を介してアースに接続されている。
そして、第４３のトランジスタ４３のエミッタが、第２１の抵抗器（図２においては「Ｒ２１」と表記）７１を介してアースに接続される一方、コレクタは、後述する利得制御電圧発生部１７０の第１９のトランジスタ１９のエミッタに接続されている。
【００３８】
利得制御電圧発生部１７０は、先の電圧制御増幅部１２０のための制御電圧Ｖｃを発生するようになっているもので、ｎｐｎ型の第１７乃至第１９のトランジスタ（図１においてはそれぞれ「Ｑ１７」、「Ｑ１８」、「Ｑ１９」と表記）１７〜１９を用いてなるものである。
すなわち、第１７乃至第１９のトランジスタ１７〜１９は、ベースが共通に接続される一方、第１７のトランジスタ１７は、ベースとコレクタとが接続されて、いわゆるダイオード接続状態とされ、さらに、そのコレクタは、第３の定電流源７７が接続されて、定電流Ｉ3が供給されるようになっている。また、第１８及び第１９のトランジスタ１８，１９のコレクタには、共に電源電圧Ｖccが印加されるようになっている。そして、第１７のトランジスタ１７のエミッタには、所定の基準電圧が印加されるようになっている。
【００３９】
次に、上記構成における動作について説明することとする。
まず、信号源７９により初段増幅部１００に入力電圧が印加されると、初段増幅部１００により増幅出力された信号は、変換用抵抗器５３により電流信号Ｉiに変換されて電圧制御増幅部１２０の第７のトランジスタ７のコレクタに流れ込みコレクタ電流となる。電流Ｉiが正の場合（図１において実線矢印方向に流れる場合）、第２のトランジスタ２のベース電位は、第１のトランジスタ１のベース電位に比して高くなる。そのため、第２のトランジスタ２のコレクタ電流は減少し、それに伴い電圧制御増幅用第２の差動増幅器１２２の電流が減少する一方、第１のトランジスタ１のコレクタ電流は増加し、それに伴い電圧制御増幅用第１の差動増幅器１２１の電流が増加することとなる。
【００４０】
そのため、電圧制御増幅部１２０の出力電流Ioは、図１に実線矢印で示された方向に増加することとなる。すなわち、換言すれば、電圧制御増幅部１２０から終段電流・電圧変換部１８０へ流れ込む電流量が増加することとなる。
一方、電流Ｉiが、上述したのとは逆方向となる場合には、電圧制御増幅部１２０の動作も上述したのとは逆となる。すなわち、電圧制御増幅第１の差動増幅器１２１の電流が減少する一方、電圧制御増幅用第２の差動増幅器１２２の電流が増加し、そのため、電流Ｉoは、図１に示された実線矢印方向と反対方向に増加することとなる。
なお、入力信号の位相は、初段増幅部１００で反転され、電圧制御増幅部１２０及び終段電流・電圧変換部１８０でそれぞれ反転される結果、入力信号と終段電流・電圧変換部１８０の出力信号の位相は同位相となる。
【００４１】
ところで、初段増幅部１００で増幅された入力信号は、交流電圧・直流電流変換部１４０において直流電流に変換されるが、その電流Ｉc25と入力信号Ｖinの関係は、下記する式４により表わされる。
【００４２】
Ｉc25＝Ｖin・Ｋ／Ｒ6・・・（式４）
【００４３】
ここで、Ｋは、初段増幅部１００の演算増幅器４７及び交流電圧・直流電流変換部１４０による変換係数であり、Ｒ6は、第６の抵抗器５６の抵抗値である。また、CONT入力端子８０に外部から印加される外部基準電流設定用電圧Ｖ_CONTと基準電流発生部１３０において電流設定用抵抗器５５に流れる基準電流Ｉrefとの間には、次の式５が成立する。
【００４４】
Ｉref＝Ｖ_CONT／Ｒ5・・・（式５）
【００４５】
ここで、Ｒ5は、電流設定用抵抗器５５の抵抗値である。
これより、基準電流伝達用カレントミラー回路１３２の第２３及び第２４のトランジスタ２３，２４のそれぞれのコレクタ電流Ｉc23，Ｉc24（すなわち、換言すれば、第１の基準電流及び第２の基準電流）は、次の式６及び式７として表わされる。
【００４６】
Ｉc23＝（Ｖ_CONT／Ｒ5）×Ｌ・・・（式６）
【００４７】
Ｉc24＝（Ｖ_CONT／Ｒ5）×Ｍ・・・（式７）
【００４８】
ここで、第２２乃至第２４のトランジスタ２２〜２４により構成されるカレントミラー回路のいわゆるカレントミラーの電流比は、次のように設定されているものとする。
【００４９】
Ｉc23＝Ｉc22×Ｌ
【００５０】
Ｉc24＝Ｉc22×Ｍ
【００５１】
なお、ここでＩc22は、第２２のトランジスタ２２のコレクタ電流である。
そして、上述の第２３のトランジスタ２３のコレクタ電流Ｉc23は、差電流生成用第１のカレントミラー回路１５１を介して差電流生成用第２のカレントミラー回路１５２へ伝達されると共に、交流電圧・直流電流変換部１４０の出力電流である第２５のトランジスタ２５のコレクタ電流Ｉc25が、第２７及び第２８のトランジスタ２７，２８による変換電流伝達用カレントミラー回路１４３を介して差電流生成用第２のカレントミラー回路１５２へ伝達される。その結果、差電流生成用第２のカレントミラー回路１５２へは、この二つの電流Ｉc25，Ｉc23の差電流が流れ込み、第３２のトランジスタ３２のコレクタ電流Ｉc32として出力されることとなる。
したがって、電流Ｉc32は、先の式４及び式６を用いて次の式８のように表すことができる。
【００５２】
Ｉc32＝Ｖin・Ｋ／Ｒ6−（Ｖ_CONT／Ｒ5）×Ｌ・・・（式８）
【００５３】
さらに、この電流Ｉc32と、基準電流伝達用カレントミラー回路１３２の第２４のトランジスタ２４のコレクタ電流Ｉc24との差電流が、差電流生成用第３のカレントミラー回路１５３の第３７のトランジスタ３７のコレクタ電流Ｉc37として出力される。
この電流Ｉc37は、上述の式７及び式８を用いて次の式９により表される。
【００５４】
Ｉc37＝（Ｖ_CONT／Ｒ5）（Ｌ＋Ｍ）−Ｖin・Ｋ／Ｒ6・・・（式９）
【００５５】
ここで、差電流生成部１５０の出力電流である電流Ｉc37と入力信号Ｖinとの関係は次のようになっている。
すなわち、まず、Ｉc37≦０として式９をＶinについて解くと、次の式１０の如くとなる。
【００５６】
Ｖin≧Ｒ6（Ｌ＋Ｍ）Ｖ_CONT／（Ｒ5×Ｋ）・・・（式１０）
【００５７】
これより、Ｖinが式１０を満たすレベルでは、電流Ｉc37は流れ出ず、制御電流発生部用差動増幅器１６１を構成する第３８及び第３９のトランジスタ３８，３９のベース電位は等しくなり、その結果、制御電流発生部用第１のカレントミラー回路１６２の出力電流である第４０のトランジスタ４０のコレクタ電流Ｉc40と、制御電流発生部用第２のカレントミラー回路１６３の出力電流である第４３のトランジスタ４３のコレクタ電流Ｉc43は等しくなる（Ｉc40＝Ｉc43）。そのため、利得制御電圧発生部１７０の第１８のトランジスタ１８のベース・エミッタ間電圧と、第１９のトランジスタ１９のベース・エミッタ間電圧は等しくなり、電圧制御増幅用第１の差動増幅器１２１を構成する第７及び第８のトランジスタ７，８のベース電位と、電圧制御増幅用第２の差動増幅器１２２を構成する第９及び第１０のトランジスタ９，１０のベース電位は、同電位となる。
【００５８】
ここで、第７及び第８のトランジスタ７，８のベース電位と、第９及び第１０のトランジスタ９，１０のベース電位との差は、制御電圧Ｖｃであり、先の電圧制御増幅用第１の差動増幅器１２１への入力電流Ｉiと、電圧制御増幅用第２の差動増幅器１２２の出力電流Ｉoとの関係は、次の式１１の如くとなる。
【００５９】
Ｉo＝Ｉi×exp(Ｖｃ／Ｖt)・・・（式１１）
【００６０】
ここで、Ｖtは、いわゆるサーマル電圧である。
上述のように第７及び第８のトランジスタ７，８のベース電位と、第９及び第１０のトランジスタ９，１０のベース電位とが等しい場合、Ｖｃ＝０であるため、式１１よりＩo＝Ｉiとなる。この場合、Ｒ1＝Ｒ2である場合には、本回路の入出力利得は、初段増幅部１００の利得で決定されることとなる。
一方、入力信号Ｖinが徐々に低下する場合を考える。
【００６１】
すなわち、Ｖin≦Ｒ6（Ｌ＋Ｍ）Ｖ_CONT／（Ｒ5×Ｋ）・・・（式１２）
【００６２】
が成立すると、Ｉc37＞０となり、第３７のトランジスタ３７からの電流が第１６の抵抗器に流れ込み電圧降下が生ずるため、Ｉc40が減少する一方、Ｉc43が増加することとなる。このため、制御電圧Ｖｃは、負の値になり、電圧制御増幅部１２０における電流利得（式１１参照）は、減少することとなる。なお、ここで、Ｉc37＝０となる際の入力電圧ＶinをＶinAと定義する。そして、さらにＶinが減少して、Ｉc32＜０となると、入力信号Ｖinについて、式８を基に、次の式１３で表される関係が成立する。
【００６３】
Ｖin≦Ｒ6・Ｌ・Ｖ_CONT／Ｒ5・・・（式１３）
【００６４】
この式１３が成立する状態においては、Ｉc24のみが第３７のトランジスタ３７へ伝達されることとなる。すなわちＩc24が全てＩc37となる。この条件下においては、第３８のトランジスタ３８は非動作状態となり、第３９のトランジスタ３９が動作状態で、第４の定電流源７８の定電流Ｉ4が全て第３２のトランジスタ３２のコレクタ電流Ｉc43になるとすると、Ｉc43＝Ｉ4で、かつ、Ｉc40＝０となる。
なお、ここで、Ｉc32＝０となる際の入力電圧ＶinをＶinBと定義する。
【００６５】
そして、Ｉc40＝０であるため、第１８のトランジスタ１８のコレクタ電流は、第７及び第９のトランジスタ７，９のベース電流のみとなる。したがって、第１８のトランジスタ１８のベース・エミッタ間電圧Ｖbe18は、次の式１４で表される大きさとなる。
【００６６】
Ｖbe18＝Ｖt×ｌｎ（２Ｉb／Ｉs）・・・（式１４）
【００６７】
ここで、Ｖtは、いわゆるサーマル電圧であり、Ｉbは、第７及び第９のトランジスタ７，９のベース電流である。また、Ｉsは、トランジスタのｐｎ接合部分における逆方向飽和電流である。なお、ｌｎは、自然対数である。
一方、第１９のトランジスタ１９のベース・エミッタ間電圧Ｖbe19は、Ｉ4＞Ｉbであるとして、Ｉbを無視できるとすると次の式１５で表される。ここでのＩbは、第８及び第１０のトランジスタ８，１０のベース電流である。
【００６８】
Ｖbe19＝Ｖt×ｌｎ（Ｉ4／Ｉs）・・・（式１５）
【００６９】
式１４及び式１５を用いて制御電圧Ｖｃを表せば、次の式１６の如くとなる。
【００７０】
Ｖｃ＝Ｖbe18−Ｖbe19＝Ｖt×ｌｎ（２・Ｉb／Ｉ4）・・・（式１６）
【００７１】
そして、電圧制御増幅部１２０における電流利得の減衰量ＡＴＴは、次の式１７のように表される。
【００７２】
ＡＴＴ＝２・Ｉb／Ｉ4・・・（式１７）
【００７３】
ここで、第７及び第９のトランジスタ７，９の電流増幅率をｈfeとすると、式１７は、次の式１８のように書き表される。
【００７４】
ＡＴＴ＝Ｉ1／（２・Ｉ4×ｈfe）・・・（式１８）
【００７５】
ここで、Ｉ1は、第１の定電流源７５の定電流である。
結局、上述した構成、動作を有してなるノイズリダクション機能を有する増幅回路の入出力特性は、図３に示されたようなものとなる。すなわち、入力信号Ｖinのレベルが零から所定値ＶinBまで、すなわち、先に定義したように、入力信号Ｖinのレベルが零からＩc32＝０となるレベルまでは、出力レベルは、入力レベルの増大に関わらず所定値Ｖ_noiseに保持される（図３参照）。
そして、入力信号のレベルがＶinBを越えると、入力信号のレベルの増大と共に出力レベルも増大するようになる。なお、入力信号のレベルがＶinA（ＶinB＜ＶinA）の点を境として、その前後において、増幅度が変化している。すなわち、入力信号のレベルがＶinAより小となる領域では、入力信号のレベルがそれ以降の領域に比して増幅度が若干小さくなっている（図３参照）。
【００７６】
次に、不要な入力信号がどの程度減衰されるかについて説明する。
まず、不要な入力信号Ｖniがあった場合、先の式１８で減衰するとして、その際の終段電流・電圧変換部１８０から得られる出力電圧Ｖoutは、変換用抵抗器５３の抵抗値Ｒ3＝第４の抵抗器５４の抵抗値Ｒ4であるとの条件の下、次の式１９のようになる。
【００７７】
Ｖout＝Ｒ2×Ｉ1×Ｖni／（Ｒ1×２・Ｉ4×ｈfe）・・・（式１９）
【００７８】
一方、図１及び図２に示された回路構成における出力雑音Ｖ_noiseは、次の式２０のように表される。
【００７９】
ave（Ｖ_noise ²）＝｛ave（Ｖ_innoise ²）×｜Ｒ2／Ｒ1｜²＋ave（Ｖ_OP1noise ²）×｜１＋Ｒ2／Ｒ1｜²＋４Ｋ・Ｔ（Ｒ2²／Ｒ1）Δｆ＋４Ｋ・Ｔ・Ｒ・２Δｆ＋ave（Ｖ_OP3noise ²）×｜Ｒ4／Ｒ3｜²＋４Ｋ・Ｔ（Ｒ4²／Ｒ3）Δｆ｝ＡＴＴ²＋４Ｋ・Ｔ・Ｒ・４Δｆ＋ave（Ｖ_OP2noise ²）・・・（式２０）
【００８０】
ここで、Ｖ_OP1noiseは、初段増幅部１００の演算増幅器４７の入力換算雑音、Ｖ_OP2noiseは、終段電流・電圧変換部１８０の演算増幅器４８の入力換算雑音、Ｖ_OP3noiseは、第１及び第２のトランジスタ１，２により構成された電圧制御増幅用第１の差動増幅器１２１における入力換算雑音、ＡＴＴは、先の式１８により定義された減衰量である。また、ここで、記述の便宜上、ave（Ｖ_noise ²）は、Ｖ_noiseの自乗平均を、ave（Ｖ_innoise ²）は、Ｖ_innoiseの自乗平均を、ave（Ｖ_OP1noise ²）は、Ｖ_OP1noiseの自乗平均を、ave（Ｖ_OP2noise ²）は、Ｖ_OP2noiseの自乗平均を、ave（Ｖ_OP3noise ²）は、Ｖ_OP3noiseの自乗平均を、それぞれ表すものとする。
仮に、減衰量ＡＴＴが十分大きいとすると、式２０は、次の式２１のように近似することができる。
【００８１】
ave（Ｖ_noise ²）＝４Ｋ・Ｔ・Ｒ・４Δｆ＋ave（Ｖ_OP1noise ²）・・・（式２１）
【００８２】
不要雑音Ｖnoは、式１９と式２１とから、次の式２２の如くとなる。
【００８３】
ave（Ｖno²）＝｜Ｒ2／Ｒ1｜²×｛Ｉ1／（２・Ｉ4×ｈfe）｝²×ave（Ｖni²）＋ave（Ｖ_noise ²）・・・（式２２）
【００８４】
ここで、具体的な数値例を挙げてみると、例えば、Ｉ1＝Ｉ4、ｈfe＝１００とした場合、式２２に対応する従来回路における不要雑音を表す式３と、第１項について比較してみると、式２２の場合、式３の１／４００００になる。また、第２項については、先の式２で表される従来の大きさに対して、本発明の実施の形態では、先の式２０で表されるように減衰量ＡＴＴが寄与するものとなっていることから本発明の実施の形態におけるもののほうが小さいということができる。このように、本発明の実施の形態におけるノイズリダクション機能を有する増幅回路においては、不要な入力信号が減衰されると共に、雑音レベル自体が減衰され、必要な信号のみが所定の利得で増幅され、いわゆるシステム全体のＳ／Ｎが向上されることとなるものである。
また、式１０及び式１３で表されたように、外部基準電流設定用電圧Ｖ_CONTの大きさを変えることにより、入力信号を不要な信号として低利得状態とする際の、その入力信号のレベルを所望のレベルに設定することが可能となっている。
【００８５】
【発明の効果】
以上、述べたように、本発明によれば、入力信号が所定のレベル以下では、大きな減衰が得られ、所定レベル以上の入力信号に対しては所定増幅度で増幅されるような構成とすることにより、不要な信号や雑音が不必要に増幅出力されるようなことがなくなり、Ｓ／Ｎ比の良好な増幅信号を得ることができる。
また、外部基準電流設定用電圧に応じて、基準電流の大きさが設定できるようにしたので、大きな減衰を与えるべき入力信号のレベルを所望により変えることができ、フレキシビリティのある増幅回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるノイズリダクション機能を有する増幅回路の回路構成例の一部を示す回路図である。
【図２】図１に示された回路構成例に接続される残りの回路部分を示す回路図である。
【図３】入出力特性の一試験例を示す特性線図である。
【図４】従来の回路構成例を示す回路図である。
【符号の説明】
１００…初段増幅部
１１０…電圧・電流変換部
１２０…電圧制御増幅部
１３０…基準電流発生部
１４０…交流電圧・直流電流変換部
１５０…差電流生成部
１６０…制御電流発生部
１７０…利得制御電圧発生部
１８０…終段電流・電圧変換部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an amplifying circuit for a low-frequency signal and the like, and more particularly to a circuit for improving an attenuating action for an unnecessary signal such as noise.
[0002]
[Prior art]
As one of the well-known amplification circuits, for example, as shown in FIG. 4, an operational amplifier 85 is used. In some cases, a so-called inverting amplifier circuit is formed by connecting a feedback resistor R2 between the inverting input terminal and the output terminal of the operational amplifier.
It is well known and well known that the voltage gain of such an amplifier circuit can be obtained by the following equation (1) when the input signal is Vin and the output signal is Vout.
[0003]
Vout = − (R1 / R2) × Vin (Formula 1)
[0004]
Also, the noise V output from this amplifier circuit_noiseIs obtained by the following equation (2).
[0005]
ave (V_noise ²) = | R2 / R1 |²× ave (V_innoise ²) + | 1 + R2 / R1 |²× ave (V_OP1noise ²) + 4K ・ T (R2²/ R1) Δf + 4K · T · R · 2Δf (Formula 2)
[0006]
Here, for convenience of description, ave (V_noise ²) Is V_noiseIs the mean square of ave (V_innoise ²) Is V_innoiseIs the mean square of ave (V_OP1noise ²) Is V_OP1noiseLet the mean square of each be represented. And V_innoiseIs the output noise level of the signal source 86 and V_OP1noiseIs an input equivalent noise level of noise generated in the operational amplifier 85, K is a Boltzmann constant, T is an absolute temperature, R is an internal resistance, and Δf is a frequency bandwidth of the operational amplifier 85. It is. R1 and R2 are resistance values of resistors connected to the operational amplifier 85.
[0007]
[Problems to be solved by the invention]
By the way, in the conventional amplifier circuit, when an unnecessary signal Vni is input, the signal is amplified with the gain expressed by the above-described equation 1 and superimposed on the output noise of equation 2, so that finally The output noise Vno has a level represented by the following equation (3).
[0008]
ave (Vno²) = | R2 / R1 |²× ave (Vni²) + Ave (V_noise ²) ... (Formula 3)
[0009]
That is, the conventional circuit has a problem that an unnecessary signal is amplified, and as a result, the noise level of the entire circuit increases.
The present invention has been made in view of the above circumstances, and provides an amplifier circuit having a noise reduction function capable of suppressing amplification of an unnecessary input signal.
Another object of the present invention is to provide an amplifier circuit that attenuates unnecessary signal levels and noise levels, amplifies only necessary signals with a predetermined gain, and has a noise reduction function with a good S / N ratio. It is to provide.
Another object of the present invention is to provide an amplifier circuit having a noise reduction function capable of changing the level of an input signal to be attenuated as an unnecessary signal.
[0010]
[Means for Solving the Problems]
An amplifier circuit having a noise reduction function according to the first aspect of the present invention includes a voltage / current converter that converts an AC input voltage input from the outside into an AC current corresponding to the voltage level, and a predetermined control voltage. When applied, the current input from the voltage / current converterAgainst attenuationOn the other hand, other than the predetermined control voltage, a voltage control amplification unit that amplifies the current input from the voltage / current conversion unit according to the control voltage, and an output current of the voltage control amplification unit is a voltage. Final stage current / voltage converter for converting to signal and outputting, AC voltage / DC current converter for converting AC input voltage input from outside to DC current, and external reference current setting input from outside A reference current generator that generates a first reference current and a second reference current according to a voltage, a direct current obtained by the alternating voltage / direct current converter, and a reference current generator A first difference current that is a difference from the first reference current is generated, and a second difference current that is a difference between the first difference current and the second reference current generated by the reference current generation unit. A differential current generating unit for generating the differential current generating unit A control current generator for generating two control currents that increase or decrease differentially according to a second difference current, and a control voltage for the voltage control amplifier according to the two control currents of the control current generator And a gain control voltage generator.
[0011]
In such a configuration, in particular, the gain is changed in accordance with the control voltage from the gain control voltage generation unit, and the voltage control amplification unit configured to increase the attenuation is provided at the predetermined control voltage, while the input is provided. When the signal falls below a predetermined level, the above-mentioned predetermined control voltage is applied to the voltage control amplifier by the action of the difference current generator, the control current generator, and the gain control voltage generator. is there. With this configuration, unnecessary signals and noise levels are attenuated, while necessary signals are amplified.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 3.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, the circuit configuration will be described. An amplifier circuit having a noise reduction function (hereinafter referred to as “the present circuit”) according to an embodiment of the present invention includes a first stage amplifier 100, a voltage / current converter 110, a voltage Control amplifier 120, reference current generator 130, AC voltage / DC current converter 140, differential current generator 150, control current generator 160, gain control voltage generator 170, final stage current / voltage This is roughly divided into a conversion unit 180.
Although this circuit is shown separately in FIGS. 1 and 2 for the sake of display, the circuits shown in each figure are not separate, and are integrated as an amplifier circuit having a noise reduction function. 1, points A, B, C, and D indicated by so-called circle letters in FIG. 1 and points A, B, C, and D also indicated by circle letters in FIG. 2 respectively. Connected.
[0013]
The first stage amplifying unit 100 is for amplifying the input signal Vin to a level suitable for transmitting to the subsequent stage, and includes an operational amplifier 47, an input resistor (indicated as “R1” in FIG. 1) 51, and a feedback resistor. A so-called inverting amplifier circuit is configured using the device 52 (denoted as “R2” in FIG. 1). Note that the non-inverting input terminal of the operational amplifier 47 is held at ground or a predetermined voltage.
The output of the first stage amplifier 100 is input to a voltage / current converter 110 described below and an AC voltage / DC current converter 140 described later.
[0014]
The voltage / current converter 110 uses a conversion resistor ("R3" in FIG. 1) 53, and is inserted in series between the previous first stage amplifier 100 and a voltage controlled amplifier 120 described later, A current corresponding to the output voltage of the operational amplifier 47 flows into the collector of the seventh transistor 7 of the voltage controlled amplifier 120 or flows out of the collector of the thirteenth transistor 13.
[0015]
The voltage control amplification unit 120 amplifies the output of the first stage amplification unit 100 input through the voltage / current conversion unit 110 with an amplification degree according to a control voltage Vc from a gain control voltage generation unit 170 described later, The amplified signal is output to the final stage current / voltage conversion unit 180.
The voltage control amplification unit 120 includes a voltage control amplification first differential amplifier 121, a voltage control amplification second differential amplifier 122, an active load first current mirror circuit 123, and an active load first differential amplifier. The current mirror circuit 124 and the operating current supply circuit 125 are roughly divided into two.
The first differential amplifier 121 for voltage controlled amplification and the second differential amplifier 122 for voltage controlled amplification basically have the same circuit configuration and operate differentially with each other. It is what.
That is, the first differential amplifier 121 for voltage-controlled amplification is configured with npn-type seventh and eighth transistors (indicated as “Q7” and “Q8” in FIG. 1) 7 and 8 as main components. It has become. The emitters of the seventh and eighth transistors 7 and 8 are connected to the collector of an npn-type fourth transistor (indicated as “Q4” in FIG. 1) 4 of the operating current supply circuit 125 described later. The operating current is determined.
[0016]
On the other hand, the second differential amplifier 122 for voltage control amplification is composed mainly of npn-type ninth and tenth transistors (denoted as “Q9” and “Q10” in FIG. 1) 9 and 10. It has become. The ninth and tenth transistors 9 and 10 have their emitters connected to the collector of an npn-type sixth transistor (denoted as “Q6” in FIG. 1) 6 of the operating current supply circuit 125 described later. The operating current is determined.
The bases of the seventh transistor 7 and the ninth transistor 9 are both the emitters of npn-type eighteenth transistors (denoted as “Q18” in FIG. 1) 18 of the gain control voltage generator 170 described later. It is connected.
The bases of the eighth transistor 8 and the tenth transistor 10 are both the emitters of the npn-type 19th transistor (denoted as “Q19” in FIG. 1) 19 of the gain control voltage generator 170 described later. It is connected.
[0017]
On the other hand, the conversion resistor 53 is connected to the collector of the seventh transistor 7 so that the input current Ii is input.
Furthermore, the collector of the seventh transistor 7 and the collector of the ninth transistor 9 are the first current mirror circuit 123 for active load and the N-channel type second MOS FET (indicated as “M2” in FIG. 1). ) 45 to each other.
Specifically, the first active load first current mirror circuit 123 includes pnp-type eleventh to thirteenth transistors (represented as “Q11”, “Q12”, and “Q13” in FIG. 1, respectively) 11 to 13. And the collector of the thirteenth transistor 13 and the collector of the seventh transistor 7 are connected to the collector of the twelfth transistor 12 and the drain of the second MOS FET 45, respectively. The source of the second MOS FET 45 and the collector of the ninth transistor 9 are connected, and a current corresponding to the collector current of the ninth transistor 9 flows as the collector current of the thirteenth transistor 13. It can be done. The eleventh transistor 11 has a base and a collector connected to each other and is in a so-called diode connection state, and the bases of the eleventh and twelfth transistors 11 and 12 are connected to each other. . Further, the power supply voltage Vcc is applied to both the emitters of the eleventh and twelfth transistors 11 and 12. The thirteenth transistor 13 has an emitter connected to the collector of the eleventh transistor 11 and a base connected to the collector of the twelfth transistor 12.
[0018]
On the other hand, the collector of the eighth transistor 8 and the collector of the tenth transistor 10 are the second current mirror circuit 124 for active load and the N-channel third MOS FET (indicated as “M3” in FIG. 1). ) 46 to each other.
That is, the second current mirror circuit for active load 124 includes pnp-type 14th to 16th transistors (represented as “Q14”, “Q15”, and “Q16” in FIG. 1, respectively) 14 to 16. Thus, the collector of the sixteenth transistor 16 and the collector of the tenth transistor 10 are connected to the collector of the fourteenth transistor 14 and the drain of the third MOS FET 46, respectively. The source of the third MOS FET 46 and the collector of the eighth transistor 8 are connected, and a current corresponding to the collector current of the eighth transistor 8 flows as the collector current of the sixteenth transistor 16. It can be done. The fifteenth transistor 15 has a base and a collector connected to each other to form a so-called diode connection state, and the bases of the fourteenth and fifteenth transistors 14 and 15 are connected to each other. . Further, the power supply voltage Vcc is applied to the emitters of the fourteenth and fifteenth transistors 14 and 15. The sixteenth transistor 16 has an emitter connected to the collector of the fifteenth transistor 15 and a base connected to the collector of the fourteenth transistor 14.
[0019]
The gates of the second and third MOS FETs 45 and 46 are both connected to the gate of an N-channel first MOS FET (denoted as “M1” in FIG. 1) 44. One MOS FET 44 has a gate and a drain connected to each other and is connected to a second constant current source 76 to supply a constant current I2. A predetermined reference voltage is applied to the source of the first MOS FET 44.
[0020]
The operating current supply circuit 125 includes pnp-type first and second transistors (represented as “Q1” and “Q2” in FIG. 1) 1 and 2, respectively, and a differential amplifier 126 for supplying operating current, The first and second current mirror circuits 127 and 128 for supply are configured.
That is, the first and second transistors 1 and 2 are connected to the first constant current source 75 and connected to the first constant current source 75 so that the constant current I1 is supplied. A predetermined reference voltage is applied to the base of the first transistor 1, while the base of the second transistor 2 is connected to the collector of the conversion resistor 53 and the collector of the seventh transistor 7. As will be described later, the first and second transistors 1 and 2 are differentially operated according to a current Ii corresponding to the voltage level of the input signal.
[0021]
The collector of the first transistor 1 includes an npn-type third and fourth transistors (indicated as “Q3” and “Q4” in FIG. 1, respectively) 3, 4 for supplying an operating current. A current corresponding to the collector current of the first transistor 1 is connected to the circuit 127, and the collector is applied to the emitters of the seventh and eighth transistors 7 and 8 of the first differential amplifier 121 for voltage control amplification. Is supplied to the fourth transistor 4 connected to the first transistor 4. That is, the base and collector of the third transistor 3 are connected to each other to form a so-called diode connection state, the collector is connected to the collector of the first transistor 1, and the emitter is connected to the ground. It has become. The bases of the third and fourth transistors 3 and 4 are connected to each other, and the emitter of the fourth transistor 4 is connected to the ground.
[0022]
On the other hand, the collector of the second transistor 2 includes second npn-type fifth and sixth transistors (represented as “Q5” and “Q6” in FIG. 1) 5 and 6 for supplying an operating current, respectively. The current mirror circuit 128 is connected, and the current corresponding to the collector current of the second transistor 2 is the emitter of the ninth and tenth transistors 9 and 10 of the second differential amplifier 122 for voltage control amplification. The current is passed through the sixth transistor 6 to which the collector is connected. That is, the base and collector of the fifth transistor 5 are connected to each other to form a so-called diode connection state, the collector is connected to the collector of the second transistor 2, and the emitter is connected to the ground. It has been made. The bases of the fifth and sixth transistors 5 and 6 are connected to each other, and the emitter of the sixth transistor 6 is connected to the ground.
[0023]
The final stage current / voltage conversion unit 180 converts the current Io obtained from the collector of the tenth transistor 10 of the second differential amplifier 122 for voltage control amplification constituting the previous voltage control amplification unit 120 into a voltage signal. Output from the operational amplifier 48. That is, the inverting input terminal of the operational amplifier 48 is connected to the collector of the tenth transistor 10, while the non-inverting input terminal is applied with a predetermined reference voltage. Further, a fourth resistor for feedback (indicated as “R4” in FIG. 1) 54 is connected between the inverting input terminal and the output terminal of the operational amplifier 48 so that inverting amplification is performed. It has become.
[0024]
The reference current generator 130 is an external reference current setting voltage V input from the outside._CONTThe reference current generating circuit 131 is configured with the operational amplifier 49 as the center, and the reference current transmitting current mirror circuit 132 is generated.
The reference current generating circuit 131 is connected to the external reference current setting voltage V from the outside via the CONT input terminal 80 to the non-inverting input terminal._CONTIs provided, and an output terminal of the operational amplifier 49 is connected to the base of an npn-type 20th transistor (indicated as “Q20” in FIG. 2) 20. The emitter of the twentieth transistor 20 is connected to the inverting input terminal of the operational amplifier 49. A so-called feedback loop is formed via the base and emitter of the twentieth transistor 20, and the operational amplifier 49 is so-called The operation of the voltage follower can be obtained.
Furthermore, a current setting resistor (indicated as “R5” in FIG. 2) 55 is connected between the emitter of the twentieth transistor 20 and the ground, and the reference current flowing through the twentieth transistor 20 is reduced. The size is determined by the size of the current setting resistor 55 (details will be described later).
[0025]
The reference current transmission current mirror circuit 132 mainly includes pnp-type 21st to 24th transistors (indicated as “Q21”, “Q22”, “Q23”, and “Q24” in FIG. 2) 21 to 24, respectively. The current corresponding to the collector current of the twentieth transistor 20 is output from the twenty-third and twenty-fourth transistors 23 and 24, respectively.
That is, first, the bases of the twenty-second to twenty-fourth transistors 22 to 24 are connected to each other.
In the twenty-second transistor 22, the power supply voltage Vcc is applied to the emitter via a seventh resistor (indicated as “R7” in FIG. 2) 57, while the collector is the twentieth transistor. It is connected to the collector of the transistor 20. The base of the twenty-second transistor 22 is connected to the emitter of the twenty-first transistor 21. The base of the twenty-first transistor 21 is connected to the collector of the twenty-second transistor 22, while the twenty-first transistor 21. The collector is connected to ground.
[0026]
Further, the emitter of the 23rd transistor 23 is passed through a ninth resistor (indicated as “R9” in FIG. 2) 59, and the emitter of the 24th transistor 24 is connected to an 11th resistor (in FIG. 2). The power supply voltage Vcc is applied to both of them via 61. The collector of the twenty-third transistor 23 is the collector of the twenty-ninth transistor (denoted as “Q29” in FIG. 2) 29 of the differential current generator 150 described later, and the collector of the twenty-fourth transistor 24 is the thirty-third transistor. The transistor (noted as “Q33” in FIG. 2) 33 and the base of the 35th transistor (noted as “Q35” in FIG. 2) 35 are respectively connected.
[0027]
The AC voltage / DC current converter 140 outputs a current corresponding to the output voltage of the first stage amplifier 100, and the output is input to the difference current generator 150.
The AC voltage / DC current conversion unit 140 in this configuration example is roughly divided into an AC / DC voltage conversion circuit 141, a voltage / current conversion circuit 142, and a conversion current transmission current mirror circuit 143. Yes.
The AC / DC voltage conversion circuit 141 converts the AC voltage obtained by the first stage amplifying unit 100 into, for example, a DC voltage equal to the average value thereof, and is preferably of a known / known circuit configuration.
[0028]
The voltage / current conversion circuit 142 mainly includes an operational amplifier 50 and an npn-type 25th transistor (indicated as “Q25” in FIG. 2) 25. That is, the output of the previous AC / DC voltage conversion circuit 141 is applied to the non-inverting input terminal of the operational amplifier 50. The operational amplifier 50 has an inverting input terminal connected to the emitter of the 25th transistor 25 and an output terminal connected to the base of the 25th transistor 25 to form a so-called feedback loop. ing.
A sixth resistor 56 (denoted as “R6” in FIG. 2) 56 is connected between the emitter of the 25th transistor 25 and the ground, and the collector current of the 25th transistor 25, that is, The magnitude of the current corresponding to the output voltage of the operational amplifier 50 is set by the sixth resistor 56.
The collector of the 25th transistor 25 is connected to the current mirror circuit 143 for transmitting the conversion current.
[0029]
That is, the current mirror circuit 143 for transmitting the conversion current is for passing the current obtained by the voltage / current conversion circuit 142, that is, the current corresponding to the collector current of the 25th transistor 25, to the difference current generation unit 150. It is.
In this configuration example, the conversion current transmission current mirror circuit 143 includes pnp-type 26th to 28th transistors (indicated as “Q26”, “Q27”, and “Q28” in FIG. 2) 26 to 28, respectively. It is configured as the main component.
That is, first, the emitter of the 27th transistor 27 is passed through the eighth resistor 58 (indicated as “R8” in FIG. 2), and the emitter of the 28th transistor 28 is the 10th resistor (shown in FIG. 2). In FIG. 2, the power supply voltage Vcc is applied to each of the two via 60).
[0030]
The bases of the 27th and 28th transistors 27 and 28 are connected to each other and the emitter of the 26th transistor 26 is connected. Further, the collector of the 27th transistor 27 and the base of the 26th transistor 26 are connected to each other and also connected to the collector of the 25th transistor 25 of the previous voltage / current conversion circuit 142.
The collector of the twenty-sixth transistor 26 is connected to the ground, while the collector of the twenty-eighth transistor 28 is connected to the differential current generating unit 150 described below.
[0031]
The difference current generation unit 150 generates a difference between the current obtained by the reference current generation unit 130 and the current obtained by the AC voltage / DC current conversion unit 140 (details will be described later), and a gain described later. The difference current is input to the control voltage generator 170.
The differential current generator 150 in this configuration example includes a first current mirror circuit 151 for differential current generation, a second current mirror circuit 152 for differential current generation, and a third current mirror circuit 153 for differential current generation. It is divided into large parts.
The first current mirror circuit 151 for differential current generation includes npn-type 29th and 30th transistors (indicated as “Q29” and “Q30” in FIG. 2) 29 and 30, respectively. A current corresponding to the collector current of the 23rd transistor 23 of the reference current generator 130 is output from the 30th transistor 30.
That is, the base and collector of the twenty-ninth transistor 29 are connected to each other so as to be in a so-called diode connection state, and the base is connected to the base of the thirtieth transistor 30 while the collector is the twenty-third transistor. The transistor 23 has a collector and an emitter connected to the ground. On the other hand, the collector of the 30th transistor 30 is connected to the collector of the 28th transistor 28 of the AC voltage / DC current converter 140 and the collector of the 31st transistor 31 of the second current mirror circuit 152 for differential current generation. On the other hand, the emitter is connected to ground.
[0032]
The second current mirror circuit 152 for differential current generation includes npn-type 31st and 32nd transistors (indicated as “Q31” and “Q32” in FIG. 2) 31, 32, respectively. The difference current between the collector current of the 28th transistor 28 and the collector current of the 30th transistor 30 is output as the collector current of the 32nd transistor 32.
That is, the base and collector of the 31st transistor 31 are connected to form a so-called diode connection state, and the base is connected to the base of the 32nd transistor 32, while the emitter is connected to the ground. It is connected. On the other hand, the collector of the 32nd transistor 32 is connected to the collector of the 33rd transistor 33 of the third current mirror circuit 153 for differential current generation described below, and the emitter is connected to the ground. .
[0033]
The third current mirror circuit 153 for generating a difference current includes npn-type thirty-third to thirty-fifth transistors (indicated as “Q33”, “Q34”, and “Q35” in FIG. 2) 33 to 35, and pnp-type transistors, respectively. 36 and 37 (represented in FIG. 2 as “Q36” and “Q37”, respectively) 36 and 37. The collector current of the 24th transistor 24 and the collector current of the 32nd transistor 32 are The difference current is output as a collector current of the 37th transistor 37 to the control current generator 160 described below.
That is, the first-stage current mirror circuit 153a is configured by the 33rd to 35th transistors 33 to 35, and the subsequent-stage current mirror circuit 153b is configured by the 36th and 37th transistors 36 and 37.
First, in the first stage current mirror circuit 153a, the bases of the 33rd transistor 33 and the 34th transistor 34 are connected to each other. The collector of the thirty-third transistor 33 is connected to the base of the thirty-fifth transistor 35, and the base is connected to the emitter of the thirty-fifth transistor 35. A power supply voltage Vcc is applied.
The emitter of the thirty-third transistor 33 is connected to the thirteenth resistor (in FIG. 2) through the twelfth resistor 62 (denoted as “R12” in FIG. 2). Is represented as “R13”) 63, respectively, and the collector of the 34th transistor 34 is connected to the collector of the 36th transistor 36.
[0034]
In the rear-stage current mirror circuit 153b, first, the 36th transistor 36 is connected to the base and the collector to form a so-called diode connection state, and the base is connected to the base of the 37th transistor 37. Yes. The emitter of the thirty-sixth transistor 36 is passed through a fourteenth resistor (indicated as “R14” in FIG. 2) 64, and the emitter of the thirty-seventh transistor 37 is connected to a fifteenth resistor (in FIG. 2). The power supply voltage Vcc is applied to both via a power supply voltage V 65, and the collector of the 37th transistor 37 is the 38th transistor of the control current generator 160 described below. It is connected to 38 bases.
[0035]
The control current generator 160 is roughly divided into a control current generator differential amplifier 161 and control current generator first and second current mirror circuits 162 and 163. A current corresponding to the output current of the previous difference current generation unit 150 is output to a gain control voltage generation unit 170 described later (details will be described later).
The control current generating unit differential amplifier 161 operates differentially using pnp-type 38th and 39th transistors (indicated as “Q38” and “Q39” in FIG. 1) 38 and 39, respectively. It is comprised as follows.
That is, the 38th and 39th transistors 38 and 39 are connected to the fourth constant current source 78 while the emitters are connected to each other, so that a constant current I4 is supplied. Further, the base of the thirty-eighth transistor 38 is connected to the base of the thirty-ninth transistor 39 via a sixteenth resistor (represented as “R16” in FIG. 2) 66 as a base resistor. A predetermined bias voltage Vb is applied to both via a seventeenth resistor 67 (denoted as “R17” in FIG. 2).
The collector of the thirty-eighth transistor 38 is connected to the collector of the forty-first transistor (denoted as “Q41” in FIG. 2) 41 of the first current mirror circuit 162 for the control current generator, The collectors are respectively connected to the collectors of the forty-second transistors (indicated as “Q42” in FIG. 2) 42 of the second current mirror circuit 163 for the control current generator.
[0036]
The first current mirror circuit 162 for the control current generator is composed of the npn-type 40th and 41st transistors 40 and 41, and the 38th thirty-eighth of the differential amplifier 161 for the control current generator. A current corresponding to the collector current of the transistor 38 is output to the 40th transistor 40.
That is, first, the 41st transistor 41 has a base and a collector connected to each other so as to be in a so-called diode connection state, and the base is the 40th transistor (indicated as “Q40” in FIG. 2). The emitter is connected to ground through a nineteenth resistor 69 (denoted as “R19” in FIG. 2) 69 while being connected to the base of 40.
The emitter of the 40th transistor 40 is connected to the ground via an 18th resistor 68 (denoted as “R18” in FIG. 2), while the collector is connected to the gain control voltage generator 170 described later. The emitter of the eighteenth transistor 18 is connected.
[0037]
On the other hand, the second current mirror circuit 163 for the control current generator is composed of npn-type forty-second and forty-third transistors 42, 43. The current corresponding to the collector current of the 39th transistor 39 is output to the 43rd transistor 43.
That is, first, the forty-second transistor 42 has a base and a collector connected to each other to be in a so-called diode connection state, and the base is the forty-third transistor (indicated as “Q43” in FIG. 1). While being connected to the base of 43, the emitter is connected to ground through a twentieth resistor (denoted as “R20” in FIG. 2) 70.
The emitter of the forty-third transistor 43 is connected to the ground via a twenty-first resistor (denoted as “R21” in FIG. 2) 71, while the collector is connected to a gain control voltage generator 170 described later. The 19th transistor 19 is connected to the emitter.
[0038]
The gain control voltage generation unit 170 generates the control voltage Vc for the voltage control amplification unit 120. The npn-type 17th to 19th transistors (in FIG. 1, “Q17 ”,“ Q18 ”,“ Q19 ”) 17-19.
That is, the bases of the seventeenth to nineteenth transistors 17 to 19 are commonly connected, while the seventeenth transistor 17 is in a so-called diode-connected state in which the base and the collector are connected. The third constant current source 77 is connected to supply a constant current I3. The power supply voltage Vcc is applied to the collectors of the eighteenth and nineteenth transistors 18 and 19. A predetermined reference voltage is applied to the emitter of the seventeenth transistor 17.
[0039]
Next, the operation in the above configuration will be described.
First, when an input voltage is applied to the first stage amplifying unit 100 by the signal source 79, the signal amplified and output by the first stage amplifying unit 100 is converted into a current signal Ii by the conversion resistor 53, and the voltage control amplifying unit 120 It flows into the collector of the seventh transistor 7 and becomes a collector current. When the current Ii is positive (when flowing in the direction of the solid line arrow in FIG. 1), the base potential of the second transistor 2 is higher than the base potential of the first transistor 1. Therefore, the collector current of the second transistor 2 decreases, and accordingly, the current of the second differential amplifier 122 for voltage control amplification decreases, while the collector current of the first transistor 1 increases, and accordingly the voltage control. The current of the amplification first differential amplifier 121 increases.
[0040]
Therefore, the output current Io of the voltage controlled amplifier 120 increases in the direction indicated by the solid arrow in FIG. That is, in other words, the amount of current flowing from the voltage control amplification unit 120 to the final stage current / voltage conversion unit 180 increases.
On the other hand, when the current Ii is in the opposite direction to that described above, the operation of the voltage controlled amplifier 120 is also opposite to that described above. That is, while the current of the voltage-controlled amplification first differential amplifier 121 decreases, the current of the voltage-controlled amplification second differential amplifier 122 increases. Therefore, the current Io is represented by the solid line arrow shown in FIG. It will increase in the opposite direction.
Note that the phase of the input signal is inverted by the first stage amplification unit 100 and inverted by the voltage control amplification unit 120 and the final stage current / voltage conversion unit 180, respectively. As a result, the input signal and the output of the final stage current / voltage conversion unit 180 are output. The phase of the signal is the same phase.
[0041]
By the way, the input signal amplified by the first stage amplifier 100 is converted into a direct current by the alternating voltage / direct current converter 140. The relationship between the current Ic25 and the input signal Vin is expressed by the following equation (4).
[0042]
Ic25 = Vin · K / R6 (Formula 4)
[0043]
Here, K is a conversion coefficient by the operational amplifier 47 and the AC voltage / DC current converter 140 of the first stage amplifier 100, and R6 is a resistance value of the sixth resistor 56. Also, the external reference current setting voltage V applied from the outside to the CONT input terminal 80_CONTAnd the reference current Iref flowing through the current setting resistor 55 in the reference current generator 130, the following expression 5 is established.
[0044]
Iref = V_CONT/ R5 (Formula 5)
[0045]
Here, R5 is the resistance value of the current setting resistor 55.
Accordingly, the collector currents Ic23 and Ic24 (that is, in other words, the first reference current and the second reference current) of the twenty-third and twenty-fourth transistors 23 and 24 of the reference current transmission current mirror circuit 132 are as follows. Are expressed as Equation 6 and Equation 7 below.
[0046]
Ic23 = (V_CONT/ R5) x L (Formula 6)
[0047]
Ic24 = (V_CONT/ R5) x M (Formula 7)
[0048]
Here, it is assumed that the current ratio of the so-called current mirror of the current mirror circuit constituted by the 22nd to 24th transistors 22 to 24 is set as follows.
[0049]
Ic23 = Ic22 × L
[0050]
Ic24 = Ic22 × M
[0051]
Here, Ic22 is the collector current of the twenty-second transistor 22.
The collector current Ic23 of the twenty-third transistor 23 described above is transmitted to the second current mirror circuit 152 for differential current generation via the first current mirror circuit 151 for differential current generation, as well as AC voltage / DC. The collector current Ic25 of the 25th transistor 25, which is the output current of the current converter 140, is supplied to the second current for differential current generation via the current mirror circuit 143 for transmitting the conversion current by the 27th and 28th transistors 27 and 28. This is transmitted to the mirror circuit 152. As a result, the difference current between the two currents Ic25 and Ic23 flows into the second current mirror circuit 152 for generating the difference current, and is output as the collector current Ic32 of the 32nd transistor 32.
Therefore, the current Ic32 can be expressed as the following equation 8 using the above equations 4 and 6.
[0052]
Ic32 = Vin · K / R6− (V_CONT/ R5) x L (Formula 8)
[0053]
Further, the difference between the current Ic32 and the collector current Ic24 of the 24th transistor 24 of the reference current transmission current mirror circuit 132 is the collector of the 37th transistor 37 of the third current mirror circuit 153 for generating the difference current. Output as current Ic37.
The current Ic37 is expressed by the following equation 9 using the above equations 7 and 8.
[0054]
Ic37 = (V_CONT/ R5) (L + M) -Vin · K / R6 (Formula 9)
[0055]
Here, the relationship between the current Ic37, which is the output current of the differential current generator 150, and the input signal Vin is as follows.
That is, when Equation 9 is solved for Vin with Ic37 ≦ 0, the following Equation 10 is obtained.
[0056]
Vin ≧ R6 (L + M) V_CONT/ (R5 × K) (Equation 10)
[0057]
As a result, when Vin satisfies Equation 10, the current Ic37 does not flow, and the base potentials of the 38th and 39th transistors 38 and 39 constituting the control current generating unit differential amplifier 161 become equal. The collector current Ic40 of the 40th transistor 40, which is the output current of the first current mirror circuit 162 for the control current generator, and the 43rd transistor 43, which is the output current of the second current mirror circuit 163 for the control current generator. Are equal to each other (Ic40 = Ic43). Therefore, the base-emitter voltage of the eighteenth transistor 18 of the gain control voltage generator 170 is equal to the base-emitter voltage of the nineteenth transistor 19, and the first differential amplifier 121 for voltage-controlled amplification is configured. The base potentials of the seventh and eighth transistors 7 and 8 and the base potentials of the ninth and tenth transistors 9 and 10 constituting the voltage-controlled amplification second differential amplifier 122 are the same.
[0058]
Here, the difference between the base potentials of the seventh and eighth transistors 7 and 8 and the base potentials of the ninth and tenth transistors 9 and 10 is the control voltage Vc. The relationship between the input current Ii to the differential amplifier 121 and the output current Io of the second differential amplifier 122 for voltage controlled amplification is as shown in the following equation (11).
[0059]
Io = Ii * exp (Vc / Vt) (Formula 11)
[0060]
Here, Vt is a so-called thermal voltage.
As described above, when the base potentials of the seventh and eighth transistors 7 and 8 are equal to the base potentials of the ninth and tenth transistors 9 and 10, Vc = 0. It becomes. In this case, when R 1 = R 2, the input / output gain of this circuit is determined by the gain of the first stage amplifier 100.
On the other hand, consider a case where the input signal Vin gradually decreases.
[0061]
That is, Vin ≦ R6 (L + M) V_CONT/ (R5 × K) (Formula 12)
[0062]
When Ic37 is satisfied, Ic37> 0, and the current from the 37th transistor 37 flows into the 16th resistor, causing a voltage drop, so that Ic40 decreases while Ic43 increases. For this reason, the control voltage Vc becomes a negative value, and the current gain (see Expression 11) in the voltage control amplification unit 120 decreases. Here, the input voltage Vin when Ic37 = 0 is defined as VinA. When Vin further decreases and Ic32 <0, the relationship represented by the following Expression 13 is established based on Expression 8 for the input signal Vin.
[0063]
Vin ≦ R6 ・ L ・ V_CONT/ R5 (Formula 13)
[0064]
In a state in which this equation 13 is satisfied, only Ic24 is transmitted to the 37th transistor 37. That is, Ic24 becomes all Ic37. Under this condition, the thirty-eighth transistor 38 becomes non-operating, the thirty-ninth transistor 39 is in the operating state, and the constant current I4 of the fourth constant current source 78 becomes all the collector current Ic43 of the thirty-second transistor 32. Then, Ic43 = I4 and Ic40 = 0.
Here, the input voltage Vin when Ic32 = 0 is defined as VinB.
[0065]
Since Ic40 = 0, the collector current of the eighteenth transistor 18 is only the base current of the seventh and ninth transistors 7 and 9. Therefore, the base-emitter voltage Vbe18 of the eighteenth transistor 18 has a magnitude represented by the following equation (14).
[0066]
Vbe18 = Vt × ln (2Ib / Is) (Expression 14)
[0067]
Here, Vt is a so-called thermal voltage, and Ib is a base current of the seventh and ninth transistors 7 and 9. Also, Is is the reverse saturation current at the pn junction portion of the transistor. Note that ln is a natural logarithm.
On the other hand, the base-emitter voltage Vbe19 of the nineteenth transistor 19 is expressed by the following equation 15 assuming that I4> Ib and Ib can be ignored. Here, Ib is the base current of the eighth and tenth transistors 8 and 10.
[0068]
Vbe19 = Vt × ln (I4 / Is) (Equation 15)
[0069]
If the control voltage Vc is expressed using Expression 14 and Expression 15, the following Expression 16 is obtained.
[0070]
Vc = Vbe18−Vbe19 = Vt × ln (2 · Ib / I4) (Equation 16)
[0071]
The attenuation ATT of the current gain in the voltage control amplification unit 120 is expressed as the following Expression 17.
[0072]
ATT = 2 · Ib / I4 (Equation 17)
[0073]
Here, when the current amplification factor of the seventh and ninth transistors 7 and 9 is hfe, Expression 17 is expressed as Expression 18 below.
[0074]
ATT = I1 / (2.I4 × hfe) (Equation 18)
[0075]
Here, I1 is a constant current of the first constant current source 75.
Eventually, the input / output characteristics of the amplifier circuit having the above-described configuration and operation and having the noise reduction function are as shown in FIG. In other words, the output level increases from zero to the predetermined value VinB, that is, as defined above, the output level increases from zero to a level where Ic32 = 0. Regardless of the predetermined value V_noise(See FIG. 3).
When the input signal level exceeds VinB, the output level increases as the input signal level increases. The amplification level changes before and after the point where the level of the input signal is VinA (VinB <VinA). That is, in the region where the level of the input signal is lower than VinA, the amplification level is slightly smaller than that in the region after the level of the input signal (see FIG. 3).
[0076]
Next, how much unnecessary input signals are attenuated will be described.
First, if there is an unnecessary input signal Vni, the output voltage Vout obtained from the final stage current / voltage conversion unit 180 at that time is assumed to be attenuated by the above equation 18, and the resistance value R3 of the conversion resistor 53 = Under the condition that the resistance value is R4 of the fourth resistor 54, the following Expression 19 is obtained.
[0077]
Vout = R2 × I1 × Vni / (R1 × 2 · I4 × hfe) (Equation 19)
[0078]
On the other hand, the output noise V in the circuit configuration shown in FIGS._noiseIs expressed as the following Expression 20.
[0079]
ave (V_noise ²) = {Ave (V_innoise ²) × | R2 / R1 |²+ Ave (V_OP1noise ²) × | 1 + R2 / R1 |²+ 4K · T (R2²/ R1) Δf + 4K · T · R · 2Δf + ave (V_OP3noise ²) × | R4 / R3 |²+ 4K · T (R4²/ R3) Δf} ATT²+ 4K ・ T ・ R ・ 4Δf + ave (V_OP2noise ²(Equation 20)
[0080]
Where V_OP1noiseIs the input equivalent noise of the operational amplifier 47 of the first stage amplifier 100, V_OP2noiseIs the input equivalent noise of the operational amplifier 48 of the final stage current / voltage converter 180, V_OP3noiseIs the input equivalent noise in the voltage-controlled amplification first differential amplifier 121 composed of the first and second transistors 1 and 2, and ATT is the attenuation defined by Equation 18 above. Here, for convenience of description, ave (V_noise ²) Is V_noiseIs the mean square of ave (V_innoise ²) Is V_innoiseIs the mean square of ave (V_OP1noise ²) Is V_OP1noiseIs the mean square of ave (V_OP2noise ²) Is V_OP2noiseIs the mean square of ave (V_OP3noise ²) Is V_OP3noiseLet the mean square of each be represented.
If the attenuation amount ATT is sufficiently large, the equation 20 can be approximated as the following equation 21.
[0081]
ave (V_noise ²) = 4K · T · R · 4Δf + ave (V_OP1noise ²) ... (Formula 21)
[0082]
The unnecessary noise Vno is represented by the following equation 22 from the equations 19 and 21.
[0083]
ave (Vno²) = | R2 / R1 |²× {I1 / (2 ・ I4 × hfe)}²× ave (Vni²) + Ave (V_noise ²) ... (Formula 22)
[0084]
Here, to give specific numerical examples, for example, when I1 = I4 and hfe = 100, the first term is compared with Equation 3 representing unnecessary noise in the conventional circuit corresponding to Equation 22. As a result, in the case of Expression 22, it becomes 1/40000 of Expression 3. Further, with respect to the second term, the attenuation amount ATT contributes to the conventional size represented by the previous equation 2 as represented by the previous equation 20 in the embodiment of the present invention. Therefore, it can be said that the embodiment of the present invention is smaller. Thus, in the amplifier circuit having the noise reduction function in the embodiment of the present invention, unnecessary input signals are attenuated, the noise level itself is attenuated, and only necessary signals are amplified with a predetermined gain, The so-called S / N of the entire system is improved.
In addition, as expressed by Expression 10 and Expression 13, the external reference current setting voltage V_CONTBy changing the size of the input signal, it is possible to set the level of the input signal to a desired level when the input signal is set to an unnecessary signal to be in a low gain state.
[0085]
【The invention's effect】
As described above, according to the present invention, a large attenuation is obtained when the input signal is below a predetermined level, and the input signal above the predetermined level is amplified with a predetermined amplification degree. As a result, unnecessary signals and noise are not unnecessarily amplified and output, and an amplified signal having a good S / N ratio can be obtained.
In addition, the magnitude of the reference current can be set according to the external reference current setting voltage, so that the level of the input signal that should give large attenuation can be changed as desired, and a flexible amplifier circuit is provided. can do.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a part of a circuit configuration example of an amplifier circuit having a noise reduction function according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a remaining circuit portion connected to the circuit configuration example shown in FIG. 1;
FIG. 3 is a characteristic diagram showing a test example of input / output characteristics.
FIG. 4 is a circuit diagram illustrating an example of a conventional circuit configuration.
[Explanation of symbols]
100: First stage amplifier
110 ... Voltage / current converter
120 ... Voltage control amplifier
130: Reference current generator
140 ... AC voltage / DC current converter
150: Differential current generator
160 ... Control current generator
170: Gain control voltage generator
180 ... final stage current / voltage converter

Claims

A voltage / current converter for converting an AC input voltage input from the outside into an AC current according to the voltage level;
While causing attenuation for the current predetermined control voltage is input from the voltage-current converter to be applied, other than the predetermined control voltage is input from the voltage-current converter in accordance with the control voltage A voltage-controlled amplifier that amplifies the generated current;
A final-stage current / voltage converter that converts the output current of the voltage-controlled amplifier into a voltage signal and outputs the voltage signal;
AC voltage / DC current conversion unit for converting the AC input voltage input from the outside into a DC current;
A reference current generator for generating a first reference current and a second reference current according to an external reference current setting voltage input from the outside;
A first differential current that is a difference between the direct current obtained by the alternating voltage / direct current converter and the first reference current generated by the reference current generator is generated, and the first differential current is generated. And a difference current generator that generates a second difference current that is a difference between the second reference current generated by the reference current generator, and
A control current generator that generates two control currents that increase or decrease differentially according to a second difference current of the difference current generator;
A gain control voltage generator for generating a control voltage for the voltage controlled amplifier according to two control currents of the control current generator;
An amplifier circuit having a noise reduction function, comprising:

The voltage control amplification unit includes a first differential amplifier for voltage control amplification having two transistors, a second differential amplifier for voltage control amplification unit having two transistors, and the voltage control. An operating current supply circuit that supplies an operating current differentially to the amplification first and second differential amplifiers according to an AC input voltage, an active load first current mirror circuit, and an active load second Current mirror circuit,
Of the two transistors of the first differential amplifier for voltage controlled amplification, the collector of one of the transistors is connected to the output stage of the voltage / current converter, and the output current of the voltage / current converter is input The collector of the one transistor is connected to the output stage of the first current mirror circuit for active load , and the collector of the other transistor of the two transistors of the first differential amplifier for voltage controlled amplification is: The collector of one of the two transistors of the second differential amplifier for voltage controlled amplification is connected to the input stage of the second current mirror circuit for active load, and the collector of one transistor is the first current mirror for active load is connected to an input stage of the circuit, the collector of the other transistor, while being connected to the output stage of the second current mirror circuit for the active load, the other bets The collector of Njisuta is connected to the input stage of the output stage current-voltage converter,
Connection of the base of one of the two transistors of the first differential amplifier for voltage controlled amplification and connection of the base of one of the two transistors of the second differential amplifier for voltage controlled amplification And the base of the other transistor of the two transistors of the first differential amplifier for voltage controlled amplification, and the other transistor of the two transistors of the second differential amplifier for voltage controlled amplification. The gain control voltage generator is connected between the base connection point so that the output voltage of the gain control voltage generator is applied,
The operating current supply circuit comprises an operating current supply differential amplifier using two transistors so as to operate differentially according to the output current of the voltage / current converter, and the operating current supply differential amplifier. Operating current supply first current mirror circuit for transmitting the current of one of the transistors, and second current mirror circuit for operating current supply for transmitting the current of the other transistor constituting the differential amplifier for operating current supply And comprising
The input stage of the first current mirror circuit for supplying operating current is connected to the collector of one transistor constituting the differential amplifier for supplying operating current, while the input stage of the first current mirror circuit for supplying operating current is The output stage is connected to the emitters of the two transistors constituting the first differential amplifier for voltage controlled amplification,
The input stage of the second current mirror circuit for supplying operating current is connected to the collector of the other transistor constituting the differential amplifier for supplying operating current, while the input stage of the second current mirror circuit for supplying operating current is 2. The amplifier circuit having a noise reduction function according to claim 1 , wherein the output stage is connected to emitters of two transistors constituting the second differential amplifier for voltage controlled amplification.

The difference current generation unit includes a first current mirror circuit for generating a difference current, a second current mirror circuit for generating a difference current, and a third current mirror circuit for generating a difference current,
The first current mirror circuit for generating a difference current is provided such that a first reference current generated by a reference current generating unit is transmitted to an input stage of the second current mirror circuit for generating the difference current, The second current mirror circuit for generating a difference current includes a DC current obtained by an AC voltage / DC current converter, and the first reference current transmitted through the first current mirror circuit for generating a difference current. The first difference current flows in and the first difference current is transmitted to the difference current generation third current mirror circuit, and the difference current generation third current mirror circuit includes: A second difference current between the second reference current generated by the reference current generator and the first difference current transmitted through the second current mirror circuit for generating the difference current flows into the second current. Is transmitted to the control current generator. It provided so as to be,
The control current generator includes a control current generator differential amplifier, a control current generator first current mirror circuit, and a control current generator second current mirror circuit.
The differential amplifier for the control current generator uses two transistors that are supplied with a constant current from a fourth constant current source, and each base has a predetermined bias voltage via a base resistor. with applied, the base of one transistor of the control current generating unit differential amplifier, while the output stage of the third current mirror circuit the differential current generation is connected, to the one of the transistors, The first current mirror circuit for the control current generator is connected to transmit the current of the transistor to the gain control voltage generator, and the other transistor of the differential amplifier for the control current generator is connected to the current of the transistor. Is connected to the second current mirror circuit for the control current generator,
Gain control voltage generator, the base is a three transistors connected to each other, among the three transistors, the emitter of the first transistor while being connected to a reference voltage, which are connected to each other The base and collector are connected to a third constant current source,
Of the three transistors of the gain control voltage generator, the emitter of the second transistor includes the output stage of the first current mirror circuit for the control current generator and the first differential amplifier for voltage control amplification. A connection point between the base of one of the two transistors and the base of one of the two transistors of the second differential amplifier for voltage controlled amplification is connected,
Among three transistor of the gain control voltage generator, the emitter of the third transistor, the output stage of the second current mirror circuit for the control current generating portion, the first differential amplifier for voltage controlled amplifier The connection point between the base of the other transistor of the two transistors and the base of the other transistor of the two transistors of the second differential amplifier for voltage controlled amplification is connected. Item 3. An amplifier circuit having a noise reduction function according to Item 2.