JP4136513B2

JP4136513B2 - Semiconductor device and substrate for ink jet head using the same

Info

Publication number: JP4136513B2
Application number: JP2002211609A
Authority: JP
Inventors: 昌伸大村; 開小塚
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2002-07-19
Filing date: 2002-07-19
Publication date: 2008-08-20
Anticipated expiration: 2022-07-19
Also published as: JP2004055844A

Description

【０００１】
【発明の属する技術分野】
本発明は、インクジェットヘッド用の半導体装置に関し、特に、温度検出素子を備えた半導体装置並びにインクジェット記録ヘッド用基板に関する。
【０００２】
【従来の技術】
インクジェット記録方式（即ち、液体噴射による記録方式）は、記録時に発生する騒音が無視し得る程度に極めて小さいという点で高速記録が可能であり、しかも所謂普通紙への定着処理という特別な処理を必要とせずに記録が行える点において最近関心を集めている。
【０００３】
近年、そうしたインクジェット記録方式に用いるインクジェットヘッド用基体は、複数の発熱体を基板上に構成するだけでなく、それぞれの発熱体駆動ドライバーに対して直列に入力される画像データを、それぞれのドライバーに並列に送るためのラッチ回路等の制御ロジック回路を同一基板内に構成できる。このラッチ回路は発熱体と同一ビット数のシフトレジスタとこれらシフトレジスタから出力されるデータを一時記憶するために設けられる。
【０００４】
図３は従来のインクジェットヘッドの回路構成を示すブロック図である。
【０００５】
図３に示される回路は、ヒーター４０１、パワートランジスタ４０２、ラッチ回路４０３、シフトレジスタ４０４、電源ライン４０５、画像データ入力端子４０６、クロック入力端子４０７、ラッチ信号入力端子４０８、ヒーターＯＮ／ＯＦＦスイッチ４０９およびＧＮＤライン４１０から構成されている。
【０００６】
ヒーター４０１、パワートランジスタ４０２、ラッチ回路４０３およびヒーターＯＮ／ＯＦＦスイッチ４０９は、１つの吐出ノズルについて組として設けられるものであって、これらの組の複数に対して１つのシフトレジスタ４０４が設けられている。
【０００７】
図４は、クロック入力端子４０７、画像データ入力端子４０６にそれぞれ入力されるクロック（ＣＬＫ）および画像データ信号（ＤＡＴＡ）とデータ転送期間ＬＴとの関係を示す図である。
【０００８】
駆動シーケンスについて説明すると、まず、記録装置本体（不図示）よりクロックに同期したシリアルな画像データ信号が画像データ入力端子４０６を介してシフトレジスタ４０４に送られる。シフトレジスタ４０４に取り込まれた画像データ信号はデータ転送期間ＬＴの終了と同時にラッチされてラッチ回路４０３にて一時記憶され、画像データに応じたオン／オフ出力がラッチ回路４０３よりなされる。ラッチ回路４０３出力により、ヒーターＯＮ／ＯＦＦスイッチ４０９がオンとされたパワートランジスタ４０２がオンとなり、対応するヒーター４０１に電流が通電され、熱エネルギーが発生し、ヒーター４０１上のインクが発泡し、そのエネルギーでインクが吐出する。
【０００９】
上記のように構成されるインクジェットヘッドの場合、ヒーター４０１やその駆動回路が発熱要素として存在する。記録が連続して行なわれると、インクジェットヘッドを構成する基板（ヒーターボード）が昇温状態が続いて熱暴走となると、インクの吐出を正常に行なうことができなくなってしまう。このような不具合が発生することを防止するために、基板の温度を検出し、検出温度に応じて吐出状態を制御することが行われている。
【００１０】
図５は、内部に温度検出用のダイオードが形成されたヒーターの駆動回路としてのトランジスタの構造を示す断面図である。
【００１１】
ｐ型半導体基板２０１上に、ｐ型領域２０２およびｎ型領域２０３が形成され、ｎ型領域２０３内部にｎ⁺領域２０４とｐ⁺領域２０５とが形成されて、図では模式的にダイオード２０６として表されるＰＮ接合構造の温度検出用ダイオードが形成されている。温度の検出はアノードとなるｐ⁺領域２０５からカソードとなるｎ⁺領域２０４に向けて定電流を流し、そのときの順方向電圧をモニタすることにより行なわれる。
【００１２】
図６は、温度検出用のダイオードの基板上の配置を示す上面図である。
【００１３】
基板１には複数のヒーターからなるヒーター部２が設けられ、その両脇には各ヒーターを発熱させるためのドライバ部３，４が配置され、さらに、各ドライバ部３，４の駆動を制御するドライバ制御部６，７、各ドライバ制御部６，７へ信号を入力するためのパッド８，９が形成されている。
【００１４】
温度検出用ダイオードである温度センサ５は、その温度検出目的からヒーター部２およびドライバ部３，４の近傍に配置することが望ましく、図示される例ではヒーター部２とドライバ部３との間に設けられている。温度センサ５の検出電流は、パッド８を介してヒーターボード周辺回路１０へ送られ、電圧に変換されて本体制御部へ送られ、その検出電流に示される検出温度に応じた制御が本体制御部により行われる。
【００１５】
次に、インクジェットヘッド用の基板の具体的な作製について述べる。
【００１６】
基板を半導体プロセスを用いて作製する場合には、製造コストを考えるとＣＭＯＳプロセスを用いることが非常に有利となる。しかしながら、ヒーターを搭載するこの種の基板では、２０Ｖ程度あるいはそれ以上の電源電圧が使用されることがほとんどであり、さらに、ヒーター部には数十〜数百ｍＡの電流を供給しなければならない。最もシンプルなＭＯＳトランジスタ構造では、ブレークダウン耐圧が１５Ｖ以下であるため、ＣＭＯＳ構造では回路を実現することができない。そのため、高耐圧なパワートランジスタとするために、例えば、ＤＭＯＳ（Double diffused MOS transistor）構造とすることが行なわれている。
【００１７】
図７はＣＭＯＳプロセスを用いて作製されたＤＭＯＳトランジスタの構造を示す断面図であり、図中には同一プロセスで作製されたｐＭＯＳトランジスタも示されている。
【００１８】
図中、７０１はＰ型基板（P-Sub）、７０２，７０４，７０６はＰ型のウェル領域（P-WL）、７０３，７０５はそれぞれｐＭＯＳトランジスタ，ＤＭＯＳトランジスタが形成されるＮ型のウェル領域（N-WL）、７１４はＮ型のウェル領域７０５中に形成されたＰ型のベース領域（P-Base）、７０７，７１２，７１３はｎ⁺領域、７０８，７０９，７１０，７１１はｐ⁺領域、７１６および７１７はｐＭＯＳトランジスタおよびＤＭＯＳトランジスタのゲート電極である。
【００１９】
ｎ⁺領域７０７、ｐ⁺領域７１０およびｐ⁺領域７１１のそれぞれは、Ｎ型のウェル領域７０３、Ｐ型のウェル領域７０４およびＰ型のベース領域７１４とコンタクトをとるためのもので、各領域における基板電流を近くで吸い上げるために設けられている。ｐＭＯＳトランジスタおよびＤＭＯＳトランジスタのドレイン領域およびソース領域とされるｐ⁺領域７０８，７０９およびｎ⁺領域７１２，７１３の間を除いて、各ｎ⁺領域およびｐ⁺領域の間はＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜７１５により分離されている。
【００２０】
ＤＭＯＳトランジスタを構成する特徴となるＮ型のウェル領域７０５とその中に形成されるＰ型のベース領域７１４はＭＩＳ型電界効果トランジスタにおけるドレインとチャネルの役割を果たすこととなる。
【００２１】
ｐＭＯＳトランジスタ，ＤＭＯＳトランジスタが形成されるＮ型のウェル領域７０３，７０５は共通に作製することができ、工程を特別に増やす必要がなく作製することができるものとなっている。このとき、上述したようにドレインの耐圧を高くするためにＰ型のベース領域７１４はＰ型基板７０１に達するまで形成するため、Ｎ型のウェル領域７０３，７０５の深さが通常よりも浅いものとされている。
【００２２】
【発明が解決しようとする課題】
図７に示したＤＭＯＳ構造のトランジスタが形成された基板に、図５に示したような温度検出用のダイオードを形成する場合には、寄生的に作られるトランジスタによるラッチアップ現象が生じる。
【００２３】
図８に示すように、従来技術のＭＯＳ構造にてダイオードを構成する場合、例えば、ＣＭＯＳロジックＰＭＯＳソース・ドレイン領域であるＰ型高濃度領域８１５をアノードとし、ＣＭＯＳロジックＰＭＯＳのサブストレート領域であるＮ型領域８１６をカソードとしてダイオードを構成することとなる。この場合、アノードからカソードに順方向電流を流すと、Ｎ型領域８１６の下は、Ｐ基板８１４となり、ここにＰＮＰ構造ができ、寄生のＰＮＰトランジスタ８０１が動作し、Ｐ基板８１４に電流が流れ、特にＣＭＯＳの場合、ラッチアップ等の問題につながる可能性がある。
【００２４】
上記のＰＮＰトランジスタ８０１はダイオードに寄生して形成されるものとして説明したが、ＭＯＳトランジスタにも寄生して形成される。
【００２５】
図９（ａ），（ｂ）のそれぞれは、図７に示したＤＭＯＳ構造のトランジスタが形成された基板に、図５に示したような温度検出用のダイオードが形成された半導体装置を示す上面図および断面図であり、図中には同一プロセスで作製されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタも示されている。
【００２６】
図中、９０１はＰ型基板（P-Sub）、９０２はＰ型のウェル領域（P-WL）であり、この中にはｎＭＯＳトランジスタが形成される。９０３はｐＭＯＳトランジスタおよび温度検出用ダイオードが形成されるＮ型のウェル領域（N-WL）、９０９，９１４，９１６，９１８はｎ⁺領域、９１０，９１１，９１３，９１５，９１９はｐ⁺領域、９１１および９１３はｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート電極である。
【００２７】
ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのドレイン領域およびソース領域とされるｐ⁺領域９１０，９１１およびｎ⁺領域９１６，９１７の間を除いて、各ｎ⁺領域およびｐ⁺領域の間はＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜９２０により分離されている。
【００２８】
温度検出用ダイオードは、図９（ａ）の上面図に示されるように、ｐ⁺領域９１５と該ｐ⁺領域９１５を囲むように周設されたｎ⁺領域９１４により構成されるが、本例では、基板ノイズによる悪影響を防ぐことを目的として、ｎ⁺領域９１４の周囲をさらに囲むようにｐ⁺領域９１３がガードリングとして周設されており、接地電位とされている。
【００２９】
上記のように、ＤＭＯＳトランジスタが形成される半導体基板上にＰＮ接合による温度検出用ダイオードを形成し、その周辺にｐＭＯＳトランジスタｎＭＯＳトランジスタを近接して配置する場合には、図９に示したようにガードリングを施してもラッチアップが生じやすい。これは先述したように、Ｎ型のウェル領域がＤＭＯＳトランジスタとｐＭＯＳトランジスタに共通に作られ、その深さが通常よりも浅いものとされているため、それによって温度検出用ダイオードに寄生して形成されるＰＮＰトランジスタの電流増幅率が大きなものとなっているためである。
【００３０】
温度検出用ダイオードのカソード自体にノイズなどによるトリガー信号（シンク電流や負電圧）が入力されると、温度検出用ダイオードに寄生して形成されたＮＰＮトランジスタを介して基板に電流が流れ、ｐＭＯＳトランジスタに寄生して形成されたＰＮＰトランジスタが動作状態となってさらに基板に電流が流れる。この電流によって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタに寄生して形成されるＮＰＮトランジスタが動作状態となり、ラッチアップ状態となってしまう。
【００３１】
図１０は図９に示した半導体装置の等価回路図である。
【００３２】
図１０に示されるｐＭＯＳトランジスタは大電流を流すためにゲート電極９１１が２つ形成され、チャネルの実効長が大きく形成されている。
【００３３】
図には、温度検出用ダイオードに寄生して形成されたＮＰＮ型の寄生トランジスタ１００１、ｐＭＯＳトランジスタに寄生して形成されたＰＮＰ型の寄生トランジスタ１００２およびｎＭＯＳトランジスタとｐＭＯＳトランジスタに寄生して形成されるＮＰＮ型の寄生トランジスタ１００３が示されている。
【００３４】
寄生トランジスタ１００１は、エミッタはＮ⁺領域９１４とされ、コレクタはＮウェル領域９０３の抵抗であるＮウェル抵抗Ｒ１およびＮ⁺領域１００４を介して電源電位に接続され、ベースは接地される形態で形成されている。
【００３５】
寄生トランジスタ１００２は、エミッタはＰ⁺領域９１０とされ、コレクタは基板抵抗Ｒ２およびＰ⁺領域９１９を介して接地され、ベースは寄生トランジスタ１００１のコレクタと共通にＮウェル抵抗Ｒ１およびＮ⁺領域１００４を介して電源電位に接続される形態で形成されている。
【００３６】
寄生トランジスタ１００３は、コレクタは寄生トランジスタ１００１のコレクタおよび寄生トランジスタ１００２のベースと共通にＮウェル抵抗Ｒ１およびＮ⁺領域１００４を介して電源電位に接続され、エミッタはＮ⁺領域９１６を介して接地され、ベースは寄生トランジスタ１００２のコレクタと共通に基板抵抗Ｒ２およびＰ⁺領域９１９を介して接地される形態で形成されている。
【００３７】
寄生トランジスタ１００１のエミッタとなるＮ⁺領域９１４にトリガー信号が入力されると、Ｎウェル抵抗Ｒ１およびＮ⁺領域１００４を介して寄生トランジスタ１００１のコレクタに電流が流れる。この電流により寄生トランジスタ１００２が動作し、Ｐ⁺領域９１０とＰ⁺領域９１９との間に電流が流れる。この電流により、さらに、寄生トランジスタ１００３が動作し、Ｎ⁺領域１００４とＮ⁺領域９１６との間に電流が流れる。これらの動作は停止することなく連続して行なわれ、ラッチアップ状態となってしまう。
【００３８】
本発明は上述したような従来の技術が有する問題点に鑑みてなされたものであって、ＤＭＯＳトランジスタとともにｐＭＯＳトランジスタやｎＭＯＳトランジスタを形成する際に、ラッチアップ現象が発生することを防止することのできる半導体装置を実現することを目的とする。
【００３９】
また、本課題は、ＤＭＯＳに限られるものではなく、パワートランジスタを用いて負荷を電流駆動する構成においては、基板に流れ込む電流（リーク電流）も大きくなり、この電流が原因となって発生しやすい問題である。
【００４０】
【課題を解決するための手段】
本発明の半導体装置は、スイッチ動作するパワートランジスタが形成されている第１導電型の半導体基板に、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタとともにＰＮ接合型の温度検出用のダイオードが形成される半導体装置において、
前記ダイオードは、前記第１導電型の半導体基板上に形成された第１の第２導電型ウェル領域内に設けられた、第１の第１導電型高濃度領域と、該第１の第１導電型高濃度領域を囲むように形成された第１の第２導電型高濃度領域と、で構成され、
前記第１の第２導電型ウェル領域を囲むように形成された第２の第１導電型高濃度領域と、
前記第２の第１導電型高濃度領域を囲むように形成された第２の第２導電型ウェル領域と、
前記第２の第２導電型ウェル領域を囲むように形成された第３の第１導電型高濃度領域と、
を有することを特徴とする。
【００４１】
この場合、前記第１導電型はｐ型であって、前記第２導電型はｎ型であって、
前記第２及び第３の第１導電型高濃度領域は接地電位とされ、
前記第２の第２導電型ウェル領域内には、第２の第２導電型高濃度領域が形成されており、
前記第２の第２導電型高濃度領域は正の電位とされることとしてもよい。
【００４４】
【発明の実施の形態】
次に、本発明の実施例について図面を参照して説明する。
【００４５】
図１（ａ），（ｂ）のそれぞれは本発明による半導体装置の一実施例の構成を示す上面図および断面図、図２はその等価回路図である。
【００４６】
図１（ａ），（ｂ）のそれぞれは、図７に示したＤＭＯＳ構造のトランジスタが形成された基板に、図５に示したような温度検出用のダイオードが形成された半導体装置を示す上面図および断面図であり、図中には同一プロセスで作製されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタも示されている。
【００４７】
図中、１０１はＰ型基板（P-Sub）、１０２はＰ型のウェル領域（P-WL）であり、この中にはｎＭＯＳトランジスタが形成される。１０３はｐＭＯＳトランジスタおよび温度検出用ダイオードが形成されるＮ型のウェル領域（N-WL）、１０４，１０９，１１１，１１３，１１５はｎ⁺領域、１０５，１０７，１０８，１１０，１１２，１１６はｐ⁺領域、１０６および１１４はｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート電極である。
【００４８】
ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのドレイン領域およびソース領域とされるｐ⁺領域１０５，１０７およびｎ⁺領域１１３，１１４の間を除いて、各ｎ⁺領域およびｐ⁺領域の間はＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜１１７により分離されている。
【００４９】
温度検出用ダイオードは、図１（ａ）の上面図に示されるように、ｐ⁺領域１１２と該ｐ⁺領域１１２を囲むように周設されたｎ⁺領域１１１により構成されるが、本実施例では、ｎ⁺領域１１１の周囲をさらに囲むようにｐ⁺領域１１０、ｎ⁺領域１０９、ｐ⁺領域１０８が同心的に周設されている。ｐ⁺領域１０８および１１０は接地電位とされ、ｎ⁺領域１０９は電源電位とされている。
【００５０】
図２は図１に示した半導体装置の等価回路を説明するための模式図である。
【００５１】
図２に示されるｐＭＯＳトランジスタは、Ｎ⁺領域により分割されて２つ形成されている。
【００５２】
図には、温度検出用ダイオードに寄生して形成されたＮＰＮ型の寄生トランジスタ２０１、ｐＭＯＳトランジスタに寄生して形成されたＰＮＰ型の寄生トランジスタ２０２およびｎＭＯＳトランジスタとｐＭＯＳトランジスタに寄生して形成されたＮＰＮ型の寄生トランジスタ２０３が示されている。
【００５３】
寄生トランジスタ２０１は、エミッタはＮ⁺領域１１１とされ、コレクタは、Ｎ⁺領域１０９を介して電源電位ＶＤＤと接続され、また、Ｎウェル領域１０３の抵抗であるＮウェル抵抗Ｒ１およびＮ⁺領域１０４を介して電源電位ＶＨに接続され、ベースは接地される形態で形成されている。
【００５４】
寄生トランジスタ２０２は、エミッタはＰ⁺領域１０５とされ、コレクタは基板抵抗Ｒ２およびＰ⁺領域１０８を介して接地され、ベースは寄生トランジスタ２０１のコレクタと共通にＮウェル抵抗Ｒ１およびＮ⁺領域１０４を介して電源電位ＶＨに接続される形態で形成されている。
【００５５】
寄生トランジスタ２０３は、コレクタは寄生トランジスタ２０１のコレクタおよび寄生トランジスタ２０２のベースと共通にＮウェル抵抗Ｒ１およびＮ⁺領域１０４を介して電源電位に接続され、エミッタはＮ⁺領域１１６を介して接地され、ベースは寄生トランジスタ２０２のコレクタと共通に基板抵抗Ｒ２およびＰ⁺領域１０８を介して接地される形態で形成されている。
【００５６】
本実施例においては、温度検出用ダイオードの周囲を、接地電位、電源電位、接地電位に置かれる三重のガードリングを設けて、温度検出用ダイオードの近傍に配置されたｐＭＯＳトランジスタやｎＭＯＳトランジスタから隔離された状態としている。このため、温度検出用ダイオードのカソードにラッチアップを起こさせるようなトリガー信号が入力されたとしても、最初に動作する寄生トランジスタ２０１のコレクタ電流は抵抗Ｒ１を介することなく接続されている電源電位ＶＤＤから供給されることとなり、寄生トランジスタ２０２，２０３が動作状態となることはなく、ラッチアップ状態に陥ることはない。
【００５７】
以上説明した実施例は、ＤＭＯＳ構造のトランジスタが形成された基板に、温度検出用のダイオードが、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタと同一プロセスで作製された半導体装置であるが、本発明は、インクジェット記録装置に用いられるインクジェットヘッドに適したものとしてなされたものであり、図６に示したような、複数の電気熱変換素子と、複数の電気熱変換素子を発熱させるための駆動回路と、駆動回路を介して複数の電気熱変換素子の発熱状態を制御する制御回路とを有するインクジェット記録ヘッド用基板を含むものである。
【００５８】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載するような効果を奏する。
【００５９】
ＤＭＯＳトランジスタとともに温度検出用のダイオード、ｐＭＯＳトランジスタやｎＭＯＳトランジスタを形成する際に、ラッチアップ現象が発生することを防止することができる効果がある。
【図面の簡単な説明】
【図１】（ａ），（ｂ）のそれぞれは本発明による半導体装置の一実施例の構成を示す上面図および断面図である。
【図２】図１に示した実施例の等価回路図である。
【図３】インクジェットヘッドの回路構成を示すブロック図である。
【図４】図３に示したクロック入力端子４０７、画像データ入力端子４０６にそれぞれ入力されるクロック（ＣＬＫ）および画像データ信号（ＤＡＴＡ）とデータ転送期間ＬＴとの関係を示す図である。
【図５】内部に温度検出用のダイオードが形成されたヒーターの駆動回路としてのＰＮＰトランジスタの構造を示す断面図である。
【図６】温度検出用のダイオードの基板上の配置を示す上面図である。
【図７】ＣＭＯＳプロセスを用いて作製されたＤＭＯＳトランジスタの構造を示す断面図である。
【図８】ＭＯＳ構造にて作製されたダイオードを示す断面図である。
【図９】（ａ），（ｂ）のそれぞれは、図７に示したＤＭＯＳ構造のトランジスタが形成された基板に、図５に示したような温度検出用のダイオードが形成された半導体装置を示す上面図および断面図である。
【図１０】図９に示した半導体装置の等価回路図である。
【符号の説明】
１０１Ｐ型基板
１０２Ｐ型のウェル領域
１０３はＮ型のウェル領域
１０４，１０９，１１１，１１３，１１５ｎ⁺領域
１０５，１０７，１０８，１１０，１１２，１１６ｐ⁺領域
１０６，１１４ゲート電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device for an ink jet head, and more particularly to a semiconductor device provided with a temperature detection element and a substrate for an ink jet recording head.
[0002]
[Prior art]
The ink jet recording method (that is, the recording method using liquid jet) is capable of high-speed recording in that noise generated during recording is so small that it can be ignored, and a special process such as fixing to plain paper is performed. It has recently attracted interest in the fact that it can be recorded without need.
[0003]
In recent years, an inkjet head substrate used in such an inkjet recording system not only includes a plurality of heating elements on a substrate, but also supplies image data input in series to each heating element drive driver to each driver. A control logic circuit such as a latch circuit for sending in parallel can be configured on the same substrate. This latch circuit is provided to temporarily store a shift register having the same number of bits as that of the heating element and data output from these shift registers.
[0004]
FIG. 3 is a block diagram showing a circuit configuration of a conventional inkjet head.
[0005]
The circuit shown in FIG. 3 includes a heater 401, a power transistor 402, a latch circuit 403, a shift register 404, a power supply line 405, an image data input terminal 406, a clock input terminal 407, a latch signal input terminal 408, and a heater ON / OFF switch 409. And a GND line 410.
[0006]
The heater 401, the power transistor 402, the latch circuit 403, and the heater ON / OFF switch 409 are provided as a set for one discharge nozzle, and one shift register 404 is provided for a plurality of these sets. Yes.
[0007]
FIG. 4 is a diagram showing the relationship between the clock (CLK) and image data signal (DATA) input to the clock input terminal 407 and the image data input terminal 406, respectively, and the data transfer period LT.
[0008]
The drive sequence will be described. First, a serial image data signal synchronized with a clock is sent from the recording apparatus main body (not shown) to the shift register 404 via the image data input terminal 406. The image data signal taken into the shift register 404 is latched simultaneously with the end of the data transfer period LT and temporarily stored in the latch circuit 403, and an ON / OFF output corresponding to the image data is made from the latch circuit 403. The output of the latch circuit 403 turns on the power transistor 402 in which the heater ON / OFF switch 409 is turned on, current is supplied to the corresponding heater 401, heat energy is generated, and ink on the heater 401 is foamed. Ink is ejected with energy.
[0009]
In the case of the ink jet head configured as described above, the heater 401 and its drive circuit exist as heating elements. When recording is performed continuously, if the substrate (heater board) constituting the ink jet head continues to rise in temperature and goes into thermal runaway, the ink cannot be ejected normally. In order to prevent the occurrence of such a problem, the temperature of the substrate is detected and the discharge state is controlled according to the detected temperature.
[0010]
FIG. 5 is a cross-sectional view showing the structure of a transistor as a heater drive circuit having a temperature detection diode formed therein.
[0011]
A p-type region 202 and an n-type region 203 are formed on a p-type semiconductor substrate 201, and an n ⁺ region 204 and a p ⁺ region 205 are formed inside the n-type region 203. In FIG. A temperature detecting diode having a PN junction structure is formed. The temperature is detected by flowing a constant current from the p ⁺ region 205 serving as the anode toward the n ⁺ region 204 serving as the cathode, and monitoring the forward voltage at that time.
[0012]
FIG. 6 is a top view showing the arrangement of the temperature detecting diodes on the substrate.
[0013]
The substrate 1 is provided with a heater unit 2 composed of a plurality of heaters, driver units 3 and 4 for generating heat from the heaters are arranged on both sides thereof, and further controls the driving of the driver units 3 and 4. The driver control units 6 and 7 and pads 8 and 9 for inputting signals to the driver control units 6 and 7 are formed.
[0014]
The temperature sensor 5, which is a temperature detection diode, is preferably disposed in the vicinity of the heater unit 2 and the driver units 3 and 4 for the purpose of temperature detection. In the illustrated example, the temperature sensor 5 is interposed between the heater unit 2 and the driver unit 3. Is provided. The detection current of the temperature sensor 5 is sent to the heater board peripheral circuit 10 via the pad 8, converted into a voltage and sent to the main body control unit, and control according to the detected temperature indicated by the detected current is performed on the main body control unit. Is done.
[0015]
Next, specific production of a substrate for an ink jet head will be described.
[0016]
When a substrate is manufactured using a semiconductor process, it is very advantageous to use a CMOS process in view of manufacturing costs. However, in this type of substrate on which a heater is mounted, a power supply voltage of about 20 V or higher is almost used, and furthermore, a current of several tens to several hundreds of mA must be supplied to the heater unit. . In the simplest MOS transistor structure, since the breakdown voltage is 15 V or less, a circuit cannot be realized in the CMOS structure. Therefore, in order to obtain a power transistor with a high breakdown voltage, for example, a DMOS (Double diffused MOS transistor) structure is used.
[0017]
FIG. 7 is a cross-sectional view showing the structure of a DMOS transistor manufactured by using a CMOS process. In the figure, a pMOS transistor manufactured by the same process is also shown.
[0018]
In the figure, 701 is a P-type substrate (P-Sub), 702, 704 and 706 are P-type well regions (P-WL), and 703 and 705 are N-type well regions in which pMOS transistors and DMOS transistors are formed, respectively. (N-WL), 714 is a P-type base region (P-Base) formed in the N-type well region 705, 707, 712, 713 are n ⁺ regions, and 708, 709, 710, 711 are p ⁺ Regions 716 and 717 are the gate electrodes of the pMOS transistor and the DMOS transistor.
[0019]
Each of the n ⁺ region 707, the p ⁺ region 710, and the p ⁺ region 711 is for making contact with the N type well region 703, the P type well region 704, and the P type base region 714. It is provided to suck up the substrate current nearby. Except between the p ⁺ regions 708 and 709 and the n ⁺ regions 712 and 713 which are the drain and source regions of the pMOS transistor and the DMOS transistor, the LOCOS (Local Oxidation of Silicon) is formed between the n ⁺ region and the p ⁺ region. ) Separated by the oxide film 715.
[0020]
The N-type well region 705 and the P-type base region 714 formed in the N-type well region 705 that constitute the DMOS transistor serve as the drain and channel in the MIS field-effect transistor.
[0021]
The N-type well regions 703 and 705 in which the pMOS transistor and the DMOS transistor are formed can be manufactured in common, and can be manufactured without the need to increase the number of processes. At this time, since the P-type base region 714 is formed until reaching the P-type substrate 701 in order to increase the breakdown voltage of the drain as described above, the N-type well regions 703 and 705 are shallower than usual. It is said that.
[0022]
[Problems to be solved by the invention]
When the temperature detecting diode as shown in FIG. 5 is formed on the substrate on which the DMOS transistor shown in FIG. 7 is formed, a latch-up phenomenon occurs due to the parasitically formed transistor.
[0023]
As shown in FIG. 8, when a diode is configured with a conventional MOS structure, for example, a P-type high concentration region 815 which is a CMOS logic PMOS source / drain region is used as an anode and a substrate region of a CMOS logic PMOS. A diode is formed using the N-type region 816 as a cathode. In this case, when a forward current is passed from the anode to the cathode, the P-type substrate 814 is formed under the N-type region 816, where a PNP structure is formed, the parasitic PNP transistor 801 operates, and a current flows through the P-type substrate 814. Especially in the case of CMOS, there is a possibility that it may lead to problems such as latch-up.
[0024]
The PNP transistor 801 has been described as being formed parasitic to a diode, but is also formed parasitic to a MOS transistor.
[0025]
Each of FIGS. 9A and 9B is a top view showing a semiconductor device in which a temperature detecting diode as shown in FIG. 5 is formed on a substrate on which the DMOS transistor shown in FIG. 7 is formed. It is a figure and sectional drawing, The pMOS transistor and nMOS transistor which were produced by the same process are also shown in the figure.
[0026]
In the figure, reference numeral 901 denotes a P-type substrate (P-Sub), and reference numeral 902 denotes a P-type well region (P-WL), in which an nMOS transistor is formed. 903 is an N-type well region (N-WL) where a pMOS transistor and a temperature detection diode are formed, 909, 914, 916, and 918 are n ⁺ regions, 910, 911, 913, 915 and 919 are p ⁺ regions, Reference numerals 911 and 913 denote gate electrodes of the pMOS transistor and the nMOS transistor.
[0027]
except during the p ⁺ regions 910 and 911 and the n ⁺ regions 916 and 917 which is the drain and source regions of the pMOS transistor and nMOS transistor, between the n ⁺ region and p ⁺ region LOCOS (Local Oxidation of Silicon It is separated by the oxide film 920.
[0028]
As shown in the top view of FIG. 9A, the temperature detection diode includes a p ⁺ region 915 and an n ⁺ region 914 that surrounds the p ⁺ region 915. Then, for the purpose of preventing adverse effects due to substrate noise, a p ⁺ region 913 is provided around the n ⁺ region 914 as a guard ring so as to further surround the periphery of the n ⁺ region 914, and is set to the ground potential.
[0029]
As described above, when a temperature detection diode by a PN junction is formed on a semiconductor substrate on which a DMOS transistor is formed and a pMOS transistor and an nMOS transistor are arranged close to each other as shown in FIG. Latch-up tends to occur even when guard rings are applied. As described above, the N-type well region is formed in common for the DMOS transistor and the pMOS transistor, and its depth is shallower than usual, so that it is formed parasitic to the temperature detection diode. This is because the current amplification factor of the PNP transistor used is large.
[0030]
When a trigger signal (sink current or negative voltage) due to noise or the like is input to the cathode of the temperature detection diode itself, a current flows to the substrate via the NPN transistor formed parasitic to the temperature detection diode, and the pMOS transistor The PNP transistor formed in a parasitic state becomes an operating state, and further a current flows through the substrate. By this current, an NPN transistor formed parasitic to the nMOS transistor and the pMOS transistor is in an operating state, and is in a latch-up state.
[0031]
FIG. 10 is an equivalent circuit diagram of the semiconductor device shown in FIG.
[0032]
In the pMOS transistor shown in FIG. 10, two gate electrodes 911 are formed to flow a large current, and the effective length of the channel is formed large.
[0033]
The figure shows an NPN parasitic transistor 1001 formed parasitic to a temperature detection diode, a PNP parasitic transistor 1002 formed parasitic to a pMOS transistor, and an nMOS transistor and a pMOS transistor parasitic. An NPN type parasitic transistor 1003 is shown.
[0034]
The parasitic transistor 1001 has an emitter as an N ⁺ region 914, a collector connected to a power supply potential via an N well resistor R1 and an N ⁺ region 1004 that are resistors of the N well region 903, and a base that is grounded. Has been.
[0035]
Parasitic transistor 1002 has an emitter as P ⁺ region 910, a collector grounded through substrate resistance R 2 and P ⁺ region 919, and a base having N well resistance R 1 and N ⁺ region 1004 in common with the collector of parasitic transistor 1001. It is formed in a form connected to the power supply potential via
[0036]
The parasitic transistor 1003 has a collector connected to the power supply potential through the N well resistor R1 and the N ⁺ region 1004 in common with the collector of the parasitic transistor 1001 and the base of the parasitic transistor 1002, and an emitter grounded through the N ⁺ region 916. The base is formed in common with the collector of the parasitic transistor 1002 and grounded via the substrate resistance R2 and the P ⁺ region 919.
[0037]
When a trigger signal is input to the N ⁺ region 914 serving as the emitter of the parasitic transistor 1001, a current flows to the collector of the parasitic transistor 1001 via the N well resistor R 1 and the N ⁺ region 1004. This current causes the parasitic transistor 1002 to operate, and a current flows between the P ⁺ region 910 and the P ⁺ region 919. This current further causes the parasitic transistor 1003 to operate, and a current flows between the N ⁺ region 1004 and the N ⁺ region 916. These operations are performed continuously without stopping, resulting in a latch-up state.
[0038]
The present invention has been made in view of the problems of the conventional techniques as described above, and prevents the occurrence of a latch-up phenomenon when forming a pMOS transistor or an nMOS transistor together with a DMOS transistor. An object of the present invention is to realize a semiconductor device that can be used.
[0039]
In addition, this problem is not limited to the DMOS. In the configuration in which the load is current-driven using the power transistor, the current flowing into the substrate (leakage current) also becomes large, and this current is likely to occur. It is a problem.
[0040]
[Means for Solving the Problems]
The semiconductor device of the present invention is a semiconductor device in which a PN junction type temperature detection diode is formed together with a pMOS transistor and an nMOS transistor on a first conductivity type semiconductor substrate on which a power transistor that performs switching operation is formed.
Said diode, said provided first second conductivity type well region formed on a first conductivity type semiconductor substrate, a first first-conductivity-type high-concentration region, a first first And a first second conductivity type high concentration region formed so as to surround the conductivity type high concentration region,
A second first conductivity type high concentration region formed to surround the first second conductivity type well region ;
A second second conductivity type well region formed so as to surround the second first conductivity type high concentration region;
A third first conductivity type high concentration region formed so as to surround the second second conductivity type well region;
It is characterized by having.
[0041]
In this case, the first conductivity type is p-type, and the second conductivity type is n-type,
The second and third first conductivity type high concentration regions are set to a ground potential,
A second second conductivity type high concentration region is formed in the second second conductivity type well region,
The second second conductivity type high concentration region may be set to a positive potential.
[0044]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
[0045]
1A and 1B are a top view and a cross-sectional view showing the structure of an embodiment of a semiconductor device according to the present invention, and FIG. 2 is an equivalent circuit diagram thereof.
[0046]
1A and 1B are top views showing a semiconductor device in which a temperature detection diode as shown in FIG. 5 is formed on a substrate on which the DMOS transistor shown in FIG. 7 is formed. It is a figure and sectional drawing, The pMOS transistor and nMOS transistor which were produced by the same process are also shown in the figure.
[0047]
In the figure, 101 is a P-type substrate (P-Sub), and 102 is a P-type well region (P-WL), in which an nMOS transistor is formed. 103 is an N-type well region (N-WL) in which a pMOS transistor and a temperature detection diode are formed, 104, 109, 111, 113, 115 are n ⁺ regions, 105, 107, 108, 110, 112, 116 are The p ⁺ regions 106 and 114 are the gate electrodes of the pMOS transistor and the nMOS transistor.
[0048]
Except between the p ⁺ regions 105 and 107 and the n ⁺ regions 113 and 114 which are the drain region and the source region of the pMOS transistor and the nMOS transistor, the LOCOS (Local Oxidation of Silicon) is formed between the n ⁺ region and the p ⁺ region. It is separated by the oxide film 117.
[0049]
As shown in the top view of FIG. 1A, the temperature detection diode includes a p ⁺ region 112 and an n ⁺ region 111 that surrounds the p ⁺ region 112. in the example, p ⁺ region 110, n ⁺ regions 109, p ⁺ region 108 so as to further surround the n ⁺ region 111 is concentrically provided around. P ⁺ regions 108 and 110 are set to the ground potential, and n ⁺ region 109 is set to the power supply potential.
[0050]
FIG. 2 is a schematic diagram for explaining an equivalent circuit of the semiconductor device shown in FIG.
[0051]
The pMOS transistor shown in FIG. 2 is divided into two by the N ⁺ region.
[0052]
In the figure, an NPN parasitic transistor 201 formed parasitic to a temperature detection diode, a PNP parasitic transistor 202 formed parasitic to a pMOS transistor, and an nMOS transistor and a pMOS transistor formed parasitic. An NPN type parasitic transistor 203 is shown.
[0053]
The parasitic transistor 201 has an emitter connected to the N ⁺ region 111, a collector connected to the power supply potential VDD via the N ⁺ region 109, and an N well resistor R 1 and an N ⁺ region 104 that are resistors of the N well region 103. The base is connected to the power supply potential VH through the ground and the base is grounded.
[0054]
Parasitic transistor 202 has an emitter as P ⁺ region 105, a collector grounded through substrate resistance R 2 and P ⁺ region 108, and a base having N well resistance R 1 and N ⁺ region 104 in common with the collector of parasitic transistor 201. And is connected to the power supply potential VH.
[0055]
Parasitic transistor 203 has a collector connected to the power supply potential through N well resistor R1 and N ⁺ region 104 in common with the collector of parasitic transistor 201 and the base of parasitic transistor 202, and an emitter grounded through N ⁺ region 116. The base is formed in common with the collector of the parasitic transistor 202 and grounded via the substrate resistance R2 and the P ⁺ region 108.
[0056]
In this embodiment, a triple guard ring placed at the ground potential, the power supply potential, and the ground potential is provided around the temperature detection diode so as to be isolated from the pMOS transistor and the nMOS transistor arranged in the vicinity of the temperature detection diode. It is in the state that was done. For this reason, even if a trigger signal that causes latch-up is input to the cathode of the temperature detection diode, the collector current of the parasitic transistor 201 that operates first is not connected to the power supply potential VDD connected via the resistor R1. Therefore, the parasitic transistors 202 and 203 do not enter the operating state and do not fall into the latch-up state.
[0057]
The embodiment described above is a semiconductor device in which a temperature detection diode is manufactured in the same process as that of a pMOS transistor and an nMOS transistor on a substrate on which a DMOS transistor is formed. A plurality of electrothermal conversion elements, a drive circuit for generating heat from the plurality of electrothermal conversion elements, and a drive circuit, as shown in FIG. And a control circuit for controlling the heat generation state of the plurality of electrothermal conversion elements.
[0058]
【The invention's effect】
Since the present invention is configured as described above, the following effects can be obtained.
[0059]
When forming a temperature detecting diode, a pMOS transistor or an nMOS transistor together with the DMOS transistor, there is an effect that it is possible to prevent the occurrence of a latch-up phenomenon.
[Brief description of the drawings]
FIGS. 1A and 1B are a top view and a cross-sectional view, respectively, showing a configuration of an embodiment of a semiconductor device according to the present invention.
FIG. 2 is an equivalent circuit diagram of the embodiment shown in FIG.
FIG. 3 is a block diagram illustrating a circuit configuration of the inkjet head.
4 is a diagram showing a relationship between a clock (CLK) and an image data signal (DATA) input to a clock input terminal 407 and an image data input terminal 406 shown in FIG. 3 and a data transfer period LT, respectively.
FIG. 5 is a cross-sectional view showing the structure of a PNP transistor as a heater drive circuit in which a temperature detection diode is formed.
FIG. 6 is a top view showing an arrangement of a temperature detection diode on a substrate.
FIG. 7 is a cross-sectional view showing a structure of a DMOS transistor manufactured using a CMOS process.
FIG. 8 is a cross-sectional view showing a diode fabricated with a MOS structure.
9A and 9B each show a semiconductor device in which a temperature detection diode as shown in FIG. 5 is formed on a substrate on which the DMOS transistor shown in FIG. 7 is formed. It is the top view and sectional drawing which show.
10 is an equivalent circuit diagram of the semiconductor device shown in FIG. 9;
[Explanation of symbols]
101 P-type substrate 102 P-type well region 103 includes N-type well regions 104, 109, 111, 113, 115 n ⁺ regions 105, 107, 108, 110, 112, 116 p ⁺ regions 106, 114 Gate electrodes

Claims

In a semiconductor device in which a PN junction type temperature detecting diode is formed together with a pMOS transistor and an nMOS transistor on a first conductivity type semiconductor substrate on which a power transistor that performs switching operation is formed.
The diode includes a first first conductivity type high concentration region provided in a first second conductivity type well region formed on the first conductivity type semiconductor substrate, and the first first type . And a first second conductivity type high concentration region formed so as to surround the conductivity type high concentration region,
A second first conductivity type high concentration region formed to surround the first second conductivity type well region ;
A second second conductivity type well region formed so as to surround the second first conductivity type high concentration region;
A third first conductivity type high concentration region formed so as to surround the second second conductivity type well region;
A semiconductor device comprising:

The semiconductor device according to claim 1,
The first conductivity type is p-type and the second conductivity type is n-type;
The second and third first conductivity type high concentration regions are set to a ground potential,
A second second conductivity type high concentration region is formed in the second second conductivity type well region,
The semiconductor device according to claim 2, wherein the second second conductivity type high concentration region is set to a positive potential.