JP4142143B2

JP4142143B2 - Data correction device

Info

Publication number: JP4142143B2
Application number: JP01968898A
Authority: JP
Inventors: 一文田上
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-01-30
Filing date: 1998-01-30
Publication date: 2008-08-27
Anticipated expiration: 2018-01-30
Also published as: JPH11219280A

Description

【０００１】
【発明の属する技術分野】
本発明は、データ処理を行った結果を補正するデータ補正装置に関する。
【０００２】
【従来の技術】
この種のデータ補正装置は、例えば並列データ処理装置等における並列に配置された算術演算装置の飽和処理、算術シフト装置の飽和処理の他、数が−１以上１未満の固定小数点で表現される場合の乗算装置による−１×１演算実行時の最大値補正といった補正処理を行う。
【０００３】
従来は、例えば特開平６−１３９０４９号公報に記載されているように、各演算装置ごとにデータ補正装置が備えられ、各演算装置の出力データはデータ補正処理が施された後にデータバスに出力される。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記のように並列に配置されたデータ処理装置ごとにデータ補正装置を備えている構成は、全体の回路規模が大きくなる欠点を伴う。また、データ処理装置の状態信号が確定するのを待ってデータ補正処理を行うために、データ処理結果がデータ補正装置で待たされることによる遅延が増大するという問題もあった。
【０００５】
本発明は上記のような従来の問題を解決するために、複数のデータ処理装置のデータ補正処理を一括して行うことにより回路規模を低減し効率良いデータ補正処理を実現すると共に、各データ処理装置のデータ処理結果をデータバスで転送するのと並列にデータ補正処理を行うことによりデータ処理時間を全体として低減することを目的とする。
【０００６】
【課題を解決するための手段】
本発明のデータ補正装置は、並列に設けられ、かつ独立した複数のデータ処理装置のデータ処理結果を補正するためのデータ補正装置であって、各々が前記複数のデータ処理装置のうち何れかのデータ処理装置の状態を示す少なくとも２組の状態信号と命令デコーダーの出力信号とに基づいて、前記データ処理装置のデータ処理結果に施すべき補正のモードを検出する補正モード検出手段と、補正モード検出手段の出力信号からデータ処理結果に補正を施すための制御信号を生成するデータ補正制御手段と、データ補正制御手段の出力信号に基づいてデータ処理結果にデータ補正処理を施して出力し、又はデータ処理結果をそのまま出力するデータ出力手段とを備えていることを特徴とする。
【０００７】
データ補正制御手段は、データ処理結果のビットごとに値０をセットするための第１の制御信号と、値１をセットするための第２の制御信号と、符号拡張のための第３の制御信号とを出力し、データ出力手段は、データ処理結果の各ビットのうち、第１の制御信号によって指定されたビットに値０を出力し、第２の制御信号によって指定されたビットに値１を出力し、第１及び第２の制御信号が共に非能動状態であるビットについてはデータ処理結果をそのまま出力し、かつ、第３の制御信号によって指定されたビットについては符号を拡張して出力するように構成されていることが好ましい。
【０００８】
また、補正モード検出手段は、符号拡張モードのときにデータ処理結果の符号が正ならば能動状態になる０拡張モード信号と、データ処理結果の符号が負ならば能動状態になる１拡張モード信号とを生成し、データ補正制御手段は、データ処理結果の各ビットに値０をセットするための第１の制御信号と、値１をセットするための第２の制御信号を出力し、データ出力手段は、データ処理結果の各ビットのうち、第１の制御信号によって指定されたビットに値０を出力し、第２の制御信号によって指定されたビットに値１を出力し、第１及び第２の制御信号が共に非能動状態であるビットについてはデータ処理結果をそのまま出力するように構成されていることも好ましい。
【０００９】
更に好ましくは、補正モード検出手段の出力信号と命令デコーダーの出力信号とからデータ処理結果をそのまま出力するための制御信号を生成するデータスルー制御手段を更に備え、データ出力手段は、データスルー制御手段から出力された制御信号にしたがってデータ処理結果をそのまま出力し、又はデータ補正制御手段から出力された制御信号にしたがってデータ処理結果にデータ補正を施したのち出力するように構成されている。
【００１０】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施形態について、図面を参照しながら説明する。図１は本発明の第１の実施形態に係るデータ補正装置の構成を示すブロック図である。図１において、１１０はデータ処理装置としての算術演算装置（以下、ＡＵと略記する）であり、１２０は同じくデータ処理装置としての乗算装置（以下、ＭＵＬと略記する）である。補正モード検出手段４１０は、ＡＵ１１０及びＭＵＬ１２０から出力された状態信号２１０、２２０、及び命令デコーダー５００の出力信号５１０に基づいて、ＷＢＵＳ３００に出力されたデータ処理結果に対して施すべきデータ補正処理のモードを検出する。
【００１１】
データ補正制御手段４２０は、補正モード検出手段４１０の出力信号にしたがって、データ処理結果のビットごとに値０をセットするための制御信号、値１をセットするための制御信号、そして符号拡張のための制御信号を出力する。データ出力手段４３０は、データ補正制御手段４２０の出力信号にしたがって、データ処理結果の各ビットに対して値０をセットするための制御信号がハイレベル（能動レベルであるＶＤＤ電位を意味する）であればそのビットに値０を出力し、値１をセットするための制御信号がハイレベルであればそのビットに値１を出力する。また、値０をセットするための制御信号と値１をセットするための制御信号が共にローレベル（非能動レベルであるＧＮＤ電位を意味する）であればそのビットのデータ処理結果の値をそのまま出力する。更に、符号拡張のための制御信号がハイレベルであるビットについてはデータ処理結果の符号を拡張して出力する。
【００１２】
このようなデータ補正装置の動作について更に説明する。簡単のために、扱うデータは−１以上１未満の固定小数点データとする。まず、ＡＵ１１０は４０ビット幅の２つのデータの加減算を行い演算結果を４０ビット幅でＷＢＵＳ３００に出力する。ＡＵ１１０は３２ビット精度と４０ビット精度の２つのモードを持ち、３２ビットオーバーフローフラグと４０ビットオーバーフローフラグと常に正しい符号を示すＡＵサインフラグを出力する。３２ビットオーバーフローフラグは、ビット３１からビット３９までのビットがすべて値０か値１をとらなければハイレベルになるフラグである。
【００１３】
ＭＵＬ１２０は、１６ビット幅の２つのデータの乗算を行い乗算結果を３２ビット幅でＷＢＵＳ３００に出力する。ＭＵＬ１２０は−１×−１演算を実行したときにハイレベルになる−１×−１検出フラグと乗算結果の符号を示すＭＵＬサインフラグとを出力する。
【００１４】
補正モード検出手段４１０は４０ビットオーバーフローフラグ、３２ビットオーバーフローフラグ、ＡＵサインフラグ、−１×−１検出フラグ、ＭＵＬサインフラグ、及び命令デコーダー５００の出力信号５１０に基づいて、ＷＢＵＳ３００に出力されたデータが３２ビット精度で正の方向にオーバーフローを起こしたデータか、３２ビット精度で負の方向にオーバーフローを起こしたデータか、４０ビット精度で正の方向にオーバーフローを起こしたデータか、４０ビット精度で負の方向にオーバーフローを起こしたデータか、それとも−１×−１の乗算結果かを検出してそれぞれのモード信号を検出結果として出力する。
【００１５】
データ補正制御手段４２０は補正モード検出手段４１０から出力されたモード信号に基づき各ビットに値１をセットする制御信号と、値０をセットする制御信号と、符号拡張のための制御信号を生成し出力する。例えば補正モード検出手段４１０の出力信号である４０ビット精度正のオーバーフローのモード信号がハイレベルであれば、ＷＢＵＳ３００に出力された演算結果を値Ｘ’７ＦＦＦＦＦＦＦＦＦに補正するように、ビット０からビット３８は値１をセットする制御信号をハイレベル（能動状態）にし、ビット３９は値０をセットする制御信号をハイレベルにする。その他のモード信号がハイレベルである場合も同様である。
【００１６】
この実施形態において、補正モード検出手段４１０は符号拡張モードでＷＢＵＳ３００に出力されたデータの符号が正のときにハイレベルになる０拡張モード信号と、符号拡張モードでＷＢＵＳ３００に出力されたデータの符号が負のときにハイレベルになる１拡張モード信号を出力するように構成してもよい。
【００１７】
図２は各演算モードでの演算結果を示している。図２のテーブルにおいて、ＴはＷＢＵＳ３００に出力された演算結果をそのまま（スルー）出力することを意味する。Ｓは演算結果の符号を拡張して出力することを意味する。図２にしたがって、ビット０〜３０、ビット３１〜３８、そしてビット３９の３つのグループに分けることができる。
【００１８】
図３は本実施形態における補正モード検出手段４１０とデータ補正制御手段４２０の構成例を示す回路図である。また、各データ処理装置の動作モードにおける命令デコーダー５００の出力信号の状態を表１に示す。
【００１９】
【表１】

【００２０】
補正モード検出手段４１０は命令デコーダー５００の出力信号５１０から各データ処理装置の動作モードを検出する。また、ＡＵ１１０の３２ビットオーバーフローフラグＡＵＯＶＦ３２、４０ビットオーバーフローフラグＡＵＯＶＦ４０、ＡＵサインフラグＡＵＳＩＮ、及びＭＵＬ１２０の−１×−１検出フラグＭＵＬＤＥＴＯに基づいて、４０ビット精度正のオーバーフロー補正モード、４０ビット精度負のオーバーフロー補正モード、３２ビット精度正のオーバーフロー補正モード、３２ビット精度負のオーバーフロー補正モード、−１×−１検出モード、−１×−１否検出モード、及びＭＵＬ補正無しモードを検出し、補正モード信号として出力する。
【００２１】
データ補正制御手段４２０は４０ビット精度正のオーバーフロー補正モード信号、４０ビット精度負のオーバーフロー補正モード信号、３２ビット精度正のオーバーフロー補正モード信号、３２ビット精度負のオーバーフロー補正モード信号、及び−１×−１検出モード信号に基づいて、図２に示した３つのグループに分け、値０をセットする制御信号と値１をセットする制御信号とを生成して出力する。また、−１×−１否検出モード信号及びＭＵＬ補正無しモード信号から符号拡張制御信号を生成して出力する。図３において、ＵＰ（３０−０），ＵＰ（３８−３１），ＵＰ（３９）はそれぞれビット０からビット３０、ビット３１からビット３８、ビット３９に値１をセットする制御信号であり、ＤＯＷＭ（３０−０），ＤＯＷＭ（３８−３１），ＤＯＷＭ（３９）はそれぞれビット０からビット３０、ビット３１からビット３８、ビット３９に値０をセットする制御信号であり、ＥＸＳＩＮ（３９−３２）はビット３２からビット３９にビット３１のデータを符号拡張する制御信号である。
【００２２】
図４は本実施形態におけるデータ出力手段４３０の回路図である。４３２は１ビット当たりの符号拡張回路であり、符号拡張制御信号ＥＸＳＩＮ（３９−３２）がハイレベルであるときにビット３１のデータを選択して出力する。４３１は１ビット当たりの補正回路であり、それぞれ値１をセットする制御信号がハイレベルであるときは値１を出力し、値０をセットする制御信号がハイレベルであるときは値０をセットし、値１をセットする制御信号と値０をセットする制御信号が共にローレベルであるときはＷＢＵＳ３００に出力されているデータを出力する。
【００２３】
本実施形態のデータ補正装置において、補正モード検出手段は、符号拡張モードのときに−１×−１否検出モード信号とＭＵＬ補正無しモード信号の代わりに、データ処理結果の符号が正ならばハイレベルになる０拡張モード信号と、データ処理結果の符号が負ならばハイレベルになる１拡張モード信号を生成し出力するように構成してもよい。
【００２４】
図５は本実施形態における補正モード検出手段４１０とデータ補正制御手段４２０の別の構成例を示す回路図である。図５において、４１５は０拡張モード信号と１拡張モード信号を生成する手段である。データ補正制御手段４２０は、４０ビット精度正のオーバーフロー補正モード信号、４０ビット精度負のオーバーフロー補正モード信号、３２ビット精度正のオーバーフロー補正モード信号、３２ビット精度負のオーバーフロー補正モード信号、−１×−１補正モード信号、０拡張モード信号、及び１拡張モード信号に基づいて、図２のテーブルにしたがって３つのグループに分け、値０をセットする制御信号と値１をセットする制御信号を生成して出力する。
【００２５】
図６は本実施形態におけるデータ出力手段４３０の構成例を示す回路図である。値０をセットする制御信号と値１をセットする制御信号に符号拡張の制御が含まれることにより、符号拡張機能が削減される。
【００２６】
（実施の形態２）
つぎに、本発明の第２の実施形態の構成を図７に示す。この実施形態のデータ補正装置は、補正モード検出手段４１０の出力信号と命令デコーダー５００の出力信号とに基づいて、ＷＢＵＳ３００に出力されたデータをそのまま出力するための制御信号を生成するデータスルー制御手段４５０を備えている。データ出力手段４３０は、データスルー制御手段４５０の出力信号がハイレベルであればＷＢＵＳ３００に出力されたデータをそのまま出力し、データ補正制御手段４２０の出力信号がハイレベルであればＷＢＵＳ３００に出力されたデータにデータ補正を施して出力する。
【００２７】
補正モード検出手段４１０は、ＡＵ３２ビット精度補正有り動作モードで演算結果がオーバーフローを起こしていないことを示す３２ビットオーバーフロー無しモード信号と、ＡＵ４０ビット精度補正有り動作モードで演算結果がオーバーフローを起こしていないことを示す４０ビットオーバーフロー無しモード信号と、ＡＵ補正無しモードを示すＡＵ否補正モード信号を出力する手段を備えている。データスルー制御手段４５０は、３２ビットオーバーフロー無しモード信号、４０ビットオーバーフロー無しモード信号、ＡＵ否補正モード信号、−１×−１否検出モード信号、及び命令デコーダー５００の出力信号に基づいて、図２のテーブルにしたがって、ＷＢＵＳ３００に出力されたデータをそのまま出力するためのデータスルー信号を各ビットごとに出力する。
【００２８】
このような構成とすることにより、データ出力手段４３０の出力をハイインピーダンス状態に制御することができ、データ出力手段４３０の出力データを格納する記憶手段６００に対し複数の書き込み経路が存在する場合にも本発明が有効になる。
【００２９】
図８は第２の実施形態における補正モード検出手段４１０、データ補正制御手段４２０、及びデータスルー制御手段４５０の構成例を示す回路図である。図８において、データスルー制御手段４５０は、補正モード検出手段４１０の出力信号の３２ビットオーバーフロー無しモード信号、４０ビットオーバーフロー無しモード信号、及び−１×−１否検出モード信号のいずれかがハイレベルであれば、又は命令デコーダー５００の出力信号５１０のうち、補正有りモードであることを示すＯＰＯＶＣ信号がローレベルであれば、ビット０からビット３０のデータをそのまま（スルーして）出力するための制御信号ＴＨ（３０−０）信号をハイレベルにする。また、３２ビットオーバーフロー無しモード信号、４０ビットオーバーフロー無しモード信号、及びＡＵ否補正モード信号のいずれかがハイレベルであれば、ビット３１からビット３９のデータをそのまま（スルーして）出力するための制御信号ＴＨ（３９−３１）信号をハイレベルにする。
【００３０】
図９は第２の実施形態におけるデータ出力手段４３０の回路図である。図９において、４３３は１ビット当たりの補正回路を示している。この補正回路は、データスルー制御信号ＴＨがハイレベルであれば入力されたデータをそのまま出力し、１補正制御信号がハイレベルであれば値１を出力し、０補正制御信号がハイレベルであれば値０を出力する。
【００３１】
図１０は、符号拡張をデータ補正処理で行う際の補正モード検出手段４１０、データ補正制御手段４２０、及びデータスルー制御手段４５０の構成例を示す回路図である。また、図１１はデータ出力手段４３０の構成例を示す回路図である。このような構成とすることにより、符号拡張のための回路を削減することができる。
【００３２】
【発明の効果】
以上説明したように本発明のデータ補正装置によれば、飽和処理や符号拡張等のデータ補正処理を一括して行うことができる。また、従来に比べて全体の回路規模が小さくなる。演算結果のデータバス転送と並列にデータ補正処理を行うことができ、更にデータバスの負荷容量を低減することができるので全体としてデータ処理時間を短くすることができる。特に、並列演算装置で並列に配置されるデータ処理装置の数が多くなるほど本発明の効果は大きくなる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るデータ補正装置の構成を示すブロック図
【図２】各演算モードでの演算結果を示すテーブル
【図３】図１のデータ補正装置における補正モード検出手段及びデータ補正制御手段の構成例を示す回路図
【図４】図１のデータ補正装置におけるデータ出力手段の回路図
【図５】図１のデータ補正装置における補正モード検出手段及びデータ補正制御手段の別の構成例を示す回路図
【図６】図１のデータ補正装置におけるデータ出力手段の構成例を示す回路図
【図７】本発明の第２の実施形態に係るデータ補正装置の構成を示すブロック図
【図８】図７のデータ補正装置における補正モード検出手段、データ補正制御手段及びデータスルー制御手段の構成例を示す回路図
【図９】図７のデータ補正装置におけるデータ出力手段の構成例を示す回路図
【図１０】図７のデータ補正装置における補正モード検出手段、データ補正制御手段及びデータスルー制御手段の別の構成例を示す回路図
【図１１】図７のデータ補正装置におけるデータ出力手段の構成例を示す回路図
【符号の説明】
１１０算術演算装置（ＡＵ）
１２０乗算装置（ＭＵＬ）
２１０ＡＵの状態を示す状態信号
２２０ＭＵＬの状態を示す状態信号
４００データ補正装置
４１０補正モード検出手段
４１５符号拡張制御信号生成手段
４２０データ補正制御手段
４３０データ出力手段
４３１１ビット当たりのデータ補正回路
４３２１ビット当たりの符号拡張回路
４３３１ビット当たりのデータ補正回路
４４０データ出力手段の出力信号
４５０データスルー制御手段
５００命令デコーダー
６００記憶手段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data correction apparatus that corrects a result of data processing.
[0002]
[Prior art]
This type of data correction device is expressed by a fixed point whose number is −1 or more and less than 1, in addition to saturation processing of arithmetic operation devices arranged in parallel in parallel data processing devices or the like, saturation processing of arithmetic shift devices, and the like. In this case, correction processing such as maximum value correction at the time of execution of a −1 × 1 operation by the multiplication device is performed.
[0003]
Conventionally, as described in, for example, Japanese Patent Laid-Open No. 6-139049, a data correction device is provided for each arithmetic device, and output data of each arithmetic device is output to a data bus after being subjected to data correction processing. Is done.
[0004]
[Problems to be solved by the invention]
However, the configuration in which the data correction device is provided for each of the data processing devices arranged in parallel as described above has a drawback that the overall circuit scale is increased. In addition, since the data correction process is performed after the status signal of the data processing apparatus is fixed, there is a problem that a delay due to the data processing result being waited by the data correction apparatus increases.
[0005]
In order to solve the conventional problems as described above, the present invention realizes efficient data correction processing by reducing the circuit scale by collectively performing data correction processing of a plurality of data processing devices. An object of the present invention is to reduce the data processing time as a whole by performing data correction processing in parallel with transferring the data processing result of the apparatus via a data bus.
[0006]
[Means for Solving the Problems]
Data correction apparatus of the present invention is provided in parallel, and a data correction unit for correcting the data processing result of a plurality of independent data processing devices, each of one of said plurality of data processing devices Correction mode detection means for detecting a correction mode to be applied to the data processing result of the data processing device based on at least two sets of status signals indicating the status of the data processing device and an output signal of the instruction decoder; and correction mode detection Data correction control means for generating a control signal for correcting the data processing result from the output signal of the means, and data correction processing is performed on the data processing result based on the output signal of the data correction control means, or data is output And a data output means for outputting the processing result as it is.
[0007]
The data correction control means includes a first control signal for setting a value 0 for each bit of the data processing result, a second control signal for setting a value 1, and a third control for sign extension. The data output means outputs a value 0 to the bit designated by the first control signal, and outputs a value 1 to the bit designated by the second control signal. For the bits in which both the first and second control signals are inactive, and the data processing result is output as it is, and the sign specified for the third control signal is extended and output. It is preferable that it is comprised.
[0008]
In addition, the correction mode detection means is a 0 extension mode signal that becomes active if the sign of the data processing result is positive and a 1 extension mode signal that becomes active if the sign of the data processing result is negative in the sign extension mode. The data correction control means outputs a first control signal for setting the value 0 to each bit of the data processing result and a second control signal for setting the value 1, and outputs the data. The means outputs the value 0 to the bit designated by the first control signal, outputs the value 1 to the bit designated by the second control signal, and outputs the value 1 to each bit of the data processing result. It is also preferable that the data processing result is output as it is for the bits for which the two control signals are both inactive.
[0009]
More preferably, it further comprises data through control means for generating a control signal for outputting the data processing result as it is from the output signal of the correction mode detecting means and the output signal of the instruction decoder, and the data output means is the data through control means. The data processing result is output as it is in accordance with the control signal output from, or the data processing result is subjected to data correction in accordance with the control signal output from the data correction control means and then output.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of the data correction apparatus according to the first embodiment of the present invention. In FIG. 1, 110 is an arithmetic operation unit (hereinafter abbreviated as AU) as a data processing device, and 120 is a multiplication device (hereinafter abbreviated as MUL) as a data processing device. The correction mode detection means 410 is a mode of data correction processing to be performed on the data processing result output to the WBUS 300 based on the status signals 210 and 220 output from the AU 110 and the MUL 120 and the output signal 510 of the instruction decoder 500. Is detected.
[0011]
The data correction control means 420 is a control signal for setting a value of 0 for each bit of the data processing result, a control signal for setting a value of 1, and for sign extension according to the output signal of the correction mode detection means 410 The control signal is output. In the data output means 430, the control signal for setting the value 0 for each bit of the data processing result is at a high level (meaning a VDD potential which is an active level) according to the output signal of the data correction control means 420. If there is, the value 0 is output to that bit, and if the control signal for setting the value 1 is at high level, the value 1 is output to that bit. If the control signal for setting the value 0 and the control signal for setting the value 1 are both low level (meaning the GND potential which is an inactive level), the value of the data processing result of that bit is used as it is. Output. Furthermore, the sign of the data processing result is extended and outputted for the bits whose control signal for sign extension is at the high level.
[0012]
The operation of such a data correction apparatus will be further described. For simplicity, the data to be handled is fixed point data of −1 or more and less than 1. First, the AU 110 adds and subtracts two pieces of data having a 40-bit width, and outputs the calculation result to the WBUS 300 with a 40-bit width. The AU 110 has two modes of 32-bit accuracy and 40-bit accuracy, and outputs a 32-bit overflow flag, a 40-bit overflow flag, and an AU sign flag that always indicates the correct code. The 32-bit overflow flag is a flag that becomes a high level if all the bits from bit 31 to bit 39 do not take the value 0 or the value 1.
[0013]
The MUL 120 multiplies two pieces of data having a 16-bit width and outputs the multiplication result to the WBUS 300 with a 32-bit width. The MUL 120 outputs a −1 × −1 detection flag that becomes a high level when the −1 × −1 operation is executed, and a MUL sign flag that indicates the sign of the multiplication result.
[0014]
The correction mode detection means 410 uses the 40-bit overflow flag, the 32-bit overflow flag, the AU sign flag, the −1 × −1 detection flag, the MUL sign flag, and the data output to the WBUS 300 based on the output signal 510 of the instruction decoder 500. Is data that has overflowed in the positive direction with 32-bit precision, data that has overflowed in the negative direction with 32-bit precision, data that has overflowed in the positive direction with 40-bit precision, or data with 40-bit precision Whether the data overflows in the negative direction or the multiplication result of −1 × −1 is detected, and each mode signal is output as a detection result.
[0015]
The data correction control unit 420 generates a control signal for setting a value 1 to each bit, a control signal for setting a value 0, and a control signal for sign extension based on the mode signal output from the correction mode detection unit 410. Output. For example, if the 40-bit precision positive overflow mode signal that is the output signal of the correction mode detection means 410 is at a high level, the calculation result output to the WBUS 300 is corrected to the value X′7FFFFFFFFF so that the bit 0 to the bit 38 are corrected. Sets the control signal for setting the value 1 to the high level (active state), and the bit 39 sets the control signal for setting the value 0 to the high level. The same applies when other mode signals are at a high level.
[0016]
In this embodiment, the correction mode detection means 410 has a 0 extension mode signal that goes high when the sign of the data output to the WBUS 300 in the sign extension mode is positive, and the sign of the data output to the WBUS 300 in the sign extension mode. It may be configured to output one extended mode signal that becomes a high level when is negative.
[0017]
FIG. 2 shows calculation results in each calculation mode. In the table of FIG. 2, T means that the calculation result output to the WBUS 300 is output as it is (through). S means that the sign of the operation result is extended and output. According to FIG. 2, it can be divided into three groups of bits 0 to 30, bits 31 to 38, and bits 39.
[0018]
FIG. 3 is a circuit diagram showing a configuration example of the correction mode detection unit 410 and the data correction control unit 420 in the present embodiment. Table 1 shows the state of the output signal of the instruction decoder 500 in the operation mode of each data processing device.
[0019]
[Table 1]

[0020]
The correction mode detection means 410 detects the operation mode of each data processing device from the output signal 510 of the instruction decoder 500. Also, based on the AU110 32-bit overflow flag AUOVF32, 40-bit overflow flag AUOVF40, AU sign flag AUSIN, and -1 × -1 detection flag MULDETO of MUL120, 40-bit precision positive overflow correction mode, 40-bit precision negative Overflow correction mode, 32-bit precision positive overflow correction mode, 32-bit precision negative overflow correction mode, −1 × −1 detection mode, −1 × −1 non-detection mode, and no MUL correction mode are detected, and the correction mode Output as a signal.
[0021]
The data correction control means 420 includes a 40-bit precision positive overflow correction mode signal, a 40-bit precision negative overflow correction mode signal, a 32-bit precision positive overflow correction mode signal, a 32-bit precision negative overflow correction mode signal, and −1 ×. Based on the -1 detection mode signal, the control signal is divided into the three groups shown in FIG. 2, and a control signal for setting value 0 and a control signal for setting value 1 are generated and output. In addition, a sign extension control signal is generated from the −1 × −1 non-detection mode signal and the no MUL correction mode signal and output. In FIG. 3, UP (30-0), UP (38-31), and UP (39) are control signals for setting a value 1 to bit 0 to bit 30, bit 31 to bit 38, and bit 39, respectively. (30-0), DOWM (38-31), and DOWM (39) are control signals that set the value 0 to bit 0 to bit 30, bit 31 to bit 38, and bit 39, respectively. EXSIN (39-32) Is a control signal for sign-extending the data of bit 31 from bit 32 to bit 39.
[0022]
FIG. 4 is a circuit diagram of the data output means 430 in the present embodiment. Reference numeral 432 denotes a sign extension circuit per bit, which selects and outputs the data of bit 31 when the sign extension control signal EXSIN (39-32) is at a high level. 431 is a correction circuit per bit, which outputs a value 1 when the control signal for setting the value 1 is at a high level, and sets a value 0 when the control signal for setting the value 0 is at a high level. When the control signal for setting the value 1 and the control signal for setting the value 0 are both at the low level, the data output to the WBUS 300 is output.
[0023]
In the data correction apparatus of the present embodiment, the correction mode detection means is high if the sign of the data processing result is positive instead of the −1 × −1 non-detection mode signal and the no MUL correction mode signal in the sign extension mode. It may be configured to generate and output a 0 extension mode signal that becomes a level and a 1 extension mode signal that becomes a high level if the sign of the data processing result is negative.
[0024]
FIG. 5 is a circuit diagram showing another configuration example of the correction mode detection unit 410 and the data correction control unit 420 in the present embodiment. In FIG. 5, reference numeral 415 denotes a means for generating a 0 extension mode signal and a 1 extension mode signal. The data correction control means 420 includes a 40-bit precision positive overflow correction mode signal, a 40-bit precision negative overflow correction mode signal, a 32-bit precision positive overflow correction mode signal, a 32-bit precision negative overflow correction mode signal, −1 × Based on the −1 correction mode signal, the 0 extension mode signal, and the 1 extension mode signal, the control signal for setting the value 0 and the control signal for setting the value 1 are generated according to the table of FIG. Output.
[0025]
FIG. 6 is a circuit diagram showing a configuration example of the data output means 430 in the present embodiment. Since the control signal for setting the value 0 and the control signal for setting the value 1 include control of sign extension, the sign extension function is reduced.
[0026]
(Embodiment 2)
Next, the configuration of the second embodiment of the present invention is shown in FIG. The data correction apparatus of this embodiment is a data through control means for generating a control signal for outputting the data output to the WBUS 300 as it is based on the output signal of the correction mode detection means 410 and the output signal of the instruction decoder 500. 450. The data output means 430 outputs the data output to the WBUS 300 as it is if the output signal of the data through control means 450 is high level, and is output to the WBUS 300 if the output signal of the data correction control means 420 is high level. Data is corrected and output.
[0027]
The correction mode detection means 410 has a 32-bit non-overflow mode signal indicating that the operation result has not caused an overflow in the operation mode with AU 32-bit accuracy correction, and an operation result has not caused an overflow in the operation mode with AU 40-bit accuracy correction. Means for outputting a 40-bit overflow no-mode signal indicating the above and an AU rejection correction mode signal indicating the no-AU correction mode. The data through control means 450 is based on the 32-bit no overflow mode signal, the 40-bit no overflow mode signal, the AU rejection correction mode signal, the −1 × −1 rejection detection mode signal, and the output signal of the instruction decoder 500, as shown in FIG. According to the table, a data through signal for outputting the data output to the WBUS 300 as it is is output for each bit.
[0028]
With this configuration, the output of the data output means 430 can be controlled to a high impedance state, and there are a plurality of write paths for the storage means 600 that stores the output data of the data output means 430. The present invention is also effective.
[0029]
FIG. 8 is a circuit diagram showing a configuration example of the correction mode detection unit 410, the data correction control unit 420, and the data through control unit 450 in the second embodiment. In FIG. 8, the data through control unit 450 has a high level of any of the 32-bit no overflow mode signal, the 40 bit no overflow mode signal, and the −1 × −1 non-detection mode signal of the output signal of the correction mode detection unit 410. If the OPOVC signal indicating the correction mode is low in the output signal 510 of the instruction decoder 500, the data of bit 0 to bit 30 is output as it is (through). The control signal TH (30-0) signal is set to the high level. If any of the 32-bit overflow no-mode signal, the 40-bit overflow no-mode signal, and the AU rejection correction mode signal is at a high level, the data from bit 31 to bit 39 is output as it is (through). The control signal TH (39-31) signal is set to the high level.
[0030]
FIG. 9 is a circuit diagram of the data output means 430 in the second embodiment. In FIG. 9, reference numeral 433 denotes a correction circuit per bit. This correction circuit outputs the input data as it is if the data through control signal TH is at a high level, outputs a value 1 if the 1 correction control signal is at a high level, and the 0 correction control signal is at a high level. Value 0 is output.
[0031]
FIG. 10 is a circuit diagram illustrating a configuration example of the correction mode detection unit 410, the data correction control unit 420, and the data through control unit 450 when the sign extension is performed by the data correction processing. FIG. 11 is a circuit diagram showing a configuration example of the data output means 430. With such a configuration, a circuit for code extension can be reduced.
[0032]
【The invention's effect】
As described above, according to the data correction apparatus of the present invention, data correction processing such as saturation processing and sign extension can be performed collectively. In addition, the overall circuit scale is smaller than in the prior art. Data correction processing can be performed in parallel with the calculation result data bus transfer, and the load capacity of the data bus can be further reduced, so that the data processing time can be shortened as a whole. In particular, the effect of the present invention increases as the number of data processing devices arranged in parallel in the parallel arithmetic device increases.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a data correction apparatus according to a first embodiment of the present invention. FIG. 2 is a table showing calculation results in each calculation mode. FIG. 3 is a correction mode in the data correction apparatus of FIG. FIG. 4 is a circuit diagram showing a configuration example of detection means and data correction control means. FIG. 4 is a circuit diagram of data output means in the data correction apparatus of FIG. 1. FIG. 5 is a correction mode detection means and data correction control in the data correction apparatus of FIG. FIG. 6 is a circuit diagram showing a configuration example of data output means in the data correction apparatus of FIG. 1. FIG. 7 is a configuration of a data correction apparatus according to the second embodiment of the present invention. FIG. 8 is a circuit diagram showing a configuration example of correction mode detection means, data correction control means, and data through control means in the data correction apparatus of FIG. 7. FIG. 9 is a circuit diagram of the data correction apparatus of FIG. FIG. 10 is a circuit diagram showing another configuration example of the correction mode detecting means, the data correction control means, and the data through control means in the data correction apparatus of FIG. 7; Schematic diagram showing an example of the configuration of data output means in the data correction apparatus of the present invention
110 Arithmetic operation unit (AU)
120 Multiplier (MUL)
210 Status signal 220 indicating AU status Status signal 400 indicating MUL status 400 Data correction device 410 Correction mode detection means 415 Code extension control signal generation means 420 Data correction control means 430 Data output control means 431 Data correction circuit 432 per bit Sign extension circuit 433 per bit Data correction circuit 440 per bit Output signal 450 of data output means Data through control means 500 Instruction decoder 600 Storage means

Claims

A data correction device for correcting data processing results of a plurality of independent data processing devices provided in parallel,
Corrections to be performed on the data processing results of the data processing device based on at least two sets of status signals each indicating the status of any one of the plurality of data processing devices and the output signal of the instruction decoder Correction mode detection means for detecting the mode;
Data correction control means for generating a control signal for correcting the data processing result from the output signal of the correction mode detection means;
A data correction apparatus comprising: data output means for performing data correction processing on the data processing result based on an output signal of the data correction control means and outputting the data processing result, or outputting the data processing result as it is.

The data correction control means includes a first control signal for setting a value 0 for each bit of the data processing result, a second control signal for setting a value 1, and a third control signal for sign extension. Control signal and
The data output means outputs a value 0 to a bit designated by the first control signal and outputs a value 1 to a bit designated by the second control signal among the bits of the data processing result The data processing result is output as it is for the bits in which both the first and second control signals are inactive, and the sign is extended and output for the bits specified by the third control signal. The data correction apparatus according to claim 1, wherein the data correction apparatus is configured to do so.

The correction mode detection means includes a 0 extension mode signal that is in an active state if the sign of the data processing result is positive and a one extension mode that is in an active state if the sign of the data processing result is negative in the sign extension mode. Signal and generate
The data correction control means outputs a first control signal for setting a value 0 to each bit of the data processing result and a second control signal for setting a value 1;
The data output means outputs a value 0 to a bit designated by the first control signal and outputs a value 1 to a bit designated by the second control signal among the bits of the data processing result 2. A data correction apparatus according to claim 1, wherein a data processing result is output as it is for a bit in which both of the first and second control signals are inactive.

Further comprising data through control means for generating a control signal for outputting the data processing result as it is from the output signal of the correction mode detection means and the output signal of the instruction decoder;
The data output means outputs the data processing result as it is according to the control signal output from the data through control means, or corrects the data processing result according to the control signal output from the data correction control means. The data correction device according to claim 1, wherein the data correction device is configured to output after being applied.

The data correction control means includes a first control signal for setting a value 0 for each bit of the data processing result, a second control signal for setting a value 1, and a third control signal for sign extension. Control signal and
The data output means outputs a value 0 to a bit designated by the first control signal and outputs a value 1 to a bit designated by the second control signal among the bits of the data processing result The data processing result is output as it is for the bits in which both the first and second control signals are inactive, and the sign is extended and output for the bits specified by the third control signal. The data correction apparatus according to claim 4, wherein the data correction apparatus is configured to.

The correction mode detection means includes a 0 extension mode signal that is in an active state if the sign of the data processing result is positive and a one extension mode that is in an active state if the sign of the data processing result is negative in the sign extension mode. Signal and generate
The data correction control means outputs a second control signal for setting a first control signal, the value 1 for setting the values 0 to each bit of the data processing result,
The data output means outputs a value 0 to a bit designated by the first control signal and outputs a value 1 to a bit designated by the second control signal among the bits of the data processing result 5. The data correction apparatus according to claim 4, wherein a data processing result is output as it is for a bit in which both of the first and second control signals are inactive.