JP4166103B2 - 半導体集積回路装置 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを使用する半導体集積回路装置に関するもので、特に、ＭＯＳトランジスタにおける逆流電流の発生を防ぐための構成を備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置において、図４（ａ）のようにＰ型拡散層１２とバックゲートに電源電圧Ｖｄｄが印加されたＰチャネルのＭＯＳトランジスタＭ１が設けられるものがある。このＭＯＳトランジスタＭ１は、図４（ｂ）のように、Ｐ型拡散層１１，１２と、Ｎ型拡散層１４によるバックゲートと、Ｎ型ウェル層１０の表面に絶縁膜１３を介して設けられるゲートとを備え、Ｐ型拡散層１１とＮ型ウェル層１０及びバックゲートのＮ型拡散層１４とによってＰＮ接合の寄生ダイオードＤｘが構成される。
【０００３】
よって、ＭＯＳトランジスタＭ１に逆バイアスがかかったとき、Ｐ型拡散層１１から寄生ダイオードＤｘを介してＰ型拡散層１２及びバックゲートとなるＮ型拡散層１４に逆流電流が流れる。このような逆流電流の発生を防ぐために、図４（ｃ）のように、ＭＯＳトランジスタＭ１のＰ型拡散層１２及びバックゲートと電源電圧Ｖｄｄとの間にアノードに電源電圧Ｖｄｄが印加されたダイオードＤａを設けることがある。しかしながら、このように逆流防止用にダイオードＤａを設けた場合、このダイオードＤａによる電圧損失が生じるという問題がある。
【０００４】
このような逆流防止用のダイオードのように電圧損失を生じることなく、逆流電流を防ぐことができる出力段回路が、従来技術として提案されている（特許文献１参照）。この特許文献１における出力段回路は、ＰチャネルのＭＯＳトランジスタのソース及びバックゲートと電源電圧との間にスイッチを設け、電源電圧監視回路で電源電圧低下を確認するとスイッチをＯＦＦとすることで、逆流を防ぐ構成としている。
【０００５】
【特許文献１】
特開平１０−３４１１４１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、特許文献１による逆流防止用に設けられた電源電圧監視回路は、インバータ又はＮＡＮＤゲートによって構成され、通常動作を行うときは、スイッチとなるＰチャネルのＭＯＳトランジスタのゲートに電源電圧監視回路より接地電圧が印加されることでＯＮとしている。このように、スイッチとなるＰチャネルのＭＯＳトランジスタのゲートに接地電圧が印加された状態で使用されるため、このスイッチとなるＰチャネルのＭＯＳトランジスタにおける耐圧破壊を招きやすい構成となっている。よって、このような耐圧破壊を防ぐためには、耐圧電圧を超えないように、電源電圧Ｖｄｄを設定する必要があり、その使用範囲が制限されてしまう。
【０００７】
このような問題を鑑みて、本発明は、電源電圧の使用範囲を拡げても、ＭＯＳトランジスタの耐圧破壊を防ぐことが可能な半導体集積回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体集積回路装置は、バックゲートと第１Ｐ型拡散層と第２Ｐ型拡散層を備えるとともに、前記バックゲートと前記第１Ｐ型拡散層が接続されたＰチャネルの第１ＭＯＳトランジスタを備える半導体集積回路装置において、前記第１ＭＯＳトランジスタのバックゲートと第１Ｐ型拡散層にバックゲート及び第３Ｐ型拡散層が接続されるとともに第４Ｐ型拡散層に第１直流電圧が印加されるＰチャネルの第２ＭＯＳトランジスタと、一端が接地されるとともにその分圧電圧を前記第２ＭＯＳトランジスタのゲートに第２直流電圧として供給する分圧抵抗回路と、前記第１直流電圧と同一の電源電圧より生成される第３直流電圧がアノードに印加されるとともにカソードが前記分圧抵抗回路の他端に接続されるダイオードと、を備え、前記分圧抵抗回路からの前記第２直流電圧を、前記第１直流電圧を基準として前記第２ＭＯＳトランジスタの耐圧範囲内の電圧とすることを特徴とする。
【０００９】
この構成によると、逆バイアス印加時には、前記逆流防止素子により前記電圧設定回路に逆流電流が流れることが阻止されて、前記電圧設定回路より前記第２ＭＯＳトランジスタの駆動範囲の電圧が出力されず、前記第２ＭＯＳトランジスタがＯＦＦとなる。又、前記第２直流電圧が前記第２ＭＯＳトランジスタの耐圧範囲内となるように調整されるため、前記第２直流電圧が前記第２ＭＯＳトランジスタに印加される電圧に応じた電圧とされて、前記第２ＭＯＳトランジスタの耐圧破壊を防ぐことができる。
【００１４】
【発明の実施の形態】
本発明の実施形態を、図面を参照して以下に説明する。図１は、本実施形態の半導体集積回路装置の内部構成を示す回路ブロック図である。
【００１５】
図１の半導体集積回路装置は、ＤＭＯＳ構造のＰチャネルのＭＯＳトランジスタＭ１と、ＭＯＳトランジスタＭ１のゲートに出力端子が接続されたオペアンプＡと、ＭＯＳトランジスタＭ１の導電端子７ｘ及びバックゲートに導電端子７ｙ及びバックゲートが接続されたＭＯＳトランジスタＭ２と、ＭＯＳトランジスタＭ２のゲートに所定の電圧Ｖｘを印加する電圧設定回路１と、電圧設定回路１からの逆流電流を防ぐための逆流防止用素子２と、を備え、ＭＯＳトランジスタＭ１の導電端子６ｘに現れる電圧を出力電圧として外部の負荷に供給する。
【００１６】
又、逆流防止用素子２に電源電圧Ｖｄｄが供給されるとともに、ＭＯＳトランジスタＭ２の導電端子６ｙに電源電圧Ｖｄｄが供給され、オペアンプＡの非反転入力端子にはＭＯＳトランジスタＭ１の導電端子６ｘが接続されるとともに反転入力端子に電圧Ｖｒｅｆが印加される。又、ＭＯＳトランジスタＭ１において、導電端子６ｘからバックゲートに対して寄生ダイオードＤｘ１が構成されるとともに、ＭＯＳトランジスタＭ２において、導電端子６ｙからバックゲートに対して寄生ダイオードＤｘ２が構成される。この寄生ダイオードＤｘ１，Ｄｘ２のカソード同士が接続された状態となる。
【００１７】
このような半導体集積回路装置において、図２のように、逆流防止用素子２をアノードに電源電圧Ｖｄｄが印加されたダイオードＤ１で構成するとともに、電圧設定回路１を分圧抵抗Ｒ１，Ｒ２で構成する。このとき、電圧設定回路１において、抵抗Ｒ１の一端が接地されるとともに、抵抗Ｒ２の一端がダイオードＤ１のカソードに接続され、抵抗Ｒ１，Ｒ２の接続ノードがＭＯＳトランジスタＭ２のゲートに接続される。
【００１８】
又、ＭＯＳトランジスタＭ１，Ｍ２はそれぞれ、図３の模式的な断面図に示されるようなＤＭＯＳ構造のＭＯＳトランジスタである。即ち、ＭＯＳトランジスタＭ１が、Ｐ型の半導体基板４上に形成されたＮ型ウェル層５に構成されるＰ型拡散層６ａ（図１及び図２の導電端子６ｘに相当する）と、同様にＮ型ウェル層５に構成されるＰ型拡散層７ａ，７ｂ（図１及び図２の導電端子７ｘに相当する）とを備え、Ｐ型拡散層６ａ，７ａの間のＮ型ウェル層５表面を覆うように形成された絶縁膜８を介してゲートが形成される。又、Ｐ型拡散層７ａ，７ｂに挟まれた部分に形成されるＮ型拡散層９ａにバックゲートが形成され、Ｐ型拡散層７ａ，７ｂと電気的に接続される。このように構成されるとき、Ｐ型拡散層７ａ，７ｂは同一層であり、バックゲートとなるＮ型拡散層９ａを囲むように形成される。
【００１９】
又、ＭＯＳトランジスタＭ２が、Ｎ型ウェル層５に構成されるＰ型拡散層６ｂ（図１及び図２の導電端子６ｙに相当する）及びＰ型拡散層７ｃ，７ｄ（図１及び図２の導電端子７ｙに相当する）とを備え、Ｐ型拡散層６ｂ，７ｃの間のＮ型ウェル層５表面を覆うように形成された絶縁膜８を介してゲートが形成される。又、Ｐ型拡散層７ｃ，７ｄに挟まれた部分に形成されるＮ型拡散層９ｂにバックゲートが形成され、Ｐ型拡散層７ｃ，７ｄと電気的に接続される。このように構成されるとき、Ｐ型拡散層７ｃ，７ｄは同一層であり、バックゲートとなるＮ型拡散層９ｂを囲むように形成される。
【００２０】
このように構成される半導体集積回路装置が通常動作を行っているとき、ＭＯＳトランジスタＭ２のゲートに電圧設定回路１から電圧Ｖｘが印加されてＭＯＳトランジスタＭ２がＯＮとされる。このとき、電圧設定回路１では、抵抗Ｒ１，Ｒ２の値を調整することにより、その分圧電圧となる電圧Ｖｘが、電源電圧Ｖｄｄとの電圧差がＭＯＳトランジスタＭ２のゲート及び導電端子７ｙ間の閾値電圧Ｖｔｈより大きい値で、ＭＯＳトランジスタＭ２の耐圧破壊電圧ＶＢより低い値となるように調整される。即ち、分圧電圧Ｖｘは、０≦Ｖｘ＜Ｖｄｄ−Ｖｔｈ及びＶｄｄ−Ｖｘ＜ＶＢの関係を満たす値とする。
【００２１】
このように、ＭＯＳトランジスタＭ２がＯＮすると、ＭＯＳトランジスタＭ１の導電端子７ｘ及びバックゲートには、電源電圧ＶｄｄからＭＯＳトランジスタＭ２のＯＮ抵抗により電圧降下した分の電圧が印加される。又、ＭＯＳトランジスタＭ１がオペアンプＡにより制御されて、ＭＯＳトランジスタＭ１の導電端子６ｘに現れる電圧を出力電圧として出力する。又、オペアンプＡでは、ＭＯＳトランジスタＭ１の導電端子６ｘに現れる電圧を基準電圧Ｖｒｅｆと比較することで、一定となるようにＭＯＳトランジスタＭ１のゲート電圧を制御する。
【００２２】
このとき、ＭＯＳトランジスタＭ２のＯＮ抵抗は、０．１[Ω]より低い値にしておけば、ＭＯＳトランジスタＭ２に５[Ａ]のような大きな電流が流れても、その電圧降下が０．５[Ｖ]であり、図４（ｃ）におけるダイオードＤａによる電圧降下０．７[Ｖ]よりも低い値とすることができる。
【００２３】
又、このような半導体集積回路装置に誤って逆バイアスが印加され、電源電圧Ｖｄｄが接地電圧より低くなったとしても、まず、逆流防止素子２であるダイオードＤ１により電流が流れないため、電圧設定回路１に接地電圧側から電流が流れ込むことが防がれる。よって、抵抗Ｒ１，Ｒ２の接続ノードには接地電圧が現れて、この接地電圧が電圧設定回路１からの出力電圧Ｖｘとして、ＭＯＳトランジスタＭ２のゲートに与えられる。
【００２４】
このとき、ＭＯＳトランジスタＭ２の導電端子６ｙにも逆バイアスのため接地電圧より低い電圧となる電源電圧Ｖｄｄが印加されることとなる。そのため、ＭＯＳトランジスタＭ１，Ｍ２はＯＦＦのままとなる。このとき、ＭＯＳトランジスタＭ１に寄生ダイオードＤｘ１が構成されているが、ＭＯＳトランジスタＭ２に構成される寄生ダイオードＤｘ２によりＭＯＳトランジスタＭ２の導電端子７ｙ及びバックゲートから導電端子６ｙへ流れ込むことが防がれている。よって、寄生ダイオードＤｘ１を流れる逆流電流が防がれる。
【００２５】
このように構成することによって、ＭＯＳトランジスタＭ２を動作させるとき、ＭＯＳトランジスタＭ２の導電端子６ｙに印加する電源電圧の電圧値に応じて、ＭＯＳトランジスタＭ２が耐圧破壊されないような電圧がゲートに印加されるように、電圧設定回路１で調整することができる。即ち、ＭＯＳトランジスタＭ２の導電端子６ｙに印加する電源電圧が高くなるときは、ＭＯＳトランジスタＭ２のゲートに与える電圧が高くなるように、又、ＭＯＳトランジスタＭ２の導電端子６ｙに印加する電源電圧が低くなるときは、ＭＯＳトランジスタＭ２のゲートに与える電圧も低くなるように、電圧設定回路１で調整される。
【００２６】
尚、本実施形態では、逆流防止素子２に印加する電圧とＭＯＳトランジスタＭ２の導電端子６ｙに印加する電圧値を同一の電圧値Ｖｄｄとしたが、同じ電源電圧である必要はなく、逆流防止素子２に印加する電圧とＭＯＳトランジスタＭ２の導電端子６ｙに印加する電圧を異なる電圧値としても構わない。このとき、同一の電源電圧Ｖｄｄが供給されるとともに、電圧Ｖｄｄ１，Ｖｄｄ２に変圧して逆流防止素子２のアノード側及びＭＯＳトランジスタＭ２の導電端子６ｙそれぞれに供給するレギュレータを設けるようにしても構わない。又、逆流防止素子２として、複数のダイオード、又は、ダイオード接続されたトランジスタにより構成しても構わない。
【００２７】
【発明の効果】
本発明によると、第２ＭＯＳトランジスタによって構成される寄生ダイオードによって逆バイアス印加時に第１ＭＯＳトランジスタによって構成される寄生ダイオードによる逆流電流を防ぐことができる。又、逆バイアス印加時に逆流電流防止素子により電圧設定回路における逆流電流を防止することができるので、第２ＭＯＳトランジスタをＯＦＦとして、半導体集積回路装置の動作に逆流電流が流れ込むことを防ぐことができる。更に、電圧設定回路で第２ＭＯＳトランジスタの耐圧範囲内の第２直流電圧を第２ＭＯＳトランジスタに与えるため、第１及び第２ＭＯＳトランジスタの耐圧破壊を防ぐことができる。又、この第２直流電圧が電源電圧により調整することが可能なため、電源電圧の高低にかかわらず、第１及び第２ＭＯＳトランジスタの耐圧破壊を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の構成を示すブロック回路図。
【図２】図１の詳細な回路構成例を示す回路図。
【図３】ＤＭＯＳ構造のＭＯＳトランジスタの構成を示す断面図。
【図４】従来の半導体集積回路装置の構成を示す図。
【符号の説明】
１ 電圧設定回路
２ 逆流防止素子
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを使用する半導体集積回路装置に関するもので、特に、ＭＯＳトランジスタにおける逆流電流の発生を防ぐための構成を備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置において、図４（ａ）のようにＰ型拡散層１２とバックゲートに電源電圧Ｖｄｄが印加されたＰチャネルのＭＯＳトランジスタＭ１が設けられるものがある。このＭＯＳトランジスタＭ１は、図４（ｂ）のように、Ｐ型拡散層１１，１２と、Ｎ型拡散層１４によるバックゲートと、Ｎ型ウェル層１０の表面に絶縁膜１３を介して設けられるゲートとを備え、Ｐ型拡散層１１とＮ型ウェル層１０及びバックゲートのＮ型拡散層１４とによってＰＮ接合の寄生ダイオードＤｘが構成される。
【０００３】
よって、ＭＯＳトランジスタＭ１に逆バイアスがかかったとき、Ｐ型拡散層１１から寄生ダイオードＤｘを介してＰ型拡散層１２及びバックゲートとなるＮ型拡散層１４に逆流電流が流れる。このような逆流電流の発生を防ぐために、図４（ｃ）のように、ＭＯＳトランジスタＭ１のＰ型拡散層１２及びバックゲートと電源電圧Ｖｄｄとの間にアノードに電源電圧Ｖｄｄが印加されたダイオードＤａを設けることがある。しかしながら、このように逆流防止用にダイオードＤａを設けた場合、このダイオードＤａによる電圧損失が生じるという問題がある。
【０００４】
このような逆流防止用のダイオードのように電圧損失を生じることなく、逆流電流を防ぐことができる出力段回路が、従来技術として提案されている（特許文献１参照）。この特許文献１における出力段回路は、ＰチャネルのＭＯＳトランジスタのソース及びバックゲートと電源電圧との間にスイッチを設け、電源電圧監視回路で電源電圧低下を確認するとスイッチをＯＦＦとすることで、逆流を防ぐ構成としている。
【０００５】
【特許文献１】
特開平１０−３４１１４１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、特許文献１による逆流防止用に設けられた電源電圧監視回路は、インバータ又はＮＡＮＤゲートによって構成され、通常動作を行うときは、スイッチとなるＰチャネルのＭＯＳトランジスタのゲートに電源電圧監視回路より接地電圧が印加されることでＯＮとしている。このように、スイッチとなるＰチャネルのＭＯＳトランジスタのゲートに接地電圧が印加された状態で使用されるため、このスイッチとなるＰチャネルのＭＯＳトランジスタにおける耐圧破壊を招きやすい構成となっている。よって、このような耐圧破壊を防ぐためには、耐圧電圧を超えないように、電源電圧Ｖｄｄを設定する必要があり、その使用範囲が制限されてしまう。
【０００７】
このような問題を鑑みて、本発明は、電源電圧の使用範囲を拡げても、ＭＯＳトランジスタの耐圧破壊を防ぐことが可能な半導体集積回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体集積回路装置は、バックゲートと第１Ｐ型拡散層と第２Ｐ型拡散層を備えるとともに、前記バックゲートと前記第１Ｐ型拡散層が接続されたＰチャネルの第１ＭＯＳトランジスタを備える半導体集積回路装置において、前記第１ＭＯＳトランジスタのバックゲートと第１Ｐ型拡散層にバックゲート及び第３Ｐ型拡散層が接続されるとともに第４Ｐ型拡散層に第１直流電圧が印加されるＰチャネルの第２ＭＯＳトランジスタと、一端が接地されるとともにその分圧電圧を前記第２ＭＯＳトランジスタのゲートに第２直流電圧として供給する分圧抵抗回路と、前記第１直流電圧と同一の電源電圧より生成される第３直流電圧がアノードに印加されるとともにカソードが前記分圧抵抗回路の他端に接続されるダイオードと、を備え、前記分圧抵抗回路からの前記第２直流電圧を、前記第１直流電圧を基準として前記第２ＭＯＳトランジスタの耐圧範囲内の電圧とすることを特徴とする。
【０００９】
この構成によると、逆バイアス印加時には、前記逆流防止素子により前記電圧設定回路に逆流電流が流れることが阻止されて、前記電圧設定回路より前記第２ＭＯＳトランジスタの駆動範囲の電圧が出力されず、前記第２ＭＯＳトランジスタがＯＦＦとなる。又、前記第２直流電圧が前記第２ＭＯＳトランジスタの耐圧範囲内となるように調整されるため、前記第２直流電圧が前記第２ＭＯＳトランジスタに印加される電圧に応じた電圧とされて、前記第２ＭＯＳトランジスタの耐圧破壊を防ぐことができる。
【００１４】
【発明の実施の形態】
本発明の実施形態を、図面を参照して以下に説明する。図１は、本実施形態の半導体集積回路装置の内部構成を示す回路ブロック図である。
【００１５】
図１の半導体集積回路装置は、ＤＭＯＳ構造のＰチャネルのＭＯＳトランジスタＭ１と、ＭＯＳトランジスタＭ１のゲートに出力端子が接続されたオペアンプＡと、ＭＯＳトランジスタＭ１の導電端子７ｘ及びバックゲートに導電端子７ｙ及びバックゲートが接続されたＭＯＳトランジスタＭ２と、ＭＯＳトランジスタＭ２のゲートに所定の電圧Ｖｘを印加する電圧設定回路１と、電圧設定回路１からの逆流電流を防ぐための逆流防止用素子２と、を備え、ＭＯＳトランジスタＭ１の導電端子６ｘに現れる電圧を出力電圧として外部の負荷に供給する。
【００１６】
又、逆流防止用素子２に電源電圧Ｖｄｄが供給されるとともに、ＭＯＳトランジスタＭ２の導電端子６ｙに電源電圧Ｖｄｄが供給され、オペアンプＡの非反転入力端子にはＭＯＳトランジスタＭ１の導電端子６ｘが接続されるとともに反転入力端子に電圧Ｖｒｅｆが印加される。又、ＭＯＳトランジスタＭ１において、導電端子６ｘからバックゲートに対して寄生ダイオードＤｘ１が構成されるとともに、ＭＯＳトランジスタＭ２において、導電端子６ｙからバックゲートに対して寄生ダイオードＤｘ２が構成される。この寄生ダイオードＤｘ１，Ｄｘ２のカソード同士が接続された状態となる。
【００１７】
このような半導体集積回路装置において、図２のように、逆流防止用素子２をアノードに電源電圧Ｖｄｄが印加されたダイオードＤ１で構成するとともに、電圧設定回路１を分圧抵抗Ｒ１，Ｒ２で構成する。このとき、電圧設定回路１において、抵抗Ｒ１の一端が接地されるとともに、抵抗Ｒ２の一端がダイオードＤ１のカソードに接続され、抵抗Ｒ１，Ｒ２の接続ノードがＭＯＳトランジスタＭ２のゲートに接続される。
【００１８】
又、ＭＯＳトランジスタＭ１，Ｍ２はそれぞれ、図３の模式的な断面図に示されるようなＤＭＯＳ構造のＭＯＳトランジスタである。即ち、ＭＯＳトランジスタＭ１が、Ｐ型の半導体基板４上に形成されたＮ型ウェル層５に構成されるＰ型拡散層６ａ（図１及び図２の導電端子６ｘに相当する）と、同様にＮ型ウェル層５に構成されるＰ型拡散層７ａ，７ｂ（図１及び図２の導電端子７ｘに相当する）とを備え、Ｐ型拡散層６ａ，７ａの間のＮ型ウェル層５表面を覆うように形成された絶縁膜８を介してゲートが形成される。又、Ｐ型拡散層７ａ，７ｂに挟まれた部分に形成されるＮ型拡散層９ａにバックゲートが形成され、Ｐ型拡散層７ａ，７ｂと電気的に接続される。このように構成されるとき、Ｐ型拡散層７ａ，７ｂは同一層であり、バックゲートとなるＮ型拡散層９ａを囲むように形成される。
【００１９】
又、ＭＯＳトランジスタＭ２が、Ｎ型ウェル層５に構成されるＰ型拡散層６ｂ（図１及び図２の導電端子６ｙに相当する）及びＰ型拡散層７ｃ，７ｄ（図１及び図２の導電端子７ｙに相当する）とを備え、Ｐ型拡散層６ｂ，７ｃの間のＮ型ウェル層５表面を覆うように形成された絶縁膜８を介してゲートが形成される。又、Ｐ型拡散層７ｃ，７ｄに挟まれた部分に形成されるＮ型拡散層９ｂにバックゲートが形成され、Ｐ型拡散層７ｃ，７ｄと電気的に接続される。このように構成されるとき、Ｐ型拡散層７ｃ，７ｄは同一層であり、バックゲートとなるＮ型拡散層９ｂを囲むように形成される。
【００２０】
このように構成される半導体集積回路装置が通常動作を行っているとき、ＭＯＳトランジスタＭ２のゲートに電圧設定回路１から電圧Ｖｘが印加されてＭＯＳトランジスタＭ２がＯＮとされる。このとき、電圧設定回路１では、抵抗Ｒ１，Ｒ２の値を調整することにより、その分圧電圧となる電圧Ｖｘが、電源電圧Ｖｄｄとの電圧差がＭＯＳトランジスタＭ２のゲート及び導電端子７ｙ間の閾値電圧Ｖｔｈより大きい値で、ＭＯＳトランジスタＭ２の耐圧破壊電圧ＶＢより低い値となるように調整される。即ち、分圧電圧Ｖｘは、０≦Ｖｘ＜Ｖｄｄ−Ｖｔｈ及びＶｄｄ−Ｖｘ＜ＶＢの関係を満たす値とする。
【００２１】
このように、ＭＯＳトランジスタＭ２がＯＮすると、ＭＯＳトランジスタＭ１の導電端子７ｘ及びバックゲートには、電源電圧ＶｄｄからＭＯＳトランジスタＭ２のＯＮ抵抗により電圧降下した分の電圧が印加される。又、ＭＯＳトランジスタＭ１がオペアンプＡにより制御されて、ＭＯＳトランジスタＭ１の導電端子６ｘに現れる電圧を出力電圧として出力する。又、オペアンプＡでは、ＭＯＳトランジスタＭ１の導電端子６ｘに現れる電圧を基準電圧Ｖｒｅｆと比較することで、一定となるようにＭＯＳトランジスタＭ１のゲート電圧を制御する。
【００２２】
このとき、ＭＯＳトランジスタＭ２のＯＮ抵抗は、０．１[Ω]より低い値にしておけば、ＭＯＳトランジスタＭ２に５[Ａ]のような大きな電流が流れても、その電圧降下が０．５[Ｖ]であり、図４（ｃ）におけるダイオードＤａによる電圧降下０．７[Ｖ]よりも低い値とすることができる。
【００２３】
又、このような半導体集積回路装置に誤って逆バイアスが印加され、電源電圧Ｖｄｄが接地電圧より低くなったとしても、まず、逆流防止素子２であるダイオードＤ１により電流が流れないため、電圧設定回路１に接地電圧側から電流が流れ込むことが防がれる。よって、抵抗Ｒ１，Ｒ２の接続ノードには接地電圧が現れて、この接地電圧が電圧設定回路１からの出力電圧Ｖｘとして、ＭＯＳトランジスタＭ２のゲートに与えられる。
【００２４】
このとき、ＭＯＳトランジスタＭ２の導電端子６ｙにも逆バイアスのため接地電圧より低い電圧となる電源電圧Ｖｄｄが印加されることとなる。そのため、ＭＯＳトランジスタＭ１，Ｍ２はＯＦＦのままとなる。このとき、ＭＯＳトランジスタＭ１に寄生ダイオードＤｘ１が構成されているが、ＭＯＳトランジスタＭ２に構成される寄生ダイオードＤｘ２によりＭＯＳトランジスタＭ２の導電端子７ｙ及びバックゲートから導電端子６ｙへ流れ込むことが防がれている。よって、寄生ダイオードＤｘ１を流れる逆流電流が防がれる。
【００２５】
このように構成することによって、ＭＯＳトランジスタＭ２を動作させるとき、ＭＯＳトランジスタＭ２の導電端子６ｙに印加する電源電圧の電圧値に応じて、ＭＯＳトランジスタＭ２が耐圧破壊されないような電圧がゲートに印加されるように、電圧設定回路１で調整することができる。即ち、ＭＯＳトランジスタＭ２の導電端子６ｙに印加する電源電圧が高くなるときは、ＭＯＳトランジスタＭ２のゲートに与える電圧が高くなるように、又、ＭＯＳトランジスタＭ２の導電端子６ｙに印加する電源電圧が低くなるときは、ＭＯＳトランジスタＭ２のゲートに与える電圧も低くなるように、電圧設定回路１で調整される。
【００２６】
尚、本実施形態では、逆流防止素子２に印加する電圧とＭＯＳトランジスタＭ２の導電端子６ｙに印加する電圧値を同一の電圧値Ｖｄｄとしたが、同じ電源電圧である必要はなく、逆流防止素子２に印加する電圧とＭＯＳトランジスタＭ２の導電端子６ｙに印加する電圧を異なる電圧値としても構わない。このとき、同一の電源電圧Ｖｄｄが供給されるとともに、電圧Ｖｄｄ１，Ｖｄｄ２に変圧して逆流防止素子２のアノード側及びＭＯＳトランジスタＭ２の導電端子６ｙそれぞれに供給するレギュレータを設けるようにしても構わない。又、逆流防止素子２として、複数のダイオード、又は、ダイオード接続されたトランジスタにより構成しても構わない。
【００２７】
【発明の効果】
本発明によると、第２ＭＯＳトランジスタによって構成される寄生ダイオードによって逆バイアス印加時に第１ＭＯＳトランジスタによって構成される寄生ダイオードによる逆流電流を防ぐことができる。又、逆バイアス印加時に逆流電流防止素子により電圧設定回路における逆流電流を防止することができるので、第２ＭＯＳトランジスタをＯＦＦとして、半導体集積回路装置の動作に逆流電流が流れ込むことを防ぐことができる。更に、電圧設定回路で第２ＭＯＳトランジスタの耐圧範囲内の第２直流電圧を第２ＭＯＳトランジスタに与えるため、第１及び第２ＭＯＳトランジスタの耐圧破壊を防ぐことができる。又、この第２直流電圧が電源電圧により調整することが可能なため、電源電圧の高低にかかわらず、第１及び第２ＭＯＳトランジスタの耐圧破壊を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の構成を示すブロック回路図。
【図２】図１の詳細な回路構成例を示す回路図。
【図３】ＤＭＯＳ構造のＭＯＳトランジスタの構成を示す断面図。
【図４】従来の半導体集積回路装置の構成を示す図。
【符号の説明】
１ 電圧設定回路
２ 逆流防止素子
Claims (4)
- バックゲートと第１Ｐ型拡散層と第２Ｐ型拡散層を備えるとともに、前記バックゲートと前記第１Ｐ型拡散層が接続されたＰチャネルの第１ＭＯＳトランジスタを備える半導体集積回路装置において、
前記第１ＭＯＳトランジスタのバックゲートと第１Ｐ型拡散層にバックゲート及び第３Ｐ型拡散層が接続されるとともに第４Ｐ型拡散層に第１直流電圧が印加されるＰチャネルの第２ＭＯＳトランジスタと、
一端が接地されるとともにその分圧電圧を前記第２ＭＯＳトランジスタのゲートに第２直流電圧として供給する分圧抵抗回路と、
前記第１直流電圧と同一の電源電圧より生成される第３直流電圧がアノードに印加されるとともにカソードが前記分圧抵抗回路の他端に接続されるダイオードと、
を備え、
前記分圧抵抗回路からの前記第２直流電圧を、前記第１直流電圧を基準として前記第２ＭＯＳトランジスタの耐圧範囲内の電圧とするものであり、かつ、
前記第２ＭＯＳトランジスタの耐圧電圧をＶＢとし、前記第２ＭＯＳトランジスタのゲートと前記第３Ｐ型拡散層との間の閾値電圧をＶｔｈとし、前記第１直流電圧をＶｄｄとし、前記ダイオードに電流が流れる通常動作時の前記第２直流電圧をＶｘとするとき、その関係が、Ｖｄｄ−ＶＢ＜Ｖｘ＜Ｖｄｄ−Ｖｔｈとなることを特徴とする半導体集積回路装置。 - 前記第１ＭＯＳトランジスタの前記第２Ｐ型拡散層の電圧が非反転入力端子に入力されるとともに、前記第２Ｐ型拡散層の電圧と反転入力端子に入力された基準電圧とを比較した値を前記第１ＭＯＳトランジスタのゲートに出力するオペアンプを備えることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記第１ＭＯＳトランジスタの前記第２Ｐ型拡散層に負荷が接続され、
前記第１ＭＯＳトランジスタのバックゲートと第２Ｐ型拡散層との間に第１寄生ダイオードが構成されるとともに、前記第２ＭＯＳトランジスタのバックゲートと第４Ｐ型拡散層との間に第２寄生ダイオードが構成されることを特徴とする請求項１または請求項２に記載の半導体集積回路装置。 - 前記第２ＭＯＳトランジスタのＯＮ抵抗を小さくして、前記第２ＭＯＳトランジスタによる電圧降下を０．７Ｖよりも小さくすることを特徴とする請求項１〜請求項３のいずれかに記載の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003050643A JP4166103B2 (ja) | 2003-02-27 | 2003-02-27 | 半導体集積回路装置 |
| CNB2004100068180A CN1254916C (zh) | 2003-02-27 | 2004-02-24 | 半导体集成电路器件 |
| TW093104538A TW200428654A (en) | 2003-02-27 | 2004-02-24 | Semiconductor IC device |
| US10/786,296 US6967378B2 (en) | 2003-02-27 | 2004-02-26 | Semiconductor integrated circuit device configured to prevent the generation of a reverse current in a MOS transistor |
| KR1020040013110A KR101035147B1 (ko) | 2003-02-27 | 2004-02-26 | 반도체 집적회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003050643A JP4166103B2 (ja) | 2003-02-27 | 2003-02-27 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005359033A Division JP4326521B2 (ja) | 2005-12-13 | 2005-12-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004260052A JP2004260052A (ja) | 2004-09-16 |
| JP4166103B2 true JP4166103B2 (ja) | 2008-10-15 |
Family
ID=32905664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003050643A Expired - Lifetime JP4166103B2 (ja) | 2003-02-27 | 2003-02-27 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6967378B2 (ja) |
| JP (1) | JP4166103B2 (ja) |
| KR (1) | KR101035147B1 (ja) |
| CN (1) | CN1254916C (ja) |
| TW (1) | TW200428654A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4682007B2 (ja) | 2004-11-10 | 2011-05-11 | 三菱電機株式会社 | 電力用半導体装置 |
| JP4938307B2 (ja) * | 2005-12-28 | 2012-05-23 | パナソニック株式会社 | スイッチ回路、ダイオード |
| EP2028760B1 (en) * | 2007-08-22 | 2020-06-17 | Semiconductor Components Industries, LLC | A low side driver |
| JP4995873B2 (ja) * | 2009-08-05 | 2012-08-08 | 株式会社東芝 | 半導体装置及び電源回路 |
| US8884686B2 (en) | 2011-07-12 | 2014-11-11 | Asahi Kasei Microdevices Corporation | Direct current voltage output circuit and set top box |
| CN103165584B (zh) * | 2011-12-19 | 2015-09-16 | 中芯国际集成电路制造(上海)有限公司 | 互连线反向电流产生电路 |
| JP6421624B2 (ja) | 2015-01-29 | 2018-11-14 | 株式会社ソシオネクスト | 降圧電源回路および集積回路 |
| WO2019117204A1 (ja) * | 2017-12-12 | 2019-06-20 | パーソルＡｖｃテクノロジー株式会社 | 電源装置 |
| JP6993243B2 (ja) * | 2018-01-15 | 2022-01-13 | エイブリック株式会社 | 逆流防止回路及び電源回路 |
| US11621776B2 (en) * | 2020-07-29 | 2023-04-04 | Corning Research & Development Corporation | Systems for low power distribution in a power distribution network |
| CN112289787B (zh) * | 2020-09-17 | 2024-01-26 | 南京通华芯微电子有限公司 | 一种具有多种控制功能的mos器件 |
| CN112684385B (zh) * | 2020-12-14 | 2023-03-31 | 阳光氢能科技有限公司 | 一种防反接电路及其应用装置 |
| JP2023082312A (ja) * | 2021-12-02 | 2023-06-14 | ローム株式会社 | リニア電源装置 |
| US11862202B2 (en) | 2022-05-09 | 2024-01-02 | Western Digital Technologies, Inc. | Data storage device with smart ISOFET threshold voltage automatic tuning |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US243236A (en) * | 1881-06-21 | Sulky-plow | ||
| US3967295A (en) * | 1975-04-03 | 1976-06-29 | Rca Corporation | Input transient protection for integrated circuit element |
| US4066918A (en) * | 1976-09-30 | 1978-01-03 | Rca Corporation | Protection circuitry for insulated-gate field-effect transistor (IGFET) circuits |
| US4303958A (en) * | 1979-06-18 | 1981-12-01 | Motorola Inc. | Reverse battery protection |
| JPS60163113A (ja) | 1984-02-02 | 1985-08-26 | Seiko Instr & Electronics Ltd | Ｍｏｓ集積回路用定電圧回路 |
| FR2655196B1 (fr) * | 1989-11-29 | 1992-04-10 | Sgs Thomson Microelectronics | Circuit d'isolation dynamique de circuits integres. |
| DE59108436D1 (de) * | 1991-10-22 | 1997-02-06 | Itt Ind Gmbh Deutsche | Schutzschaltung für Anschlusskontakte von monolithisch integrierten Schaltungen |
| US5243236A (en) * | 1991-12-31 | 1993-09-07 | Intel Corporation | High voltage CMOS switch with protection against diffusion to well reverse junction breakdown |
| JPH1187628A (ja) | 1997-09-16 | 1999-03-30 | Sharp Corp | 半導体集積回路 |
| US7116763B2 (en) * | 1998-06-10 | 2006-10-03 | Henry Sifuentes | Voice and motion activated telephone |
-
2003
- 2003-02-27 JP JP2003050643A patent/JP4166103B2/ja not_active Expired - Lifetime
-
2004
- 2004-02-24 TW TW093104538A patent/TW200428654A/zh unknown
- 2004-02-24 CN CNB2004100068180A patent/CN1254916C/zh not_active Expired - Fee Related
- 2004-02-26 KR KR1020040013110A patent/KR101035147B1/ko not_active Expired - Lifetime
- 2004-02-26 US US10/786,296 patent/US6967378B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1525644A (zh) | 2004-09-01 |
| KR20040077510A (ko) | 2004-09-04 |
| TW200428654A (en) | 2004-12-16 |
| US6967378B2 (en) | 2005-11-22 |
| KR101035147B1 (ko) | 2011-05-17 |
| CN1254916C (zh) | 2006-05-03 |
| JP2004260052A (ja) | 2004-09-16 |
| US20040169237A1 (en) | 2004-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050405 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050603 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051101 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051213 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060421 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060519 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080703 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080729 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4166103 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |