JP6421624B2

JP6421624B2 - 降圧電源回路および集積回路

Info

Publication number: JP6421624B2
Application number: JP2015016008A
Authority: JP
Inventors: 祐馬矢野
Original assignee: Socionext Inc
Current assignee: Socionext Inc
Priority date: 2015-01-29
Filing date: 2015-01-29
Publication date: 2018-11-14
Anticipated expiration: 2035-01-29
Also published as: US20160224044A1; US9703307B2; JP2016143081A

Description

本発明は、降圧電源回路および集積回路に関する。

近年、電子機器の消費電力の低減が要望されており、集積回路に搭載したトランジスタを動作させる電圧を、回路の種類ごとに精密に制御することが行われる。集積回路は、外部から供給されるベース電圧で動作する回路部分と、ベース電圧以外の電圧で動作する回路部分と、を有する。ベース電圧以外の電圧は、チャージポンプ回路等によりベース電圧から生成するか、ベース電圧またはそれ以外に生成した電源電圧から降圧電源回路により生成される。このような集積回路の電源回路は、Adaptive Supply Voltage(ASV)システムと呼ばれる。

さらに、集積回路の消費電力を削減する上で、集積回路に搭載したトランジスタのリーク電流を削減することが有効である。トランジスタのリーク電流を削減する手法の一つとして、トランジスタのバックゲート電位を制御するAdapting Body Bias(ABB)システムが知られている。トランジスタのバックゲート電位を制御するバックゲート電圧は、電流容量が小さいので、例えば、降圧電源回路により生成される。

上記のＡＳＶシステムを採用した集積回路に、ＡＢＢシステムを実現する降圧電源回路を設ける場合、ベース電圧より高いバックゲート電圧は、ベース電圧以下の電圧までは、電源供給能力の高いベース電圧により生成される。具体的には、バックゲート電圧を保持する容量素子は、ベース電源によりベース電圧まで充電された後、降圧電源回路によりバックゲート電圧まで充電される。降圧電源回路は、例えば、高圧電源電圧が供給される端子とバックゲート電圧を出力する端子間にトランジスタを接続し、バックゲート電圧と基準電位の比較結果に応じてトランジスタをオンオフ制御する。

前述のように、ＡＳＶシステムにおける電源シーケンスでは、高圧電源電圧をチャージポンプ回路等により生成するため、高圧電源電圧の集積回路内の各部への供給は、ベース電圧の供給より遅れる。したがって、降圧電源回路への高圧電源電圧の供給は、ベース電圧の供給より遅れることになる。そのため、降圧電源回路は、高圧電源電圧が供給される前に、バックゲート電圧を出力する端子にベース電圧が印加されることになり、電流が逆流する。

このような降圧電源回路における電流逆流を防ぐために、降圧電源回路のトランジスタと高圧電源電圧の供給端子間に、トランジスタをダイオード接続することが行われる。

特開２００４−２６００５２号公報特開昭６２−１０９１１４号公報特開２０１３−０２５６９５号公報

しかし、降圧電源回路にダイオード接続したトランジスタを設けると、高圧電源電圧がベース電圧より高くなった通常動作時に、ダイオード接続したトランジスタのバックゲートがフォワードバイアスされた状態になる。このため、ダイオード接続したトランジスタのソース−バックゲート(source-backgate)間のボディダイオード(body diode)に過大電流が流れる恐れがある。

電源シーケンスの立ち上げ時および通常動作時に、正常に動作する降圧電源回路が望まれていた。

本発明の第１の態様の降圧電源回路は、第１ノードに供給される第１電源電圧を降圧して第２電源電圧を生成し、第２電源電圧を第２ノードに出力する。降圧電源回路は、出力段トランジスタと、バックゲート可変ダイオード回路と、を有する。出力段トランジスタは、第１端子に第１電源電圧が供給され、第２端子が第２ノードに接続され、第２電源電圧と基準電圧の大小に応じてオンオフする。バックゲート可変ダイオード回路は、第１ノードと第１端子間に接続され、第１電源電圧と第２電源電圧の大小に応じてオンオフするダイオード接続トランジスタを有する。ダイオード接続トランジスタのバックゲートには、第１電源電圧が第２電源電圧より大きい時には第１電源電圧が、第２電源電圧が第１電源電圧より大きい時には第２電源電圧が印加される。

本発明の第２の態様の集積回路は、外部から供給されるベース電圧から、第１電源電圧を生成する第１電源回路と、第１電源電圧を降圧して第２電源電圧を生成する降圧電源回路と、を有する。第２電源電圧は、ベース電圧より小さい時はベース電圧から生成され、ベース電圧になった後降圧電源回路により生成される。降圧電源回路は、第１電源電圧が供給される第１ノードと、第２電源電圧を出力する第２ノードと、出力段トランジスタと、バックゲート可変ダイオード回路と、を有する。出力段トランジスタは、第１端子に第１電源電圧が供給され、第２端子が第２ノードに接続され、第２電源電圧と基準電圧の大小に応じてオンオフする。バックゲート可変ダイオード回路は、第１ノードと第１端子間に接続され、第１電源電圧と第２電源電圧の大小に応じてオンオフするダイオード接続トランジスタを有する。ダイオード接続トランジスタのバックゲートには、第１電源電圧が第２電源電圧より大きい時には第１電源電圧が、第２電源電圧が第１電源電圧より大きい時には第２電源電圧が印加される。

実施形態によれば、電流の逆流を防止すると共に通常動作時に過大電流が流れない降圧電源回路が実現される。

図１は、集積回路内の回路および電源系統の構成例を示す図である。図２は、降圧電源（ＬＤＯ）回路の構成例を示す図であり、（Ａ）が回路構成を、（Ｂ）が電源立ち上げ時の電源シーケンスによるＰｃｈバックゲート電圧（ＶＮＷ）の変化を、（Ｃ）がＬＤＯの出力段トランジスタの断面構造を示す。図３は、電流の逆流を防止する降圧電源回路（ＬＤＯ）の回路例を示す図であり、（Ａ）は第１の回路例を、（Ｂ）は第２の回路例を、（Ｃ）は第２の回路例で付加する逆流防止用トランジスタの断面構造を示す。図４は、第１実施形態の降圧電源回路（ＬＤＯ）を示す図であり、（Ａ）が回路構成を、（Ｂ）がＶＮＷ＞ＶＤＥ時の等価回路を、（Ｃ）がＶＮＷ＜ＶＤＥ時の等価回路を、（Ｄ）がバックゲート可変ダイオード回路を形成するトランジスタの断面構造を示す。図５は、第２実施形態の降圧電源回路（ＬＤＯ）を示す図であり、（Ａ）が回路構成を、（Ｂ）がＶＮＷ＞ＶＤＥ時の等価回路を、（Ｃ）がＶＮＷ＜ＶＤＥ時の等価回路を示す。図６は、第３実施形態の降圧型ＤＣ−ＤＣコンバータを示す図であり、（Ａ）が回路構成を、（Ｂ）がＶｏｕｔ＞ＶＤＥ時の等価回路を、（Ｃ）がＶｏｕｔ＜ＶＤＥ時の等価回路を示す。

実施形態の降圧電源回路およびそれを利用した集積回路を説明する前に、ＡＢＢおよびＡＳＶシステムを採用した一般的な集積回路および降圧電源回路について説明する。

図１は、集積回路内の回路および電源系統の構成例を示す図である。
集積回路１０は、Ｐ型基板(Psub)１１を有する。Ｐ型基板１１には、Ｉ／Ｏ回路１２と、ＰＬＬ回路１３と、ＡＤ／ＤＡ変換回路１４と、ＵＳＢインターフェース回路１５と、ＤＤＲ回路１６と、ＡＢＢ＋ＡＳＶ回路部２０と、論理回路を形成するウェル３０と、が形成される。

Ｉ／Ｏ回路１２は、外部とのデータおよび信号の入出力を行う。ＰＬＬ回路１３は、動作クロックを生成する。ＡＤ／ＤＡ変換回路１４は、アナログ信号をデジタルデータに変換し、デジタルデータをアナログ信号に変換する。ＵＳＢインターフェース回路１５は、ＵＳＢメモリとのインターフェースを行う。ＤＤＲ(Double Data Rate)回路１６は、外部のＤＲＡＭボードとの間で高速にデータを入出力する。

ＡＢＢ＋ＡＳＶ回路部２０は、集積回路１０の電源回路であり、電源の保護およびＡＢＢシステムおよびＡＳＶシステムを実現する。ＡＢＢ＋ＡＳＶ回路部２０は、チャージポンプ(Charge Pump)２１と、降圧電源(Low Drop Out: LDO)２２と、温度計(Thermometer)２３と、プロセスモニタ(Process Monitor)２４と、電気的にプログラム可能なヒューズ素子(E-Fuse)２５と、を有する。

ウェル３０には、第１論理回路(Logic1)３１と、第２論理回路(Logic2)３２と、ＳＲＡＭ３３と、が形成される。第２論理回路へのベース電源電圧の供給は、ＡＳＶシステムにより、ウェル３０外に設けられたパワースイッチ(Power Switch)１７により制御される。

図１に示した構成は、一例であり、仕様に応じて適宜構成される。
上記のような構成を有する集積回路は、各回路部分に動作に必要な電源電圧を供給する電源配線を有する。図１に示した構成では、集積回路は、ベース電源（ＶＤＤ）配線４０と、グランド（ＶＳＳ）配線４１と、高電圧電源（ＶＤＥ）配線４２と、Ｐｃｈバックゲート電圧（ＶＮＷ）配線４３と、Ｎｃｈバックゲート電圧（ＶＰＷ）配線４４と、を有する。ＶＤＤ配線４０およびＶＳＳ配線４１には、外部電源１からベース電源（ＶＤＤ）が供給される。外部電源１は、例えば、１Ｖ電源であり、ＶＳＳ配線４１はＧＮＤ（０Ｖ）になり、ＶＤＤ配線４０は１Ｖになる。高電圧電源（ＶＤＥ）は、例えば３．３Ｖ電源であり、既存の外部機器との入出力などに使用される。ＶＤＥは、ＣＰ２１によりＶＤＤ電源から生成され、電源の安定化のために、ＶＤＥ配線４３とＶＳＳ配線４１の間に容量素子４５とショットキーバリアダイオード（ＳＢＤ）４６が並列に接続される。容量素子４５およびＳＢＤ４６は、集積回路１０内に設けられる場合もあるが、サイズが大きいため、図１に示すように、集積回路１０に外付けされるのが一般的である。ＶＮＷは、ＡＢＢシステムにより、Ｐｃｈトランジスタのバックゲート電位を制御する電圧で、ＶＤＥ電源電圧とＶＤＤ電源電圧の間の電圧で、ＶＤＥ電源からＬＤＯ２２により生成される。ＶＰＷは、ＡＢＢシステムにより、Ｎｃｈトランジスタのバックゲート電位を制御する電圧で、負電圧であり、ＣＰ２１によりＶＤＤ電源から生成される。ＶＰＷも、電源の安定化のために、ＶＰＷ配線４４とＶＳＳ配線４１の間に外付けの容量素子４７とＳＢＤ４８が並列に接続される。

電源配線は、Ｐ型基板１１上に形成されるが、図１では分かり易くするために、電源配線をＰ型基板１１から離して示している。
図１に示す集積回路の回路構成および電源構成は、広く知られているので、これ以上の説明は省略する。

図２は、降圧電源（ＬＤＯ）回路２２の構成例を示す図であり、（Ａ）が回路構成を、（Ｂ）が電源立ち上げ時の電源シーケンスによるＰｃｈバックゲート電圧（ＶＮＷ）の変化を、（Ｃ）がＬＤＯの出力段トランジスタの断面構造を示す。

ＬＤＯ２２は、出力段トランジスタＰＴｒ１と、比較回路として機能する増幅器（ＡＭＰ）と、ＶＤＤの分圧回路と、ＶＮＷの分圧回路と、ＶＮＷとＶＤＤ間の充電回路と、を有する。図２の（Ａ）では、ＶＤＤ、ＶＳＳ、ＶＮＷおよびＶＰＷが供給される論理回路の例として、インバータ回路も示される。

出力段トランジスタＰＴｒ１は、ＶＤＥ配線４２とＶＮＷ配線４３の間に接続され、バックゲートはＶＤＥ配線４２に接続される。ここでは、ＰＴｒ１のＶＤＥ配線４２に接続される被制御端子（ソース）を第１端子と称し、ＰＴｒ１のＶＮＷ配線４２に接続される被制御端子（ドレイン）を第２端子と称する。また、ＰＴｒ１に接続されるＶＤＥ配線４２を第１ノード、ＰＴｒ１に接続されるＶＮＷ配線４３を第２ノードと称する場合がある。また、ＶＤＥ（高電圧電源電圧）を第１電源電圧、ＶＮＷ（Ｐｃｈバックゲート電圧）を第２電源電圧、ＧＮＤ（グランド）を第３電源電圧と称する場合がある。

ＶＤＤの分圧回路は、ＶＤＤ配線４０とＶＳＳ配線４１の間に直列に接続された２個の抵抗Ｒ１１およびＲ１２を有し、ＶＤＤをＲ１１とＲ１２の抵抗比で分圧して基準電圧を生成する。ＶＮＷの分圧回路は、ＶＮＷ配線４３とＶＳＳ配線４１の間に直列に接続された２個の抵抗Ｒ２１およびＲ２２を有し、ＶＮＷをＲ２１とＲ２２の抵抗比で分圧して分圧ＶＮＷを生成する。ＡＭＰは、基準電圧と分圧ＶＮＷを比較し、分圧ＶＮＷが基準電圧より高ければ出力電圧を上昇し、分圧ＶＮＷが基準電圧より低ければ出力電圧を低下させる。これにより、ＶＮＷが所定の電圧より高いとＰＴｒ１に流れる電流が減少し、ＶＮＷが所定の電圧より低いとＰＴｒ１に流れる電流が増加し、ＶＮＷは所定の電圧になるように制御される。

ＶＮＷがＶＤＤより高くＶＤＥより低い場合、電源の起動時に、ＶＮＷの容量素子４５を充電する電荷を、すべてＶＤＥを降圧することにより生成すると、ＣＰ２１の負担が大きく、電源の起動時間を短くするにはＣＰ２１の駆動力を大きくする必要がある。そこで、電源の起動時に、ＶＮＷがＶＤＤになるまではＶＤＤ電源配線４０から容量素子４５を充電し、ＶＮＷがＶＤＤになった後はＬＤＯ２２によりＶＮＷを所定の電圧にすることが行われる。そのため、図２の（Ａ）に示すように、ＶＤＤ電源配線４０とＶＮＷ電源配線４３の間に並列に接続されたダイオードＤ１およびスイッチＳＷを設ける。ダイオードＤ１は、ＶＤＤからＶＮＷに向かって順方向に接続される。スイッチＳＷは、ＶＤＤにより制御され、ＶＤＤが約１Ｖに達するとオン、ＶＮＷがＶＤＤより高くなるとオフする。

第１論理回路３１および第２論理回路３２に形成されるＰＭＯＳのバックゲートにはＶＮＷが印加され、ＮＭＯＳのバックゲートにはＶＰＷが印加される。ＶＮＷおよびＶＰＷの値を変化させると、ＰＭＯＳおよびＮＭＯＳの消費電力が変化する。

起動時に集積回路１０に外部電源１からの電源供給が開始されると、図２の（Ｂ）に示すように、ＶＤＤは上昇を開始する。ＶＮＷは、ＶＤＤが約０．３Ｖに達するとショットキーバリアダイオード（ＳＢＤ）Ｄ１に電流が流れ、Ｘで示す破線に沿ってＶＤＤに対して約０．３Ｖ低い状態で上昇する。ＶＤＤが約１Ｖに達すると、ＳＷがオンし、Ｙで示す破線のように、ＶＮＷは短時間にＶＤＤにほぼ等しくなる。ＣＰ２１によるＶＤＥの生成は、起動からある程度遅れるため、ＶＤＥは０Ｖのままである。

図２の（Ｃ）に示すように、ＰＴｒ１は、Ｐ−ｓｕｂ１１上に形成されたＮウェル（Ｎ−ｗｅｌｌ）５１に形成される。ＰＴｒ１は、Ｎウェル５１上のＰ＋領域のドレイン電極５２およびソース電極５４と、ドレイン電極５２とソース電極５４間のＮウェル５１の直上に形成されたゲート電極５３と、Ｎウェル５１のｎ＋領域のバックゲート電極５５と、を有する。ソース電極５４およびバックゲート電極５５はＶＤＥ配線４２に接続され、ドレイン電極５２はＶＮＷ配線４３に接続される。Ｐ−ｓｕｂ１１は、領域５６を介してＶＳＳ配線４１に接続され、ＧＮＤ（０Ｖ）である。

上記のように、電源起動時に、ＶＤＥが０Ｖの状態で、ＶＮＷはＶＤＤ（１Ｖ）になる。このような状態になると、図２の（Ｃ）に示すように、ＰＴｒ１のドレイン電極５２からバックゲート電極５５に順方向のダイオードが形成され、ＶＮＷ配線４３からＶＤＥ配線４２に電流が逆流する。

図３は、電流の逆流を防止する降圧電源回路（ＬＤＯ）の回路例を示す図であり、（Ａ）は第１の回路例を、（Ｂ）は第２の回路例を、（Ｃ）は第２の回路例で付加する逆流防止用トランジスタの断面構造を示す。

図３の（Ａ）に示す第１の回路例のＬＤＯは、ＰチャネルのＰＴｒ１をＮチャネルのＮＴｒ１に置き換えた回路であり、バックゲートをＶＳＳ配線（ＧＮＤ）に接続することで、ＶＮＷ配線４３からＶＤＥ配線４２への逆流を防止する。しかし、図３の（Ａ）のＬＤＯは、出力段のトランジスタのバックゲートをバックバイアス（約１Ｖ）するので、出力段トランジスタの駆動力が低下する。また、ＰチャネルをＮチャネルに変更することで、ＶＤＥ配線４２とＶＮＷ配線４３間のＥＳＤ(Electro-Static Discharge)耐性が低下する。

図３の（Ｂ）に示す第２の回路例のＬＤＯは、出力段トランジスタＰＴｒ１とＶＤＥ配線４２の間に、さらにＰチャネルのＰＴｒ２を接続した回路である。ＰＴｒ２は、ダイオード接続し、バックゲートをドレイン（ＰＴｒ１のソース）に接続する。このように接続したＰＴｒ２は、ＶＤＥ配線４２からＰＴｒ１のソースを順方向とするダイオードを形成する。これにより、ＶＮＷ配線４３からＶＤＥ配線４２へのＰＴｒ１を介した逆流を防止する。図３の（Ｃ）に示すＰＴｒ２の断面構造は、図２の（Ｃ）で説明したのと同様であり、説明は省略する。

しかし、図３の（Ｂ）のＬＤＯは、通常動作時、ＰＴｒ２のバックゲートがフォワードバイアスになり、図３の（Ｃ）に示すように、ＰＴｒ２のソース電極６２からバックゲート電極６５に順方向に形成されるダイオードに過大電流が流れる恐れがある。

以下に説明する実施形態では、電流の逆流を防止すると共に通常動作時に過大電流が流れない降圧電源回路（ＬＤＯ）が開示される。

図４は、第１実施形態の降圧電源回路（ＬＤＯ）を示す図であり、（Ａ）が回路構成を、（Ｂ）がＶＮＷ＞ＶＤＥ時の等価回路を、（Ｃ）がＶＮＷ＜ＶＤＥ時の等価回路を、（Ｄ）がバックゲート可変ダイオード回路を形成するトランジスタの断面構造を示す。
第１実施形態の降圧電源回路（ＬＤＯ）は、図１の集積回路のＬＤＯ２２として使用することができる。

図４の（Ａ）に示すように、第１実施形態の降圧電源回路（ＬＤＯ）は、出力段トランジスタＰＴｒ１とＶＤＥ配線４２の間に接続したバックゲート可変ダイオード回路を有する。言い換えれば、実施形態のＬＤＯは、図３の（Ｂ）に示したＬＤＯにおいて、ＰＴｒ２の代わりにバックゲート可変ダイオード回路を設けたことが異なる。

第１実施形態のＬＤＯは、出力段トランジスタＰＴｒ１と、ＡＭＰと、Ｒ１１とＲ１２を含むＶＤＤの分圧回路と、Ｒ２１とＲ２２を含むＶＮＷの分圧回路と、Ｄ１とＳＷを含むＶＮＷとＶＤＤ間の充電回路と、バックゲート可変ダイオード回路と、を有する。バックゲート可変ダイオード回路以外の部分は、図２および図３で説明した要素と同じなので、説明は省略する。

バックゲート可変ダイオード回路は、ＰｃｈトランジスタＰＴｒ２１、ＰＴｒ２２およびＰＴｒ２３を有する。ＰＴｒ２１は、出力段トランジスタＰＴｒ１とＶＤＥ配線４２の間にダイオード接続される。すなわち、ＰＴｒ２１のゲートは、ＰＴｒ２１のドレイン（ＰＴｒ１のソース）に接続される。ＰＴｒ２２およびＰＴｒ２３は、ＰＴｒ１とＶＤＥ配線４２の間に直列に、ＰＴｒ２１と並列に接続される。ＰＴｒ２２のゲートはＶＤＥ配線４２に接続され、ＰＴｒ２３のゲートはＰＴｒ１のソースに接続され、ＰＴｒ２２およびＰＴｒ２３のバックゲートは、ＰＴｒ２２とＰＴｒ２３の接続ノードに接続される。さらに、ＰＴｒ２１のバックゲートは、ＰＴｒ２２とＰＴｒ２３の接続ノードに接続される。ここでは、ＰＴｒ１のソースの電位を、Ｖａで表す。

ＶＮＷ＞ＶＤＥ時に、図４の（Ａ）のＬＤＯは、図４の（Ｂ）に示す等価回路になる。すなわち、バックゲート可変ダイオード回路は、ダイオード接続され、バックゲートがＰＴｒ１のソースに接続されたＰＴｒ２１で表される。ＶＮＷ＞ＶＤＥ時、Ｖａ＞ＶＤＥ（ＶＮＷ＞Ｖａ＞ＶＤＥ）となり、ＰＴｒ２２がオンし、ＰＴｒ２３がオフする。そのため、ＰＴｒ２１のバックゲートは、ＰＴｒ１のソースに接続され、Ｖａが印加される状態になる。図３の（Ｂ）で説明したように、図４の（Ｂ）のＰＴｒ２１は、ＶＤＥ配線４２からＰＴｒ１を順方向とするダイオードとして機能するので、ＶＮＷ＞ＶＤＥ時に発生するＶＮＷ配線４３からＶＤＥ配線４２への逆流を防止する。

ＶＮＷ＜ＶＤＥ時（通常動作時）に、図４の（Ａ）のＬＤＯは、図４の（Ｃ）に示す等価回路になる。すなわち、バックゲート可変ダイオード回路は、ダイオード接続され、バックゲートがＶＤＥ配線４２に接続されたＰＴｒ２１で表される。ＶＮＷ＜ＶＤＥ時、Ｖａ＜ＶＤＥ（ＶＮＷ＜Ｖａ＜ＶＤＥ）となり、ＰＴｒ２２がオフし、ＰＴｒ２３がオンする。そのため、ＰＴｒ２１のバックゲートは、ＶＤＥ配線４２に接続され、ＶＤＥが印加される状態になる。この状態のＰＴｒ２１は、導通状態になり、ＶＤＥ配線４２からＰＴｒ１への電流を通過させる。

図４の（Ｃ）の状態のＰＴｒ２１は、図４の（Ｄ）に示すように、ソース電極６２にＶＤＥが印加され、ゲート電極およびドレイン電極６４にＶａが印加され、バックゲート電極６５にＶＤＥが印加された状態になる。したがって、バックゲートにフォワードバイアスが印加されず、ソース電極６２からバックゲート電極６５に順方向のダイオードは形成されず、過大電流が流れることはない。

以上説明したように、第１実施形態の降圧電源回路（ＬＤＯ）は、ＶＮＷ＞ＶＤＥ時の逆流を防止すると共に、ＶＮＷ＜ＶＤＥ時の課題電流の発生を防止する。

図５は、第２実施形態の降圧電源回路（ＬＤＯ）を示す図であり、（Ａ）が回路構成を、（Ｂ）がＶＮＷ＞ＶＤＥ時の等価回路を、（Ｃ）がＶＮＷ＜ＶＤＥ時の等価回路を示す。
第２実施形態の降圧電源回路（ＬＤＯ）も、図１の集積回路のＬＤＯ２２として使用することができる。

第２実施形態のＬＤＯは、バックゲート可変ダイオード回路のＰＴｒ２１のゲートをＰＴｒ１のソースに接続せず、ＰＴｒ１のドレインに接続したことが、第１実施形態と異なる。

第２実施形態のＬＤＯは、第１実施形態と同様に、ＶＮＷ＞ＶＤＥ時に、図５の（Ｂ）に示す等価回路になり、ＶＮＷ配線４３からＶＤＥ配線４２への逆流を防止する。また、第２実施形態のＬＤＯは、ＶＮＷ＜ＶＤＥ時（通常動作時）に、図５の（Ｃ）に示す等価回路になり、ＰＴｒ２１のバックゲートのフォワードバイアスを防止する。

第１実施形態では、ＶＮＷ＜ＶＤＥ時（通常動作時）、ＰＴｒ２１のドレイン−ソース間電圧Ｖdsにより、ＰＴｒ１のゲート−ソース間電圧Ｖgsが減少し、ＬＤＯの駆動力が低下する。これに対して、第２実施形態では、ＰＴｒ２１のゲート電位をＶａより低いＶＮＷ配線４３に接続するので、ＰＴｒ２１のゲート−ソース間電圧Ｖgsが増加し、ＰＴｒ２１のドレイン−ソース間電圧Ｖdsを低下させることができる。以下、ＰＴｒ２１のＶdsが低下する原理を説明する。

ＭＯＳトランジスタの飽和領域のドレイン電流Ｉdは、Ｉd＝１／２×Ｗ／Ｌ×μ×Ｃo×（Ｖgs−Ｖth）²×（１＋λＶds）で表される。ここで、Ｗ＝チャネル幅、Ｌ＝チャネル長、μ＝移動度、Ｃo＝ゲート酸化膜、Ｖgs＝ゲート−ソース間電圧、Ｖth＝閾値、λ＝チャネル長変調係数、Ｖds＝ドレイン−ソース間電圧である。

第１実施形態のＬＤＯにおいて、ＰＴｒ２１のドレイン電流をＩds1、ゲート−ソース間電圧をＶgs1、ドレイン−ソース間電圧をＶds1とする。同様に、第２実施形態のＬＤＯにおいて、ＰＴｒ２１のドレイン電流をＩds2、ゲート−ソース間電圧をＶgs2、ドレイン−ソース間電圧をＶds2とする。そして、第１および第２実施形態において、ＰＴｒ２１のＷ、Ｌ、μ、Ｃｏ、Ｖｔｈ、λを同一とし、Ｉds1＝Ｉds2と想定すると、Ｖgs1＜Ｖgs2であるから、Ｖds1＞Ｖds2となる。

したがって、ＰＴｒ１のソースの電位Ｖａが上昇し、ＰＴｒ１のＶgsが増加し、ＬＤＯの駆動力が増加する。

以上説明した通り、第２実施形態の降圧電源回路（ＬＤＯ）は、ＶＮＷ＞ＶＤＥ時の逆流を防止すると共に、ＶＮＷ＜ＶＤＥ時の課題電流の発生を防止し、第１実施形態に比べて、ＶＮＷ＜ＶＤＥ時（通常動作時）の出力段トランジスタＰＴｒ１の駆動力が高い。

第１および第２実施形態で説明したバックゲート可変ダイオード回路は、降圧型ＤＣ−ＤＣコンバータに適用することも可能である。

図６は、第３実施形態の降圧型ＤＣ−ＤＣコンバータを示す図であり、（Ａ）が回路構成を、（Ｂ）がＶｏｕｔ＞ＶＤＥ時の等価回路を、（Ｃ）がＶｏｕｔ＜ＶＤＥ時の等価回路を示す。

第３実施形態の降圧型ＤＣ−ＤＣコンバータは、高電圧ＶＤＥを降圧して出力電圧Ｖｏｕｔを生成する。降圧型ＤＣ−ＤＣコンバータは、出力段トランジスタＰＴｒ１と、バックゲート可変ダイオード回路と、インダクタ（コイル）Ｌと、容量素子Ｃと、ダイオードＤ１０と、分圧回路と、基準電源Ｖｒｅｆと、ＡＭＰ１０と、ＰＷＭ制御回路７１と、を有する。

ＰＴｒ１のソース（第１端子）は、バックゲート可変ダイオード回路を介してＶＤＥ配線４２に接続される。バックゲート可変ダイオード回路は、第１実施形態と同じものである。ＰＴｒ１のゲートは、ＰＷＭ制御回路７１の出力に接続される。ＰＴｒ１のドレイン（第２端子）は、ダイオードＤ１０を介してＶＳＳ配線（ＧＮＤ）に接続される。ダイオードＤ１０は、ＧＮＤからＰＴｒ１の第２端子に向かう方向が順方向であるように接続される。インダクタＬは、ＰＴｒ１の第２端子と第２ノード（ＶＮＷ配線）４３に接続される。容量素子Ｃは、第２ノードとＧＮＤ間に接続される。分圧回路は、第２ノードとＧＮＤ間に直列に接続された２個の抵抗Ｒ３１およびＲ３２を有する。抵抗Ｒ２１およびＲ３２は、第２ノードに現れる出力電圧Ｖｏｕｔを、Ｒ３１とＲ３２の抵抗比で分圧したＶｏｕｔ分圧電圧を、Ｒ３１とＲ３２の接続ノードから出力する。ＡＭＰは、Ｖｏｕｔ分圧電圧を基準電圧Ｖｒｅｆと比較し、比較結果に応じてＰＷＭ信号を生成し、ＰＴｒ１のゲートに印加する。具体的には、Ｖｏｕｔ分圧電圧が基準電圧Ｖｒｅｆより低い場合、ＰＷＭ信号の低レベルの割合（デューティ）を増加させ、Ｖｏｕｔ分圧電圧が基準電圧Ｖｒｅｆより高い場合、ＰＷＭ信号の低レベルの割合（デューティ）を減少させる。これにより、出力電圧Ｖｏｕｔは所定の電圧になるように制御される。

以下、第３実施形態におけるバックゲート可変ダイオード回路の動作を説明する。
Ｖｏｕｔ＞ＶＤＥ時に、バックゲート可変ダイオード回路は、図６の（Ｂ）に示す等価回路になる。すなわち、バックゲート可変ダイオード回路は、ダイオード接続され、バックゲートがＰＴｒ１のソースに接続されたＰＴｒ２１で表される。Ｖｏｕｔ＞ＶＤＥ時、Ｖａ＞ＶＤＥ（かつＶａ＜Ｖｏｕｔ）となり、ＰＴｒ２２は、ゲート電位がＶＤＥに、ソース電位がＶａとなり、オンする。一方、ＰＴｒ２３は、ゲート電位がＶａに、ソース電位がＶＤＥとなり、オフする。そのため、ＰＴｒ２１は、バックゲート電位がＶａ（Ｖｏｕｔ）となり、オフするので、第２ノード（ＶＮＷ４３）からＶＤＥ配線への逆流が防止される。

Ｖｏｕｔ＜ＶＤＥ時（通常動作時）に、バックゲート可変ダイオード回路は、図６の（Ｃ）に示す等価回路になる。すなわち、バックゲート可変ダイオード回路は、ダイオード接続され、バックゲートがＶＤＥ配線４２に接続されたＰＴｒ２１で表される。Ｖｏｕｔ＜ＶＤＥ時、Ｖａ＜ＶＤＥ（かつＶａ＞Ｖｏｕｔ）となり、ＰＴｒ２３は、ゲート電位がＶａに、ソース電位がＶＤＥとなり、オンする。一方、ＰＴｒ２２は、ゲート電位がＶＤＥに、ソース電位がＶａ＜ＶＤＥ（かつＶａ＞Ｖｏｕｔ）ＶＤＥとなり、オフする。そのため、ＰＴｒ２１は、バックゲート電位がＶＤＥとなり、オンすると共に、バックゲートにフォワードバイアスはかからず、過電流は発生しない。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１０集積回路
１１Ｐ型基板（Ｐ−ｓｕｂ）
２０ＡＢＢ＋ＡＳＶ回路部
２１チャージポンプ（ＣＰ）
２２降圧電源回路（ＬＤＯ）
４０ＶＤＤ配線
４１ＶＳＳ配線
４２ＶＤＥ配線
４３ＶＮＷ配線
４４ＶＰＷ配線
ＰＴｒ１出力段トランジスタ
ＡＭＰ増幅器
ＰＴｒ２１−ＰＴｒ２３バックゲート可変ダイオード回路のトランジスタ
Ｄ１ダイオード
ＳＷスイッチ

Claims

第１ノードに供給される第１電源電圧を降圧して第２電源電圧を生成し、前記第２電源電圧を第２ノードに出力する降圧電源回路であって、
第１端子に前記第１電源電圧が供給され、第２端子が前記第２ノードに接続され、前記第２電源電圧と基準電圧の大小に応じてオンオフする出力段トランジスタと、
前記第１ノードと前記第１端子間に接続され、前記第１電源電圧と前記第２電源電圧の大小に応じてオンオフするダイオード接続トランジスタを有し、前記ダイオード接続トランジスタの前記バックゲートには、前記第１電源電圧が前記第２電源電圧より大きい時には前記第１電源電圧が、前記第２電源電圧が前記第１電源電圧より大きい時には前記第２電源電圧が、印加されるバックゲート可変ダイオード回路と、を有することを特徴とする降圧電源回路。
前記バックゲート可変ダイオード回路は、
前記第１ノードと前記ダイオード接続トランジスタのバックゲート間に接続され、ゲートが前記第１端子に接続される第１切替トランジスタと、
前記第１端子と前記ダイオード接続トランジスタのバックゲート間に接続され、ゲートが前記第１ノードに接続される第２切替トランジスタと、を有する請求項１に記載の降圧電源回路。
前記ダイオード接続トランジスタのゲートは、前記第１端子に接続される請求項１または２に記載の降圧電源回路。
前記ダイオード接続トランジスタのゲートは、前記第２端子に接続される請求項１または２に記載の降圧電源回路。
前記第２端子と前記第２ノード間に接続されたインダクタと、
前記第２端子と、前記第１電源電圧より低い第３電源電圧が供給される第３ノード間に逆方向に接続されたダイオードと、
前記第２ノードと前記第３ノード間に接続された容量素子と、
前記第２電源電圧と前記基準電圧の大小に応じて前記出力段トランジスタをオンオフするためのＰＷＭ信号を生成するＰＷＭ制御回路と、を有する請求項１から３のいずれか１項に記載の降圧電源回路。
外部から供給されるベース電圧から、第１電源電圧を生成する第１電源回路と、
前記第１電源電圧を降圧して第２電源電圧を生成する降圧電源回路と、
前記第２電源電圧に基づいて動作する論理回路と、
を有し、
前記第２電源電圧は、前記ベース電圧より小さい時は前記ベース電圧から生成され、前記ベース電圧になった後は前記降圧電源回路により生成され、
前記降圧電源回路は、
前記第１電源電圧が供給される第１ノードと、
前記第２電源電圧を出力する第２ノードと、
第１端子に前記第１電源電圧が供給され、第２端子が前記第２ノードに接続され、前記第２電源電圧と基準電圧の大小に応じてオンオフする出力段トランジスタと、
前記第１ノードと前記第１端子間に接続され、前記第１電源電圧と前記第２電源電圧の大小に応じてオンオフするダイオード接続トランジスタを有し、前記ダイオード接続トランジスタの前記バックゲートには、前記第１電源電圧が前記第２電源電圧より大きい時には前記第１電源電圧が、前記第２電源電圧が前記第１電源電圧より大きい時には前記第２電源電圧が、印加されるバックゲート可変ダイオード回路と、を有することを特徴とする集積回路。
前記バックゲート可変ダイオード回路は、
前記第１ノードと前記ダイオード接続トランジスタのバックゲート間に接続され、ゲートが前記第１端子に接続される第１切替トランジスタと、
前記第１端子と前記ダイオード接続トランジスタのバックゲート間に接続され、ゲートが前記第１ノードに接続される第２切替トランジスタと、を有する請求項６に記載の集積回路。
前記ダイオード接続トランジスタのゲートは、前記第１端子に接続される請求項６または７に記載の集積回路。
前記ダイオード接続トランジスタのゲートは、前記第２端子に接続される請求項６または７に記載の集積回路。
前記降圧電源回路は、
前記第２端子と前記第２ノード間に接続されたインダクタと、
前記第２端子と、前記第１電源電圧より低い第３電源電圧が供給される第３ノード間に逆方向に接続されたダイオードと、
前記第２電源端子と前記第３ノード間に接続された容量素子と、
前記第２電源電圧と前記基準電圧の大小に応じて前記出力段トランジスタをオンオフするためのＰＷＭ信号を生成するＰＷＭ制御回路と、を有する請求項６から８のいずれか１項に記載の集積回路。