JP4183620B2 - 半導体装置およびその製造方法 - Google Patents
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Description
技術分野
本発明は、半導体装置とその製造法に係り、特に電源回路等に利用されるパワーＭＯＳＦＥＴの構成を有する半導体装置およびその製造方法に関するものである。
背景技術
トレンチゲートを有するパワーＭＯＳＦＥＴ型の半導体装置は、近年、ＤＣ−ＤＣコンバータなど各種電源装置に幅広く応用されている。このような半導体装置の一例を図３８に示す。図３８は、従来技術に係るパワーＭＯＳＦＥＴの構成を有する半導体装置の例を示す説明図であり、（ａ）はゲートトレンチを有する半導体装置の例を示す図であり、（ｂ）はゲートトレンチおよびソーストレンチを有する半導体装置の例を示す図である。図中、１１１はＮ＋型シリコン基板、１１２はＮ−型エピタキシャル層、１１３はＰ型ボディ層、１１４，１４３はソーストレンチ、１１５はＮ＋型ソース領域、１１６はゲート絶縁膜、１１７はゲート電極膜、１１９はソース電極膜、１２０はゲートトレンチ、１２１はＰ＋型拡散領域、１２５はドレイン電極膜、１２６は絶縁膜、１４０，１４２は埋込Ｐ＋型拡散領域、１４１は絶縁膜である。
前述のような半導体装置は、例えば図３８（ａ）に示すように、Ｎ＋型シリコン基板１１１上に、ドレイン層としてＮ−型エピタキシャル層１１２を形成し、さらにＮ−型エピタキシャル層１１２上にＰ型ボディ層１１３を形成している。Ｐ型ボディ層１１３の内部には、Ｐ＋型拡散領域１２１およびＮ＋型ソース領域１１５を形成している。Ｐ＋型拡散領域１２１およびＮ＋型ソース領域１１５は１つのセルをなしている。このようなセルは、多数形成されて、平面的構成において格子状または千鳥格子状などに配置される。あるいは、図３７（ａ）に示した断面構造を連続させて、Ｐ＋型拡散領域１２１およびＮ＋型ソース領域１１５をストライプ状に形成することもある。
さらに、Ｐ型ボディ層１１３を貫通してＮ−型エピタキシャル層１１２まで達するゲートトレンチ１２０を形成している。ゲートトレンチ１２０の表面および底面上には、ゲート絶縁膜１１６を密着形成しており、さらにゲート絶縁膜１１６に囲まれる空間内にゲート電極膜１１７を形成している。くわえて、ゲート絶縁膜１１６およびゲート電極膜１１７を覆うように絶縁膜１２６を形成し、さらにＮ＋型ソース領域１１５と絶縁膜１２６との表面上に別の絶縁膜１４１を形成している。
さらに、絶縁膜１４１およびＰ＋型拡散領域１２１、ならびにＮ＋型ソース領域１１５の一部の上には、ソース電極膜１１９を形成している。くわえて、Ｎ＋型シリコン基板１１１のもう一方の面にはドレイン電極膜１２５を形成している。
この半導体装置において、ソース電極膜１１９とドレイン電極膜１２５との間に電圧を印加するとともに、ゲート電極膜１１７とソース電極膜１１９との間に所定閾値以上の電圧を印加すると、Ｐ型ボディ層１１３のゲート絶縁膜１１６との境界領域に反転層が形成されてチャネルとなる。そして、ドレイン電極膜１２５からソース電極１１９へこのチャネルを通って電流が流れる。
ところで、このような構成を有する半導体装置においては、小型化を図る場合、メサ幅Ｅを縮小してセルサイズを小さくする必要がある。そこで、セルサイズを小さくする手段として、図３８（ｂ）に示す構造が知られている。すなわち、セル内にソーストレンチ１１４を形成し、ソーストレンチ１１４内部にソース電極膜１１９を形成する。さらに、ソーストレンチ１１４の底部付近にホウ素などの不純物を注入後、その不純物を加熱拡散して埋込Ｐ＋型拡散領域１４０を形成する構造が知られている。この構造によれば、ソース電極膜１１９の一部がソーストレンチ１１４に埋め込まれることにより、メサ幅Ｆを図３８（ａ）のメサ幅Ｅよりも小さくすることが可能になる。
しかし、セルサイズを相当程度小さくすると、トレンチ形成の写真工程の精度の限界から、ソーストレンチが所定位置に形成されずに、例えば、ソーストレンチ１４３に示すように、ゲートトレンチ１２０に接近して形成される頻度が高くなる。このような場合、埋込Ｐ＋型拡散領域１４０の拡散範囲に多少のばらつきを生じると、埋込Ｐ＋型拡散領域１４２に示すように、ゲート絶縁膜１１６に接するほど拡散することがある。埋込Ｐ＋型拡散領域１４２は、Ｐ型ボディ層１１３とＮ＋型ソース領域１１５の間に埋込Ｐ＋型拡散領域１４２が介在するように形成されてしまうので、前述の所定閾値にずれを生じることになる。
本発明は、前述の課題を解決するために、トレンチ形成の写真工程の精度がさほど高くない場合でも、ソーストレンチ先の底面付近に形成される埋込拡散領域が該埋込拡散領域近傍のゲートトレンチに接するほど拡散することを防止可能な半導体装置を提供することを目的とするものである。
技術的課題及びその解決方法
上記課題を解決するための手段として、本発明は、
第１導電型の第１の導電層と、
前記第１導電型の第１の導電層の表面に積層するように形成してなる第１導電型のドレイン層と、前記ドレイン層の表面に積層するように形成してなる第１導電型とは反対型の第２導電型の第２の導電層と、前記第２の導電層の表面から所定の深さまでの範囲に形成してなる第１導電型のソース領域と、前記ソース領域を開口させて前記ドレイン層まで達するように形成してなる第１の溝と、前記ソース領域を開口させて形成してなる第２の溝と、前記第１の溝の表面上に形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内面上に形成してなるゲート電極膜と、少なくとも前記第２の溝の表面上に形成してなるソース電極膜と、前記第２の導電層内に、前記第２の溝の底面に露出し、かつ、前記第２の溝の開口部の幅と同じまたは該幅よりも狭い幅に形成してなる第２導電型の埋込拡散領域を有するとした。
したがって、本発明に係る半導体装置は、第２の溝の底面に露出する埋込拡散領域を、第２の溝の開口部の幅と同じまたは該幅よりも狭い幅に形成しているので、埋込拡散領域の大きさにばらつきが生じた場合でも、埋込拡散領域が該埋込拡散領域近傍の第１の溝に接することを防止できる。ひいては、第１または第２の溝形成の写真工程の精度がさほど高くない場合でも、半導体装置の製造工程において埋込拡散領域が必要以上に拡散した埋込拡散領域が該埋込拡散領域近傍の第１の溝に接することを防止できる。
また、上記の半導体装置において、前記第２の溝は、前記第２の導電層まで達するように形成することができる。
さらに、上記の半導体装置において、前記第２の溝は、その内周面を傾斜させて形成することができる。
くわえて、上記の半導体装置において、前記第２の溝は、その底面に凹陥部を形成することができる。
また、本発明は、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ドレイン層を露出させ、前記ドレイン層を開口させて第１の溝を形成し、前記第１の絶縁膜を除去し、前記ドレイン層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ドレイン層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ドレイン層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜を除去し、前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第２の溝の表面上に第５の絶縁膜を形成した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５の絶縁膜の膜厚の分だけ不純物が注入される領域の面積を小さくすることができる。
また、半導体装置の製造方法において、一方の主面から所定の深さまでの範囲に第１導電型のドレイン層を形成してなる半導体基板の該ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記ソース領域の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記ドレイン層まで達する第１の溝を形成し、前記第１の絶縁膜を除去し、前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の表面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達する第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜を除去し、前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第２の溝の表面上に第５の絶縁膜を形成した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５の絶縁膜の膜厚の分だけ不純物が注入される領域の面積を小さくすることができる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記ソース領域の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜を除去し、前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、前述の半導体装置の製造方法と同様に、第２の溝の表面上に第５の絶縁膜を形成した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ドレイン層を露出させ、露出した前記第２の導電層を開口させて第１の溝を形成し、前記第１の絶縁膜を除去し、前記第２の導電層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ドレイン層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ドレイン層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第５の絶縁膜の表面上に第６の絶縁膜を形成し、前記第６の絶縁膜のうち前記第５の絶縁膜の表面上に形成した部分ならびに前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、前記第２の導電層の前記第２の溝の底面に露出した前記第５の絶縁膜の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜および前記第６の絶縁膜を除去し、前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第２の溝の表面上に第６の絶縁膜の底面の中央およびその近傍に形成した部分を除去した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記ソース領域の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第５の絶縁膜の表面上に第６の絶縁膜を形成し、前記第６の絶縁膜のうち前記第４の絶縁膜の表面上に形成した部分および前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、前記第２の導電層の前記第２の溝の底面に露出した前記第４の絶縁膜の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜および前記第６の絶縁膜を除去し、前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、前述の半導体装置の製造方法と同様に、第２の溝の表面上に第６の絶縁膜の底面の中央およびその近傍に形成した部分を除去した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層を形成した半導体基板の該ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記第２の導電層を露出させ、露出した前記第２の導電層を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記第２の導電層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記第２の導電層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記第２の導電層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第５の絶縁膜の表面上に第６の絶縁膜を形成し、前記第６の絶縁膜のうち前記第４の絶縁膜の表面上に形成した部分および前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、前記第２の導電層の前記第２の溝の底面に露出した前記第４の絶縁膜の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜および前記第６の絶縁膜を除去し、前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、前述の半導体装置の製造方法と同様に、第２の溝の表面上に第６の絶縁膜の底面の中央およびその近傍に形成した部分を除去した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ドレイン層を露出させ、前記ドレイン層を開口させて第１の溝を形成し、前記第１の絶縁膜を除去し、前記ドレイン層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ドレイン層上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ドレイン層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記第３の絶縁膜上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜を除去し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第２の溝の周側面上に第５の絶縁膜を形成した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。また、第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去するので、半導体装置の小型化を図ることが可能になる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記ソース領域の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜を除去し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、前述の半導体装置の製造方法と同様に、第５の絶縁膜を形成した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。また、第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去するので、半導体装置の小型化を図ることが可能になる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記第２の導電層を露出させ、露出した前記第２の導電層を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記第２の導電層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記第２の導電層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記第２の導電層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記ソース領域に第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜を除去し、前記第３の絶縁膜および第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去し、前記第３の絶縁膜および前記第４の絶縁膜および露出した前記ソース領域の表面ならびに前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、前述の半導体装置の製造方法と同様に、第２の溝の周側面上に第５の絶縁膜を形成した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。また、第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去するので、半導体装置の小型化を図ることが可能になる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ドレイン層を露出させ、前記ドレイン層を開口させて第１の溝を形成し、前記第１の絶縁膜を除去し、前記ドレイン層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ドレイン層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ドレイン層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上に第５の絶縁膜を形成し、前記第５の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第５の絶縁膜の表面および前記第２の溝の表面上に第６の絶縁膜を形成し、前記第６の絶縁膜のうち前記第５の絶縁膜の表面上に形成した部分ならびに前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、前記第２の導電層の前記第２の溝の底面に露出した前記第５の絶縁膜の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜および前記第６の絶縁膜を除去し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第６の絶縁膜の底面の中央およびその近傍に形成した部分を除去した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。また、第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去するので、半導体装置の小型化を図ることが可能になる。
また、半導体装置の製造方法において、一方の主面から所定の深さまでの範囲に第１導電型のドレイン層を形成してなる半導体基板の該ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記ソース領域の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上に第５の絶縁膜を形成し、前記第５の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第５の絶縁膜の表面および前記第２の溝の表面上に第６の絶縁膜を形成し、前記第６の絶縁膜のうち前記第５の絶縁膜の表面上に形成した部分ならびに前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、前記第２の導電層の前記第２の溝の底面に露出した前記第５の絶縁膜の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜および前記第６の絶縁膜を除去し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第６の絶縁膜の底面の中央およびその近傍に形成した部分を除去した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。また、第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去するので、半導体装置の小型化を図ることが可能になる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記第２の導電層を露出させ、露出した前記第２の導電層を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記第２の導電層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記第２の導電層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記ソース領域の表面、ならびに前記第１の溝の表面および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上に第５の絶縁膜を形成し、前記第５の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達する第２の溝を形成し、前記第５の絶縁膜の表面および前記第２の溝の表面上に第６の絶縁膜を形成し、前記第６の絶縁膜のうち前記第５の絶縁膜の表面上に形成した部分ならびに前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、前記第２の導電層の前記第２の溝の底面に露出した前記第５の絶縁膜の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜および前記第６の絶縁膜を除去し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第２の溝の表面上に第６の絶縁膜の底面の中央およびその近傍に形成した部分を除去した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。また、第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去するので、半導体装置の小型化を図ることが可能になる。
最良の実施態様
本発明の第１の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係る半導体装置を示す説明図である。また、図２は、本発明の第１の実施の形態に係る半導体装置におけるソーストレンチおよびその近傍と従来技術に係る半導体装置の当該部分の構成を比較して示す説明図であり、（ａ）は本発明の第１の実施の形態に係る半導体装置におけるソーストレンチおよびその近傍を示す図であり、（ｂ）は従来技術に係る半導体装置の当該部分の構成を比較して示す図である。図中、１１はＮ＋型シリコン基板、１２はＮ−型エピタキシャル層、１３はＰ型ボディ層、１４は埋込Ｐ＋型拡散領域、１５はＮ＋型ソース領域、１６はゲート絶縁膜、１７はゲート電極膜、１８はＢＰＳＧ（Ｂｏｒｏ−ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、１９はソース電極膜、２０はゲートトレンチ、２１はソーストレンチ、２５はドレイン電極膜、２６は絶縁膜である。
本発明の第１の実施の形態に係る半導体装置は、Ｎ＋型シリコン基板１１の一方の主面にドレイン層であるＮ−型エピタキシャル層１２を形成している。さらに、Ｎ−型エピタキシャル層１２上に、Ｐ型ボディ層１３を形成している。また、Ｐ型ボディ層１３の表面から一定の深さの範囲には、Ｎ＋型ソース領域１５を形成している。
くわえて、Ｐ型ボディ層１３を所定の間隔をおいて開口させ、ゲートトレンチ２０およびソーストレンチ２１を交互に形成している。ゲートトレンチ２０は、その先端部がＮ−型エピタキシャル層１２の比較的浅い部位に達するように形成されている。また、ゲートトレンチ２０の周側面および底面には、ゲート絶縁膜１６を密着形成している。さらに、ゲート絶縁膜１６の表面上には、ゲート電極膜１７を形成している。ゲート電極膜１７は、ポリシリコンを堆積したものであり、ゲート絶縁膜１６に囲まれる空間を埋めるように形成されている。くわえて、絶縁膜２６は、ゲート絶縁膜１６、ゲート電極膜１７およびＮ＋型ソース領域１５の表面を覆うように形成されている。絶縁膜２６は、シリコン酸化膜であり、ゲート絶縁膜１６と一体に形成されるが、後述するように、ゲート絶縁膜１６とは別の工程によって形成される。さらに、絶縁膜２６の表面には、別の絶縁膜としてＢＰＳＧ膜１８を形成している。なお、ゲートトレンチ２０は、必要に応じてさらに深く形成しても良いし、逆に、その深さがＮ−型エピタキシャル層１２とＰ型ボディ層１３との境界面と同じ位置、あるいは当該境界面よりもわずかに浅くなるように形成しても良い。
ソーストレンチ２１は、Ｐ型ボディ層１３の比較的浅い部位に達するように形成されている。また、ソーストレンチ２１の底面に露出するように埋込Ｐ＋型拡散領域１４を形成している。さらに、図２（ａ）に示すように、埋込Ｐ＋型拡散領域１４の幅Ａは、ソーストレンチ２１の開口部の幅Ｂとほぼ同じものとしている。なお、図１において、ソーストレンチ２１は、Ｐ型ボディ層１３と安定的にコンタクトさせるために、Ｐ型ボディ層１３まで達するように形成しているが、Ｎ＋型ソース領域１５内にのみ形成するようにしても良い。また、埋込Ｐ＋型拡散領域１４の幅Ａは、ソーストレンチ２１の開口部の幅Ｂよりも狭い範囲において変更することが可能である。
そして、ソーストレンチ２１、ソーストレンチ２１の底面に露出する埋込Ｐ＋型拡散領域１４、およびソーストレンチ２１に隣接するＮ＋型ソース領域１５、ならびにこれらのＮ＋型ソース領域１５に隣接するゲートトレンチ２０の中央付近までの範囲が１つのセルとなる。また、前述したように、ゲートトレンチ２０およびソーストレンチ２１を交互に形成しているので、半導体装置全体としては、多数のセルがゲートトレンチ２０で分断されて配列された構造となる。また、図１に示した半導体装置の断面構造は当該断面の奥行き方向に連続しており、各セルはストライプ状に形成されている。なお、半導体装置を平面的に見たときに、ゲートトレンチ２０が格子状または千鳥格子状などを呈するように形成することによって、これらのセルを矩形状に形成しても良いし、さらに六角形などの多角形状や、円形状などに形成することもできる。
また、ソーストレンチ２１の内部およびＢＰＳＧ膜１８の表面には、ソース電極膜１９を形成している。さらに、Ｎ＋型シリコン基板１１の他方の面には、ドレイン電極膜２５を形成している。なお、ソース電極膜１９およびドレイン電極膜２５は、例えばＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕなどを用いて形成することが好ましい。
そして、この半導体装置において、ソース電極膜１９とドレイン電極膜２５との間に電圧を印加するとともに、ゲート電極膜１７とソース電極膜１９との間に所定閾値以上の電圧を印加すると、Ｐ型ボディ層１３のゲート絶縁膜１６との境界領域付近に反転層が形成されてチャネルとなる。そして、ドレイン電極膜２５からソース電極膜１９へこのチャネルを通って電流が流れる。また、ゲート電極膜１７とソース電極膜１９との間の電圧を所定閾値より低くすれば、このチャネルが消滅して、ドレイン電極膜２５とソース電極膜１９との間には電流が流れない。
ところで、本発明の第１の実施の形態に係る半導体装置は、図２（ａ）に示したように、埋込Ｐ＋型拡散領域１４の幅Ａをソーストレンチ２１の開口部の幅Ｂとほぼ同じものとしている。これに対して、従来技術に係る半導体装置では、図２（ｂ）に示すように、埋込Ｐ＋型拡散領域１１４の幅Ｃは、ソーストレンチ１２１の開口部の幅Ｄよりも広いものとなっている。よって、トレンチ形成の写真工程の精度の限界から、ソーストレンチ１２１が所定位置に形成されずに、いずれかのゲートトレンチ２０に接近して形成されても、図２（ｂ）に示した構成のように、埋込Ｐ＋型拡散領域１４がゲート絶縁膜１６に接することがない。
さらに、本発明の第１の実施の形態に係る半導体装置の製造工程について説明する。図９〜図１６は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）〜本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。これらの図中、３０はシリコン酸化膜、３１はホウ素イオン注入部である。その他の符号は、図１で示したものと同じものを示す。
まず、図９に示すように、予めトレンチ型ゲート電極構造を形成しておく。具体的な工程の事例としては、例えばＮ＋型シリコン基板１１の表面上に、エピタキシャル成長によってＮ−型エピタキシャル層１２を形成する。次に、Ｎ−型エピタキシャル層１２上に図示しないシリコン酸化膜を形成する。次に、このシリコン酸化膜の所定部位をエッチングによって開口し、Ｎ−型エピタキシャル層１２を露出させ、さらにＮ−型エピタキシャル層１２をエッチングで開口させてゲートトレンチ２０を形成する。次に、前記のシリコン酸化膜を除去してから、ゲートトレンチ２０の表面を覆うようにゲート絶縁膜１６を形成する。さらに、ゲート絶縁膜１６の表面上およびＮ−型エピタキシャル層１２の表面上にゲート電極膜１７を堆積形成してから、Ｎ−型エピタキシャル層１２の表面上のゲート電極膜１７をエッチングによって除去する。
次に、ゲート絶縁膜１６のうち、Ｎ−型エピタキシャル層１２の表面上に形成した部分も含めてゲート電極膜１７よりも上方の部分をエッチングによって除去する。そして、Ｎ−型エピタキシャル層１２の表面、ならびにゲートトレンチ２０の表面およびゲート電極膜１７のうち露出している部分の上に絶縁膜２６を形成する。次に、Ｎ−型エピタキシャル層１２上にＰ型ボディ層１３を所定の深さの範囲で拡散形成した後に、Ｐ型ボディ層１３内にＮ＋型ソース領域１５を所定の深さの範囲で拡散形成する。
なお、上記の製造工程において、Ｐ型ボディ層１３およびＮ＋型ソース領域１５の形成は、Ｎ−型エピタキシャル層１２上に図示しないシリコン酸化膜を形成する前に行なっても良い。また、Ｐ型ボディ層１３の形成をＮ−型エピタキシャル層１２上に前記のシリコン酸化膜を形成する前に行ない、Ｎ＋型ソース領域１５の拡散形成を絶縁膜２６の形成後に行なっても良い。
次に、図１０に示すように、ＣＶＤ法によって、絶縁膜２６の表面にＢＰＳＧ膜１８を堆積形成する。そして、図１１に示すように、ＢＰＳＧ膜１８の所定部位をエッチングによって開口するとともに、絶縁膜２６の同一部位も同時にエッチングによって開口する。なお、絶縁膜２６は、別工程においてエッチングしても良い。そして、図１２に示すように、ＢＰＳＧ膜１８および絶縁膜２６をマスクとして、Ｐ型ボディ層１３に達するところまでエッチングし、ソーストレンチ２１を形成する。なお、ソーストレンチ２１の深さは、必要に応じて図１１のものよりも浅くまたは深くすることができる。
次に、図１３に示すように、ＢＰＳＧ膜１８およびソーストレンチ２１の表面上に、ＣＶＤ法によってシリコン酸化膜３０を堆積形成する。そして、図１４に示すように、ソーストレンチ２１の底面にホウ素イオン（Ｂ＋）を注入する。次に、ホウ素イオン注入部３１を加熱によって拡散し、図１５に示すような埋込Ｐ＋型拡散領域１４を形成する。なお、注入するイオンは、ホウ素に代えて、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、ＢＦ２などを用いても良い。そして、図１６に示すように、シリコン酸化膜３０をエッチングによって除去する。次に、ＢＰＳＧ膜１８の表面およびソーストレンチ２１の表面に、スパッタリングによって図１に示したソース電極膜１９を形成する。最後に、Ｎ＋型シリコン基板１１の他方の面に、スパッタリングによって図１に示したドレイン電極膜２５を形成する。
なお、図１４〜図１６に示す工程は、別工程によって代替することも可能である。図１７〜図２１は、本発明の第１の実施の形態に係る半導体装置の別の製造工程を説明する断面図（ａ）〜本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）である。これらの図中、３２はシリコン窒化膜、３３はサイドウォール、３４は傾斜面、３５はホウ素イオン注入部である。その他の符号は、図１で示したものと同じものを示す。
図１３に示した工程の後、図１７に示すように、ソーストレンチ２１の表面および絶縁膜２６の上に、シリコン窒化膜３２を堆積形成する。次に、図１７に示すように、シリコン窒化膜３２のうち、絶縁膜２６およびソーストレンチ２１の底面上に形成された部分を異方性エッチングによって除去する。これによって、ソーストレンチ２１の周側面にサイドウォール３３を形成する。サイドウォール３３の表面は傾斜面３４となっているので、ソーストレンチ２１の底面側の部分が厚いまま残る。したがって、この厚い部分がマスクとなって、ソーストレンチ２１の中心およびその近傍のみが露出する。
次に、図１８に示すように、ソーストレンチ２１の底面にホウ素イオン（Ｂ＋）を注入する。そして、ホウ素イオン注入部３５を加熱によって拡散し、図１９に示すような埋込Ｐ＋型拡散領域１４を形成する。そして、図２０に示すように、サイドウォール３３および絶縁膜２６をエッチングによって順次除去する。最後に、ＢＰＳＧ膜１８の表面およびソーストレンチ２１の表面に、スパッタリングによって図１に示したようなソース電極膜１９およびドレイン電極膜２５を形成する。
以上の製造工程によれば、埋込Ｐ＋型拡散領域１４を、ソーストレンチ２１の開口部とほぼ同じ幅に、あるいはソーストレンチ２１の開口部よりも狭く形成することが容易にできる。また、図１７〜図２１に示した工程は、図１４〜図１６に示した工程よりも工程数が増えるが、図１４〜図１６に示した工程よりも埋込Ｐ＋型拡散領域１４を縮小化することが可能である。
次に、本発明の第２の実施の形態に係る半導体装置について、図面に基づいて説明する。図３は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。図中、２２はソーストレンチである。その他の符号は、図１で示したものと同じものを示す。
本発明の第２の実施の形態に係る半導体装置においては、ソーストレンチ２２の幅が底部に向かって狭まるように、その周側面を傾斜させて形成している。よって、ソーストレンチ２２の底面積は、図１に示したソーストレンチ２１よりもさらに小さいものとなる。したがって、本発明の第１の実施の形態に係る半導体装置のホウ素イオン注入に関する工程を、この第２の実施の形態に係る半導体装置に適用すれば、ホウ素イオンを注入する面積をさらに小さくすることができ、埋込Ｐ＋型拡散領域１４を図１に示したものよりも小さくすることが可能になる。なお、ソーストレンチ２２以外の構成は、図１に示したものと同じである。
さらに、本発明の第３の実施の形態に係る半導体装置について、図面に基づいて説明する。図４は、本発明の第３の実施の形態に係る半導体装置を示す断面図である。図中、２３はソーストレンチである。その他の符号は、図１で示したものと同じものを示す。
本発明の第３の実施の形態に係る半導体装置においては、ソーストレンチ２３の周側面を傾斜させて、ソーストレンチ２３の断面を略Ｖ字状に形成している。よって、尖鋭に形成されたソーストレンチ２３の先端付近に、前記の工程のようにホウ素イオンを注入すれば、埋込Ｐ＋型拡散領域１４を図１に示したものよりもさらに縮小することが可能になる。なお、ソーストレンチ２３以外の構成は、図１に示したものと同じである。
続けて、本発明の第４の実施の形態に係る半導体装置について、図面に基づいて説明する。図５は、本発明の第４の実施の形態に係る半導体装置を示す断面図である。図中、２４はソーストレンチ、２７は凹陥部である。その他の符号は、図１で示したものと同じものを示す。
本発明の第４の実施の形態に係る半導体装置においては、ソーストレンチ２４の底面に凹陥部２７を形成している。よって、凹陥部２７に対してのみホウ素イオンを注入すれば、埋込Ｐ＋型拡散領域１４を図１に示したものよりもさらに縮小することが可能になる。なお、ソーストレンチ２４以外の構成は、図１に示したものと同じである。
続けて、本発明の第５の実施の形態に係る半導体装置について、図面に基づいて説明する。図６は、本発明の第５の実施の形態に係る半導体装置を示す断面図である。図６の符号は、図１で示したものと同じものを示す。
本発明の第５の実施の形態に係る半導体装置においては、ソーストレンチ２１の内面を、底面と側面が一体となった曲面に形成している。したがって、ソーストレンチ２１は、その先端部に対してのみホウ素イオンを注入すれば、図１に示したものと同様な埋込Ｐ＋型拡散領域１４を形成することが可能になる。なお、ソーストレンチ２４以外の構成は、図１に示したものと同じである。また、この実施の形態に係る半導体装置においては、ソーストレンチ２２の内面を、平面と曲面を組み合わせて略Ｕ字溝状に形成することもできる。
さらに、本発明の第６の実施の形態に係る半導体装置について、図面に基づいて説明する。図７は、本発明の第６の実施の形態に係る半導体装置を示す断面図である。図中、２８はＢＰＳＧ膜である。その他の符号は、図１で示したものと同じものを示す。
本発明の第６の実施の形態に係る半導体装置においては、図７に示すように、絶縁膜２６およびＢＰＳＧ膜２８をゲートトレンチ２０の内部にのみ形成し、これらの上面をＮ＋型ソース領域１５の表面と略同一高さとしている。よって、Ｎ＋型ソース領域１５とソース電極膜１９の接触面積を拡大することが可能になる。なお、ゲートトレンチ２０の内部とその周辺部以外の構成は、図１に示したものと同じである。
さらに、本発明の第６の実施の形態に係る半導体装置の製造工程について説明する。図２２〜図２９は、本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）〜本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。これらの図中、３６はシリコン窒化膜、３７はホウ素イオン注入部である。その他の符号は、図１、および図８ないし図１５で示したものと同じものを示す。
図２２は、第１の実施の形態に係る半導体装置の製造工程における図８に相当する図である。第５の実施の形態に係る半導体装置においては、ゲート電極膜１７がゲートトレンチ２０の内部に陥没するように形成されている。この状態において、ＣＶＤ法によって絶縁膜２６の表面にＢＰＳＧを堆積して、図２３に示すようにＢＰＳＧ膜２８を形成する。次に、図２４に示すように、ＢＰＳＧ膜２８の所定部位をエッチングによって開口するとともに、絶縁膜２６の同一部位も同時にエッチングによって開口する。なお、絶縁膜２６は、別工程においてエッチングしても良い。
そして、図２５に示すように、ＢＰＳＧ膜２８および絶縁膜２６をマスクとしてＰ型ボディ層１３に達するところまでエッチングし、ソーストレンチ２１を形成する。なお、ソーストレンチ２１の深さは、必要に応じて図２５のものよりも浅くまたは深くすることができる。次に、図２６に示すように、ＢＰＳＧ膜２８およびソーストレンチ２１の表面上に、ＣＶＤ法によってシリコン酸化膜３６を堆積形成する。
次に、図２７に示すように、ソーストレンチ２１の底面にホウ素イオン（Ｂ＋）を注入する。さらに、ホウ素イオン注入部３７を加熱によって拡散し、図２８に示すような埋込Ｐ＋型拡散領域１４を形成する。なお、注入するイオンとしては、第１の実施の形態に係る半導体装置と同様に、ホウ素に代えてガリウムなどを用いても良い。そして、図２９に示すように、エッチングによってシリコン酸化膜３６を除去するとともに、ゲートトレンチ２０の外部に形成されたＢＰＳＧ膜２８も除去する。次に、ＢＰＳＧ膜２８の表面およびソーストレンチ２１の表面に、スパッタリングによって図７に示したソース電極膜１９を形成する。最後に、Ｎ＋型シリコン基板１１の他方の面に、スパッタリングによって図７に示したドレイン電極膜２５を形成する。
さらに、本発明の第７の実施の形態に係る半導体装置について、図面に基づいて説明する。図８は、本発明の第７の実施の形態に係る半導体装置を示す断面図である。図中、２９はＢＰＳＧ膜である。その他の符号は、図１で示したものと同じものを示す。
本発明の第７の実施の形態に係る半導体装置においては、絶縁膜２６およびＢＰＳＧ膜２９をゲートトレンチ２０の内部に凹陥させて形成している。よって、Ｎ＋型ソース領域１５とソース電極膜１９の接触面積を、図７に示したものよりもさらに拡大することが可能になる。なお、ゲートトレンチ２０の内部とその周辺部以外の構成は、図１に示したものと同じである。
さらに、本発明の第７の実施の形態に係る半導体装置の製造工程について説明する。図３０〜図３７は、本発明の第７の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）〜本発明の第７の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。これらの図中、３９はシリコン酸化膜、４０はホウ素イオン注入部である。その他の符号は、図２３ないし図３０で示したものと同じものを示す。
第７の実施の形態に係る半導体装置の製造工程においては、前述の図２２および図２３に示した工程の後、図３０に示すように、図２３の絶縁膜２６に相当する膜およびＢＰＳＧ膜２９をエッチングする。このとき、ＢＰＳＧ膜２９がゲートトレンチ２０内に陥没した状態になるようにする。次に、図３１に示すように、ＣＶＤ法によって、Ｎ＋型ソース領域１５ならびに露出しているゲート絶縁膜１６およびゲート電極膜１７の表面上に絶縁膜２６を形成する。
次に、図３２に示すように、絶縁膜２６の所定部位をエッチングによって開口する。そして、図３３に示すように、絶縁膜２６をマスクとしてＰ型ボディ層１３に達するところまでエッチングし、ソーストレンチ２１を形成する。次に、図３４に示すように、絶縁膜２６およびソーストレンチ２１の表面上に、ＣＶＤ法によってシリコン酸化膜３９を堆積形成する。
次に、図３５に示すように、ソーストレンチ２１の底面にホウ素イオン（Ｂ＋）を注入する。次に、ホウ素イオン注入部４０を加熱によって拡散し、図３６に示すような埋込Ｐ＋型拡散領域１４を形成する。そして、図３７に示すように、エッチングによってシリコン酸化膜３６，３９を除去するとともに、ゲートトレンチ２０の内部に形成された一部を除いてＢＰＳＧ膜２９の他の部分も除去する。次に、ＢＰＳＧ膜２９の表面およびソーストレンチ２１の表面に、スパッタリングによって図９に示したソース電極膜１９を形成する。最後に、Ｎ＋型シリコン基板１１の他方の面に、スパッタリングによって図９に示したドレイン電極膜２５を形成する。
なお、上述した各実施の形態に係る半導体装置において、絶縁膜として形成したシリコン酸化膜の一部または全部をシリコン窒化膜で形成することができる。また、ゲート電極膜１７は、ポリシリコン膜に代えて金属膜を用いることもできる。さらに、ＢＰＳＧ膜１８に代えてＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を用いても良い。また、これらの各実施の形態に係る半導体装置においては、Ｎチャネルトレンチゲート型パワーＭＯＳＦＥＴの構成を例として取り上げたが、Ｐチャネルトレンチゲート型パワーＭＯＳＦＥＴの場合においても同様に適用できる。さらに、これらの各実施の形態に係る半導体装置は、トレンチゲート型パワーＭＯＳＦＥＴの構成を有する半導体装置ばかりでなく、例えばＩＧＢＴの構成を有するものなどにも好ましく適用できる。また、シリコン基板に代えて、炭化ケイ素（ＳｉＣ）基板など他種の基板を用いる場合にも好ましく適用できる。
産業上の利用の可能性
以上のように、本発明は、第２の溝の底面に露出する埋込拡散領域を、第２の溝の開口部の幅と同じまたは該幅よりも狭い幅に形成するものとしたので、第１または第２の溝形成の写真工程の精度がさほど高くない場合でも、半導体装置の製造工程において埋込拡散領域が必要以上に拡散した埋込拡散領域が該埋込拡散領域近傍の第１の溝に接することを防止できる。
【図面の簡単な説明】
図１は、本発明の第１の実施の形態に係る半導体装置を示す説明図である。図２は、本発明の第１の実施の形態に係る半導体装置におけるソーストレンチおよびその近傍と従来技術に係る半導体装置の当該部分の構成を比較して示す説明図であり、（ａ）は本発明の第１の実施の形態に係る半導体装置におけるソーストレンチおよびその近傍を示す図であり、（ｂ）は従来技術に係る半導体装置の当該部分の構成を比較して示す図である。図３は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。図４は、本発明の第３の実施の形態に係る半導体装置を示す断面図である。図５は、本発明の第４の実施の形態に係る半導体装置を示す断面図である。図６は、本発明の第５の実施の形態に係る半導体装置を示す断面図である。図７は、本発明の第６の実施の形態に係る半導体装置を示す断面図である。図８は、本発明の第７の実施の形態に係る半導体装置を示す断面図である。図９は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）である。図１０は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｂ）である。図１１は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｃ）である。図１２は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｄ）である。図１３は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）である。図１４は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｆ）である。図１５は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｇ）である。図１６は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。図１７は、本発明の第１の実施の形態に係る半導体装置の別の製造工程を説明する断面図（ａ）である。図１８は、本発明の第１の実施の形態に係る半導体装置の別の製造工程を説明する断面図（ｂ）である。図１９は、本発明の第１の実施の形態に係る半導体装置の別の製造工程を説明する断面図（ｃ）である。図２０は、本発明の第１の実施の形態に係る半導体装置の別の製造工程を説明する断面図（ｄ）である。図２１は、本発明の第１の実施の形態に係る半導体装置の別の製造工程を説明する断面図（ｅ）である。図２２は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）である。図２３は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｂ）である。図２４は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｃ）である。図２５は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｄ）である。図２６は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）である。図２７は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｆ）である。図２８は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｇ）である。図２９は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。図３０は、本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）である。図３１は、本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ｂ）である。図３２は、本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ｃ）である。図３３は、本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ｄ）である。図３４は、本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）である。図３５は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｆ）である。図３６は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｇ）である。図３７は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。図３８は、従来技術に係るパワーＭＯＳＦＥＴの構成を有する半導体装置の例を示す説明図であり、（ａ）はゲートトレンチを有する半導体装置の例を示す図であり、（ｂ）はゲートトレンチおよびソーストレンチを有する半導体装置の例を示す図である。
本発明は、半導体装置とその製造法に係り、特に電源回路等に利用されるパワーＭＯＳＦＥＴの構成を有する半導体装置およびその製造方法に関するものである。
背景技術
トレンチゲートを有するパワーＭＯＳＦＥＴ型の半導体装置は、近年、ＤＣ−ＤＣコンバータなど各種電源装置に幅広く応用されている。このような半導体装置の一例を図３８に示す。図３８は、従来技術に係るパワーＭＯＳＦＥＴの構成を有する半導体装置の例を示す説明図であり、（ａ）はゲートトレンチを有する半導体装置の例を示す図であり、（ｂ）はゲートトレンチおよびソーストレンチを有する半導体装置の例を示す図である。図中、１１１はＮ＋型シリコン基板、１１２はＮ−型エピタキシャル層、１１３はＰ型ボディ層、１１４，１４３はソーストレンチ、１１５はＮ＋型ソース領域、１１６はゲート絶縁膜、１１７はゲート電極膜、１１９はソース電極膜、１２０はゲートトレンチ、１２１はＰ＋型拡散領域、１２５はドレイン電極膜、１２６は絶縁膜、１４０，１４２は埋込Ｐ＋型拡散領域、１４１は絶縁膜である。
前述のような半導体装置は、例えば図３８（ａ）に示すように、Ｎ＋型シリコン基板１１１上に、ドレイン層としてＮ−型エピタキシャル層１１２を形成し、さらにＮ−型エピタキシャル層１１２上にＰ型ボディ層１１３を形成している。Ｐ型ボディ層１１３の内部には、Ｐ＋型拡散領域１２１およびＮ＋型ソース領域１１５を形成している。Ｐ＋型拡散領域１２１およびＮ＋型ソース領域１１５は１つのセルをなしている。このようなセルは、多数形成されて、平面的構成において格子状または千鳥格子状などに配置される。あるいは、図３７（ａ）に示した断面構造を連続させて、Ｐ＋型拡散領域１２１およびＮ＋型ソース領域１１５をストライプ状に形成することもある。
さらに、Ｐ型ボディ層１１３を貫通してＮ−型エピタキシャル層１１２まで達するゲートトレンチ１２０を形成している。ゲートトレンチ１２０の表面および底面上には、ゲート絶縁膜１１６を密着形成しており、さらにゲート絶縁膜１１６に囲まれる空間内にゲート電極膜１１７を形成している。くわえて、ゲート絶縁膜１１６およびゲート電極膜１１７を覆うように絶縁膜１２６を形成し、さらにＮ＋型ソース領域１１５と絶縁膜１２６との表面上に別の絶縁膜１４１を形成している。
さらに、絶縁膜１４１およびＰ＋型拡散領域１２１、ならびにＮ＋型ソース領域１１５の一部の上には、ソース電極膜１１９を形成している。くわえて、Ｎ＋型シリコン基板１１１のもう一方の面にはドレイン電極膜１２５を形成している。
この半導体装置において、ソース電極膜１１９とドレイン電極膜１２５との間に電圧を印加するとともに、ゲート電極膜１１７とソース電極膜１１９との間に所定閾値以上の電圧を印加すると、Ｐ型ボディ層１１３のゲート絶縁膜１１６との境界領域に反転層が形成されてチャネルとなる。そして、ドレイン電極膜１２５からソース電極１１９へこのチャネルを通って電流が流れる。
ところで、このような構成を有する半導体装置においては、小型化を図る場合、メサ幅Ｅを縮小してセルサイズを小さくする必要がある。そこで、セルサイズを小さくする手段として、図３８（ｂ）に示す構造が知られている。すなわち、セル内にソーストレンチ１１４を形成し、ソーストレンチ１１４内部にソース電極膜１１９を形成する。さらに、ソーストレンチ１１４の底部付近にホウ素などの不純物を注入後、その不純物を加熱拡散して埋込Ｐ＋型拡散領域１４０を形成する構造が知られている。この構造によれば、ソース電極膜１１９の一部がソーストレンチ１１４に埋め込まれることにより、メサ幅Ｆを図３８（ａ）のメサ幅Ｅよりも小さくすることが可能になる。
しかし、セルサイズを相当程度小さくすると、トレンチ形成の写真工程の精度の限界から、ソーストレンチが所定位置に形成されずに、例えば、ソーストレンチ１４３に示すように、ゲートトレンチ１２０に接近して形成される頻度が高くなる。このような場合、埋込Ｐ＋型拡散領域１４０の拡散範囲に多少のばらつきを生じると、埋込Ｐ＋型拡散領域１４２に示すように、ゲート絶縁膜１１６に接するほど拡散することがある。埋込Ｐ＋型拡散領域１４２は、Ｐ型ボディ層１１３とＮ＋型ソース領域１１５の間に埋込Ｐ＋型拡散領域１４２が介在するように形成されてしまうので、前述の所定閾値にずれを生じることになる。
本発明は、前述の課題を解決するために、トレンチ形成の写真工程の精度がさほど高くない場合でも、ソーストレンチ先の底面付近に形成される埋込拡散領域が該埋込拡散領域近傍のゲートトレンチに接するほど拡散することを防止可能な半導体装置を提供することを目的とするものである。
技術的課題及びその解決方法
上記課題を解決するための手段として、本発明は、
第１導電型の第１の導電層と、
前記第１導電型の第１の導電層の表面に積層するように形成してなる第１導電型のドレイン層と、前記ドレイン層の表面に積層するように形成してなる第１導電型とは反対型の第２導電型の第２の導電層と、前記第２の導電層の表面から所定の深さまでの範囲に形成してなる第１導電型のソース領域と、前記ソース領域を開口させて前記ドレイン層まで達するように形成してなる第１の溝と、前記ソース領域を開口させて形成してなる第２の溝と、前記第１の溝の表面上に形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内面上に形成してなるゲート電極膜と、少なくとも前記第２の溝の表面上に形成してなるソース電極膜と、前記第２の導電層内に、前記第２の溝の底面に露出し、かつ、前記第２の溝の開口部の幅と同じまたは該幅よりも狭い幅に形成してなる第２導電型の埋込拡散領域を有するとした。
したがって、本発明に係る半導体装置は、第２の溝の底面に露出する埋込拡散領域を、第２の溝の開口部の幅と同じまたは該幅よりも狭い幅に形成しているので、埋込拡散領域の大きさにばらつきが生じた場合でも、埋込拡散領域が該埋込拡散領域近傍の第１の溝に接することを防止できる。ひいては、第１または第２の溝形成の写真工程の精度がさほど高くない場合でも、半導体装置の製造工程において埋込拡散領域が必要以上に拡散した埋込拡散領域が該埋込拡散領域近傍の第１の溝に接することを防止できる。
また、上記の半導体装置において、前記第２の溝は、前記第２の導電層まで達するように形成することができる。
さらに、上記の半導体装置において、前記第２の溝は、その内周面を傾斜させて形成することができる。
くわえて、上記の半導体装置において、前記第２の溝は、その底面に凹陥部を形成することができる。
また、本発明は、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ドレイン層を露出させ、前記ドレイン層を開口させて第１の溝を形成し、前記第１の絶縁膜を除去し、前記ドレイン層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ドレイン層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ドレイン層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜を除去し、前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第２の溝の表面上に第５の絶縁膜を形成した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５の絶縁膜の膜厚の分だけ不純物が注入される領域の面積を小さくすることができる。
また、半導体装置の製造方法において、一方の主面から所定の深さまでの範囲に第１導電型のドレイン層を形成してなる半導体基板の該ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記ソース領域の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記ドレイン層まで達する第１の溝を形成し、前記第１の絶縁膜を除去し、前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の表面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達する第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜を除去し、前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第２の溝の表面上に第５の絶縁膜を形成した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５の絶縁膜の膜厚の分だけ不純物が注入される領域の面積を小さくすることができる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記ソース領域の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜を除去し、前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、前述の半導体装置の製造方法と同様に、第２の溝の表面上に第５の絶縁膜を形成した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ドレイン層を露出させ、露出した前記第２の導電層を開口させて第１の溝を形成し、前記第１の絶縁膜を除去し、前記第２の導電層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ドレイン層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ドレイン層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第５の絶縁膜の表面上に第６の絶縁膜を形成し、前記第６の絶縁膜のうち前記第５の絶縁膜の表面上に形成した部分ならびに前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、前記第２の導電層の前記第２の溝の底面に露出した前記第５の絶縁膜の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜および前記第６の絶縁膜を除去し、前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第２の溝の表面上に第６の絶縁膜の底面の中央およびその近傍に形成した部分を除去した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記ソース領域の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第５の絶縁膜の表面上に第６の絶縁膜を形成し、前記第６の絶縁膜のうち前記第４の絶縁膜の表面上に形成した部分および前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、前記第２の導電層の前記第２の溝の底面に露出した前記第４の絶縁膜の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜および前記第６の絶縁膜を除去し、前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、前述の半導体装置の製造方法と同様に、第２の溝の表面上に第６の絶縁膜の底面の中央およびその近傍に形成した部分を除去した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層を形成した半導体基板の該ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記第２の導電層を露出させ、露出した前記第２の導電層を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記第２の導電層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記第２の導電層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記第２の導電層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第５の絶縁膜の表面上に第６の絶縁膜を形成し、前記第６の絶縁膜のうち前記第４の絶縁膜の表面上に形成した部分および前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、前記第２の導電層の前記第２の溝の底面に露出した前記第４の絶縁膜の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜および前記第６の絶縁膜を除去し、前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、前述の半導体装置の製造方法と同様に、第２の溝の表面上に第６の絶縁膜の底面の中央およびその近傍に形成した部分を除去した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ドレイン層を露出させ、前記ドレイン層を開口させて第１の溝を形成し、前記第１の絶縁膜を除去し、前記ドレイン層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ドレイン層上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ドレイン層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記第３の絶縁膜上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜を除去し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第２の溝の周側面上に第５の絶縁膜を形成した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。また、第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去するので、半導体装置の小型化を図ることが可能になる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記ソース領域の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜を除去し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、前述の半導体装置の製造方法と同様に、第５の絶縁膜を形成した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。また、第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去するので、半導体装置の小型化を図ることが可能になる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記第２の導電層を露出させ、露出した前記第２の導電層を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記第２の導電層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記第２の導電層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記第２の導電層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記ソース領域に第２の溝を形成し、前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜を除去し、前記第３の絶縁膜および第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去し、前記第３の絶縁膜および前記第４の絶縁膜および露出した前記ソース領域の表面ならびに前記第２の溝の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、前述の半導体装置の製造方法と同様に、第２の溝の周側面上に第５の絶縁膜を形成した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。また、第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去するので、半導体装置の小型化を図ることが可能になる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ドレイン層を露出させ、前記ドレイン層を開口させて第１の溝を形成し、前記第１の絶縁膜を除去し、前記ドレイン層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ドレイン層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ドレイン層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上に第５の絶縁膜を形成し、前記第５の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第５の絶縁膜の表面および前記第２の溝の表面上に第６の絶縁膜を形成し、前記第６の絶縁膜のうち前記第５の絶縁膜の表面上に形成した部分ならびに前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、前記第２の導電層の前記第２の溝の底面に露出した前記第５の絶縁膜の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜および前記第６の絶縁膜を除去し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第６の絶縁膜の底面の中央およびその近傍に形成した部分を除去した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。また、第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去するので、半導体装置の小型化を図ることが可能になる。
また、半導体装置の製造方法において、一方の主面から所定の深さまでの範囲に第１導電型のドレイン層を形成してなる半導体基板の該ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記ソース領域の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上に第５の絶縁膜を形成し、前記第５の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、前記第５の絶縁膜の表面および前記第２の溝の表面上に第６の絶縁膜を形成し、前記第６の絶縁膜のうち前記第５の絶縁膜の表面上に形成した部分ならびに前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、前記第２の導電層の前記第２の溝の底面に露出した前記第５の絶縁膜の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜および前記第６の絶縁膜を除去し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第６の絶縁膜の底面の中央およびその近傍に形成した部分を除去した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。また、第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去するので、半導体装置の小型化を図ることが可能になる。
また、半導体装置の製造方法において、第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、前記第２の導電層の表面上に第１の絶縁膜を形成し、前記第１の絶縁膜の所定部位を開口させて前記第２の導電層を露出させ、露出した前記第２の導電層を開口させて前記ドレイン層まで達するように第１の溝を形成し、前記第１の絶縁膜を除去し、前記第２の導電層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、前記第１の溝内に形成した前記第第２の絶縁膜の内面上にゲート電極膜を形成し、前記第２の絶縁膜のうち前記第２の導電層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、前記ソース領域の表面、ならびに前記第１の溝の表面および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上に第５の絶縁膜を形成し、前記第５の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、露出した前記ソース領域を開口させて前記第２の導電層まで達する第２の溝を形成し、前記第５の絶縁膜の表面および前記第２の溝の表面上に第６の絶縁膜を形成し、前記第６の絶縁膜のうち前記第５の絶縁膜の表面上に形成した部分ならびに前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、前記第２の導電層の前記第２の溝の底面に露出した前記第５の絶縁膜の下方の部分に不純物を注入し、前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、前記第５の絶縁膜および前記第６の絶縁膜を除去し、前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とするものとした。
したがって、第２の溝の表面上に第６の絶縁膜の底面の中央およびその近傍に形成した部分を除去した後に、第２の溝の底面の下方の部分に不純物を注入するので、第２の溝の周側面上に形成された第５および第６の絶縁膜の膜厚の分だけ不純物が注入される領域を小さくすることができる。また、第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去するので、半導体装置の小型化を図ることが可能になる。
最良の実施態様
本発明の第１の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係る半導体装置を示す説明図である。また、図２は、本発明の第１の実施の形態に係る半導体装置におけるソーストレンチおよびその近傍と従来技術に係る半導体装置の当該部分の構成を比較して示す説明図であり、（ａ）は本発明の第１の実施の形態に係る半導体装置におけるソーストレンチおよびその近傍を示す図であり、（ｂ）は従来技術に係る半導体装置の当該部分の構成を比較して示す図である。図中、１１はＮ＋型シリコン基板、１２はＮ−型エピタキシャル層、１３はＰ型ボディ層、１４は埋込Ｐ＋型拡散領域、１５はＮ＋型ソース領域、１６はゲート絶縁膜、１７はゲート電極膜、１８はＢＰＳＧ（Ｂｏｒｏ−ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、１９はソース電極膜、２０はゲートトレンチ、２１はソーストレンチ、２５はドレイン電極膜、２６は絶縁膜である。
本発明の第１の実施の形態に係る半導体装置は、Ｎ＋型シリコン基板１１の一方の主面にドレイン層であるＮ−型エピタキシャル層１２を形成している。さらに、Ｎ−型エピタキシャル層１２上に、Ｐ型ボディ層１３を形成している。また、Ｐ型ボディ層１３の表面から一定の深さの範囲には、Ｎ＋型ソース領域１５を形成している。
くわえて、Ｐ型ボディ層１３を所定の間隔をおいて開口させ、ゲートトレンチ２０およびソーストレンチ２１を交互に形成している。ゲートトレンチ２０は、その先端部がＮ−型エピタキシャル層１２の比較的浅い部位に達するように形成されている。また、ゲートトレンチ２０の周側面および底面には、ゲート絶縁膜１６を密着形成している。さらに、ゲート絶縁膜１６の表面上には、ゲート電極膜１７を形成している。ゲート電極膜１７は、ポリシリコンを堆積したものであり、ゲート絶縁膜１６に囲まれる空間を埋めるように形成されている。くわえて、絶縁膜２６は、ゲート絶縁膜１６、ゲート電極膜１７およびＮ＋型ソース領域１５の表面を覆うように形成されている。絶縁膜２６は、シリコン酸化膜であり、ゲート絶縁膜１６と一体に形成されるが、後述するように、ゲート絶縁膜１６とは別の工程によって形成される。さらに、絶縁膜２６の表面には、別の絶縁膜としてＢＰＳＧ膜１８を形成している。なお、ゲートトレンチ２０は、必要に応じてさらに深く形成しても良いし、逆に、その深さがＮ−型エピタキシャル層１２とＰ型ボディ層１３との境界面と同じ位置、あるいは当該境界面よりもわずかに浅くなるように形成しても良い。
ソーストレンチ２１は、Ｐ型ボディ層１３の比較的浅い部位に達するように形成されている。また、ソーストレンチ２１の底面に露出するように埋込Ｐ＋型拡散領域１４を形成している。さらに、図２（ａ）に示すように、埋込Ｐ＋型拡散領域１４の幅Ａは、ソーストレンチ２１の開口部の幅Ｂとほぼ同じものとしている。なお、図１において、ソーストレンチ２１は、Ｐ型ボディ層１３と安定的にコンタクトさせるために、Ｐ型ボディ層１３まで達するように形成しているが、Ｎ＋型ソース領域１５内にのみ形成するようにしても良い。また、埋込Ｐ＋型拡散領域１４の幅Ａは、ソーストレンチ２１の開口部の幅Ｂよりも狭い範囲において変更することが可能である。
そして、ソーストレンチ２１、ソーストレンチ２１の底面に露出する埋込Ｐ＋型拡散領域１４、およびソーストレンチ２１に隣接するＮ＋型ソース領域１５、ならびにこれらのＮ＋型ソース領域１５に隣接するゲートトレンチ２０の中央付近までの範囲が１つのセルとなる。また、前述したように、ゲートトレンチ２０およびソーストレンチ２１を交互に形成しているので、半導体装置全体としては、多数のセルがゲートトレンチ２０で分断されて配列された構造となる。また、図１に示した半導体装置の断面構造は当該断面の奥行き方向に連続しており、各セルはストライプ状に形成されている。なお、半導体装置を平面的に見たときに、ゲートトレンチ２０が格子状または千鳥格子状などを呈するように形成することによって、これらのセルを矩形状に形成しても良いし、さらに六角形などの多角形状や、円形状などに形成することもできる。
また、ソーストレンチ２１の内部およびＢＰＳＧ膜１８の表面には、ソース電極膜１９を形成している。さらに、Ｎ＋型シリコン基板１１の他方の面には、ドレイン電極膜２５を形成している。なお、ソース電極膜１９およびドレイン電極膜２５は、例えばＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕなどを用いて形成することが好ましい。
そして、この半導体装置において、ソース電極膜１９とドレイン電極膜２５との間に電圧を印加するとともに、ゲート電極膜１７とソース電極膜１９との間に所定閾値以上の電圧を印加すると、Ｐ型ボディ層１３のゲート絶縁膜１６との境界領域付近に反転層が形成されてチャネルとなる。そして、ドレイン電極膜２５からソース電極膜１９へこのチャネルを通って電流が流れる。また、ゲート電極膜１７とソース電極膜１９との間の電圧を所定閾値より低くすれば、このチャネルが消滅して、ドレイン電極膜２５とソース電極膜１９との間には電流が流れない。
ところで、本発明の第１の実施の形態に係る半導体装置は、図２（ａ）に示したように、埋込Ｐ＋型拡散領域１４の幅Ａをソーストレンチ２１の開口部の幅Ｂとほぼ同じものとしている。これに対して、従来技術に係る半導体装置では、図２（ｂ）に示すように、埋込Ｐ＋型拡散領域１１４の幅Ｃは、ソーストレンチ１２１の開口部の幅Ｄよりも広いものとなっている。よって、トレンチ形成の写真工程の精度の限界から、ソーストレンチ１２１が所定位置に形成されずに、いずれかのゲートトレンチ２０に接近して形成されても、図２（ｂ）に示した構成のように、埋込Ｐ＋型拡散領域１４がゲート絶縁膜１６に接することがない。
さらに、本発明の第１の実施の形態に係る半導体装置の製造工程について説明する。図９〜図１６は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）〜本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。これらの図中、３０はシリコン酸化膜、３１はホウ素イオン注入部である。その他の符号は、図１で示したものと同じものを示す。
まず、図９に示すように、予めトレンチ型ゲート電極構造を形成しておく。具体的な工程の事例としては、例えばＮ＋型シリコン基板１１の表面上に、エピタキシャル成長によってＮ−型エピタキシャル層１２を形成する。次に、Ｎ−型エピタキシャル層１２上に図示しないシリコン酸化膜を形成する。次に、このシリコン酸化膜の所定部位をエッチングによって開口し、Ｎ−型エピタキシャル層１２を露出させ、さらにＮ−型エピタキシャル層１２をエッチングで開口させてゲートトレンチ２０を形成する。次に、前記のシリコン酸化膜を除去してから、ゲートトレンチ２０の表面を覆うようにゲート絶縁膜１６を形成する。さらに、ゲート絶縁膜１６の表面上およびＮ−型エピタキシャル層１２の表面上にゲート電極膜１７を堆積形成してから、Ｎ−型エピタキシャル層１２の表面上のゲート電極膜１７をエッチングによって除去する。
次に、ゲート絶縁膜１６のうち、Ｎ−型エピタキシャル層１２の表面上に形成した部分も含めてゲート電極膜１７よりも上方の部分をエッチングによって除去する。そして、Ｎ−型エピタキシャル層１２の表面、ならびにゲートトレンチ２０の表面およびゲート電極膜１７のうち露出している部分の上に絶縁膜２６を形成する。次に、Ｎ−型エピタキシャル層１２上にＰ型ボディ層１３を所定の深さの範囲で拡散形成した後に、Ｐ型ボディ層１３内にＮ＋型ソース領域１５を所定の深さの範囲で拡散形成する。
なお、上記の製造工程において、Ｐ型ボディ層１３およびＮ＋型ソース領域１５の形成は、Ｎ−型エピタキシャル層１２上に図示しないシリコン酸化膜を形成する前に行なっても良い。また、Ｐ型ボディ層１３の形成をＮ−型エピタキシャル層１２上に前記のシリコン酸化膜を形成する前に行ない、Ｎ＋型ソース領域１５の拡散形成を絶縁膜２６の形成後に行なっても良い。
次に、図１０に示すように、ＣＶＤ法によって、絶縁膜２６の表面にＢＰＳＧ膜１８を堆積形成する。そして、図１１に示すように、ＢＰＳＧ膜１８の所定部位をエッチングによって開口するとともに、絶縁膜２６の同一部位も同時にエッチングによって開口する。なお、絶縁膜２６は、別工程においてエッチングしても良い。そして、図１２に示すように、ＢＰＳＧ膜１８および絶縁膜２６をマスクとして、Ｐ型ボディ層１３に達するところまでエッチングし、ソーストレンチ２１を形成する。なお、ソーストレンチ２１の深さは、必要に応じて図１１のものよりも浅くまたは深くすることができる。
次に、図１３に示すように、ＢＰＳＧ膜１８およびソーストレンチ２１の表面上に、ＣＶＤ法によってシリコン酸化膜３０を堆積形成する。そして、図１４に示すように、ソーストレンチ２１の底面にホウ素イオン（Ｂ＋）を注入する。次に、ホウ素イオン注入部３１を加熱によって拡散し、図１５に示すような埋込Ｐ＋型拡散領域１４を形成する。なお、注入するイオンは、ホウ素に代えて、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、ＢＦ２などを用いても良い。そして、図１６に示すように、シリコン酸化膜３０をエッチングによって除去する。次に、ＢＰＳＧ膜１８の表面およびソーストレンチ２１の表面に、スパッタリングによって図１に示したソース電極膜１９を形成する。最後に、Ｎ＋型シリコン基板１１の他方の面に、スパッタリングによって図１に示したドレイン電極膜２５を形成する。
なお、図１４〜図１６に示す工程は、別工程によって代替することも可能である。図１７〜図２１は、本発明の第１の実施の形態に係る半導体装置の別の製造工程を説明する断面図（ａ）〜本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）である。これらの図中、３２はシリコン窒化膜、３３はサイドウォール、３４は傾斜面、３５はホウ素イオン注入部である。その他の符号は、図１で示したものと同じものを示す。
図１３に示した工程の後、図１７に示すように、ソーストレンチ２１の表面および絶縁膜２６の上に、シリコン窒化膜３２を堆積形成する。次に、図１７に示すように、シリコン窒化膜３２のうち、絶縁膜２６およびソーストレンチ２１の底面上に形成された部分を異方性エッチングによって除去する。これによって、ソーストレンチ２１の周側面にサイドウォール３３を形成する。サイドウォール３３の表面は傾斜面３４となっているので、ソーストレンチ２１の底面側の部分が厚いまま残る。したがって、この厚い部分がマスクとなって、ソーストレンチ２１の中心およびその近傍のみが露出する。
次に、図１８に示すように、ソーストレンチ２１の底面にホウ素イオン（Ｂ＋）を注入する。そして、ホウ素イオン注入部３５を加熱によって拡散し、図１９に示すような埋込Ｐ＋型拡散領域１４を形成する。そして、図２０に示すように、サイドウォール３３および絶縁膜２６をエッチングによって順次除去する。最後に、ＢＰＳＧ膜１８の表面およびソーストレンチ２１の表面に、スパッタリングによって図１に示したようなソース電極膜１９およびドレイン電極膜２５を形成する。
以上の製造工程によれば、埋込Ｐ＋型拡散領域１４を、ソーストレンチ２１の開口部とほぼ同じ幅に、あるいはソーストレンチ２１の開口部よりも狭く形成することが容易にできる。また、図１７〜図２１に示した工程は、図１４〜図１６に示した工程よりも工程数が増えるが、図１４〜図１６に示した工程よりも埋込Ｐ＋型拡散領域１４を縮小化することが可能である。
次に、本発明の第２の実施の形態に係る半導体装置について、図面に基づいて説明する。図３は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。図中、２２はソーストレンチである。その他の符号は、図１で示したものと同じものを示す。
本発明の第２の実施の形態に係る半導体装置においては、ソーストレンチ２２の幅が底部に向かって狭まるように、その周側面を傾斜させて形成している。よって、ソーストレンチ２２の底面積は、図１に示したソーストレンチ２１よりもさらに小さいものとなる。したがって、本発明の第１の実施の形態に係る半導体装置のホウ素イオン注入に関する工程を、この第２の実施の形態に係る半導体装置に適用すれば、ホウ素イオンを注入する面積をさらに小さくすることができ、埋込Ｐ＋型拡散領域１４を図１に示したものよりも小さくすることが可能になる。なお、ソーストレンチ２２以外の構成は、図１に示したものと同じである。
さらに、本発明の第３の実施の形態に係る半導体装置について、図面に基づいて説明する。図４は、本発明の第３の実施の形態に係る半導体装置を示す断面図である。図中、２３はソーストレンチである。その他の符号は、図１で示したものと同じものを示す。
本発明の第３の実施の形態に係る半導体装置においては、ソーストレンチ２３の周側面を傾斜させて、ソーストレンチ２３の断面を略Ｖ字状に形成している。よって、尖鋭に形成されたソーストレンチ２３の先端付近に、前記の工程のようにホウ素イオンを注入すれば、埋込Ｐ＋型拡散領域１４を図１に示したものよりもさらに縮小することが可能になる。なお、ソーストレンチ２３以外の構成は、図１に示したものと同じである。
続けて、本発明の第４の実施の形態に係る半導体装置について、図面に基づいて説明する。図５は、本発明の第４の実施の形態に係る半導体装置を示す断面図である。図中、２４はソーストレンチ、２７は凹陥部である。その他の符号は、図１で示したものと同じものを示す。
本発明の第４の実施の形態に係る半導体装置においては、ソーストレンチ２４の底面に凹陥部２７を形成している。よって、凹陥部２７に対してのみホウ素イオンを注入すれば、埋込Ｐ＋型拡散領域１４を図１に示したものよりもさらに縮小することが可能になる。なお、ソーストレンチ２４以外の構成は、図１に示したものと同じである。
続けて、本発明の第５の実施の形態に係る半導体装置について、図面に基づいて説明する。図６は、本発明の第５の実施の形態に係る半導体装置を示す断面図である。図６の符号は、図１で示したものと同じものを示す。
本発明の第５の実施の形態に係る半導体装置においては、ソーストレンチ２１の内面を、底面と側面が一体となった曲面に形成している。したがって、ソーストレンチ２１は、その先端部に対してのみホウ素イオンを注入すれば、図１に示したものと同様な埋込Ｐ＋型拡散領域１４を形成することが可能になる。なお、ソーストレンチ２４以外の構成は、図１に示したものと同じである。また、この実施の形態に係る半導体装置においては、ソーストレンチ２２の内面を、平面と曲面を組み合わせて略Ｕ字溝状に形成することもできる。
さらに、本発明の第６の実施の形態に係る半導体装置について、図面に基づいて説明する。図７は、本発明の第６の実施の形態に係る半導体装置を示す断面図である。図中、２８はＢＰＳＧ膜である。その他の符号は、図１で示したものと同じものを示す。
本発明の第６の実施の形態に係る半導体装置においては、図７に示すように、絶縁膜２６およびＢＰＳＧ膜２８をゲートトレンチ２０の内部にのみ形成し、これらの上面をＮ＋型ソース領域１５の表面と略同一高さとしている。よって、Ｎ＋型ソース領域１５とソース電極膜１９の接触面積を拡大することが可能になる。なお、ゲートトレンチ２０の内部とその周辺部以外の構成は、図１に示したものと同じである。
さらに、本発明の第６の実施の形態に係る半導体装置の製造工程について説明する。図２２〜図２９は、本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）〜本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。これらの図中、３６はシリコン窒化膜、３７はホウ素イオン注入部である。その他の符号は、図１、および図８ないし図１５で示したものと同じものを示す。
図２２は、第１の実施の形態に係る半導体装置の製造工程における図８に相当する図である。第５の実施の形態に係る半導体装置においては、ゲート電極膜１７がゲートトレンチ２０の内部に陥没するように形成されている。この状態において、ＣＶＤ法によって絶縁膜２６の表面にＢＰＳＧを堆積して、図２３に示すようにＢＰＳＧ膜２８を形成する。次に、図２４に示すように、ＢＰＳＧ膜２８の所定部位をエッチングによって開口するとともに、絶縁膜２６の同一部位も同時にエッチングによって開口する。なお、絶縁膜２６は、別工程においてエッチングしても良い。
そして、図２５に示すように、ＢＰＳＧ膜２８および絶縁膜２６をマスクとしてＰ型ボディ層１３に達するところまでエッチングし、ソーストレンチ２１を形成する。なお、ソーストレンチ２１の深さは、必要に応じて図２５のものよりも浅くまたは深くすることができる。次に、図２６に示すように、ＢＰＳＧ膜２８およびソーストレンチ２１の表面上に、ＣＶＤ法によってシリコン酸化膜３６を堆積形成する。
次に、図２７に示すように、ソーストレンチ２１の底面にホウ素イオン（Ｂ＋）を注入する。さらに、ホウ素イオン注入部３７を加熱によって拡散し、図２８に示すような埋込Ｐ＋型拡散領域１４を形成する。なお、注入するイオンとしては、第１の実施の形態に係る半導体装置と同様に、ホウ素に代えてガリウムなどを用いても良い。そして、図２９に示すように、エッチングによってシリコン酸化膜３６を除去するとともに、ゲートトレンチ２０の外部に形成されたＢＰＳＧ膜２８も除去する。次に、ＢＰＳＧ膜２８の表面およびソーストレンチ２１の表面に、スパッタリングによって図７に示したソース電極膜１９を形成する。最後に、Ｎ＋型シリコン基板１１の他方の面に、スパッタリングによって図７に示したドレイン電極膜２５を形成する。
さらに、本発明の第７の実施の形態に係る半導体装置について、図面に基づいて説明する。図８は、本発明の第７の実施の形態に係る半導体装置を示す断面図である。図中、２９はＢＰＳＧ膜である。その他の符号は、図１で示したものと同じものを示す。
本発明の第７の実施の形態に係る半導体装置においては、絶縁膜２６およびＢＰＳＧ膜２９をゲートトレンチ２０の内部に凹陥させて形成している。よって、Ｎ＋型ソース領域１５とソース電極膜１９の接触面積を、図７に示したものよりもさらに拡大することが可能になる。なお、ゲートトレンチ２０の内部とその周辺部以外の構成は、図１に示したものと同じである。
さらに、本発明の第７の実施の形態に係る半導体装置の製造工程について説明する。図３０〜図３７は、本発明の第７の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）〜本発明の第７の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。これらの図中、３９はシリコン酸化膜、４０はホウ素イオン注入部である。その他の符号は、図２３ないし図３０で示したものと同じものを示す。
第７の実施の形態に係る半導体装置の製造工程においては、前述の図２２および図２３に示した工程の後、図３０に示すように、図２３の絶縁膜２６に相当する膜およびＢＰＳＧ膜２９をエッチングする。このとき、ＢＰＳＧ膜２９がゲートトレンチ２０内に陥没した状態になるようにする。次に、図３１に示すように、ＣＶＤ法によって、Ｎ＋型ソース領域１５ならびに露出しているゲート絶縁膜１６およびゲート電極膜１７の表面上に絶縁膜２６を形成する。
次に、図３２に示すように、絶縁膜２６の所定部位をエッチングによって開口する。そして、図３３に示すように、絶縁膜２６をマスクとしてＰ型ボディ層１３に達するところまでエッチングし、ソーストレンチ２１を形成する。次に、図３４に示すように、絶縁膜２６およびソーストレンチ２１の表面上に、ＣＶＤ法によってシリコン酸化膜３９を堆積形成する。
次に、図３５に示すように、ソーストレンチ２１の底面にホウ素イオン（Ｂ＋）を注入する。次に、ホウ素イオン注入部４０を加熱によって拡散し、図３６に示すような埋込Ｐ＋型拡散領域１４を形成する。そして、図３７に示すように、エッチングによってシリコン酸化膜３６，３９を除去するとともに、ゲートトレンチ２０の内部に形成された一部を除いてＢＰＳＧ膜２９の他の部分も除去する。次に、ＢＰＳＧ膜２９の表面およびソーストレンチ２１の表面に、スパッタリングによって図９に示したソース電極膜１９を形成する。最後に、Ｎ＋型シリコン基板１１の他方の面に、スパッタリングによって図９に示したドレイン電極膜２５を形成する。
なお、上述した各実施の形態に係る半導体装置において、絶縁膜として形成したシリコン酸化膜の一部または全部をシリコン窒化膜で形成することができる。また、ゲート電極膜１７は、ポリシリコン膜に代えて金属膜を用いることもできる。さらに、ＢＰＳＧ膜１８に代えてＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を用いても良い。また、これらの各実施の形態に係る半導体装置においては、Ｎチャネルトレンチゲート型パワーＭＯＳＦＥＴの構成を例として取り上げたが、Ｐチャネルトレンチゲート型パワーＭＯＳＦＥＴの場合においても同様に適用できる。さらに、これらの各実施の形態に係る半導体装置は、トレンチゲート型パワーＭＯＳＦＥＴの構成を有する半導体装置ばかりでなく、例えばＩＧＢＴの構成を有するものなどにも好ましく適用できる。また、シリコン基板に代えて、炭化ケイ素（ＳｉＣ）基板など他種の基板を用いる場合にも好ましく適用できる。
産業上の利用の可能性
以上のように、本発明は、第２の溝の底面に露出する埋込拡散領域を、第２の溝の開口部の幅と同じまたは該幅よりも狭い幅に形成するものとしたので、第１または第２の溝形成の写真工程の精度がさほど高くない場合でも、半導体装置の製造工程において埋込拡散領域が必要以上に拡散した埋込拡散領域が該埋込拡散領域近傍の第１の溝に接することを防止できる。
【図面の簡単な説明】
図１は、本発明の第１の実施の形態に係る半導体装置を示す説明図である。図２は、本発明の第１の実施の形態に係る半導体装置におけるソーストレンチおよびその近傍と従来技術に係る半導体装置の当該部分の構成を比較して示す説明図であり、（ａ）は本発明の第１の実施の形態に係る半導体装置におけるソーストレンチおよびその近傍を示す図であり、（ｂ）は従来技術に係る半導体装置の当該部分の構成を比較して示す図である。図３は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。図４は、本発明の第３の実施の形態に係る半導体装置を示す断面図である。図５は、本発明の第４の実施の形態に係る半導体装置を示す断面図である。図６は、本発明の第５の実施の形態に係る半導体装置を示す断面図である。図７は、本発明の第６の実施の形態に係る半導体装置を示す断面図である。図８は、本発明の第７の実施の形態に係る半導体装置を示す断面図である。図９は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）である。図１０は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｂ）である。図１１は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｃ）である。図１２は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｄ）である。図１３は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）である。図１４は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｆ）である。図１５は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｇ）である。図１６は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。図１７は、本発明の第１の実施の形態に係る半導体装置の別の製造工程を説明する断面図（ａ）である。図１８は、本発明の第１の実施の形態に係る半導体装置の別の製造工程を説明する断面図（ｂ）である。図１９は、本発明の第１の実施の形態に係る半導体装置の別の製造工程を説明する断面図（ｃ）である。図２０は、本発明の第１の実施の形態に係る半導体装置の別の製造工程を説明する断面図（ｄ）である。図２１は、本発明の第１の実施の形態に係る半導体装置の別の製造工程を説明する断面図（ｅ）である。図２２は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）である。図２３は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｂ）である。図２４は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｃ）である。図２５は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｄ）である。図２６は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）である。図２７は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｆ）である。図２８は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｇ）である。図２９は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。図３０は、本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）である。図３１は、本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ｂ）である。図３２は、本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ｃ）である。図３３は、本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ｄ）である。図３４は、本発明の第６の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）である。図３５は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｆ）である。図３６は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｇ）である。図３７は、本発明の第５の実施の形態に係る半導体装置の製造工程を説明する断面図（ｈ）である。図３８は、従来技術に係るパワーＭＯＳＦＥＴの構成を有する半導体装置の例を示す説明図であり、（ａ）はゲートトレンチを有する半導体装置の例を示す図であり、（ｂ）はゲートトレンチおよびソーストレンチを有する半導体装置の例を示す図である。
Claims (16)
- 第１導電型の第１の導電層と、
前記第１の導電層の表面に積層するように形成してなる第１導電型のドレイン層と、
前記ドレイン層の表面に積層するように形成してなる第１導電型とは反対型の第２導電型の第２の導電層と、
前記第２の導電層の表面から所定の深さまでの範囲に形成してなる第１導電型のソース領域と、
前記ソース領域を開口させて前記ドレイン層まで達するように形成してなる第１の溝と、
前記ソース領域を開口させて形成してなる第２の溝と、
前記第１の溝の表面上に形成してなるゲート絶縁膜と、
前記ゲート絶縁膜の内面上に形成してなるゲート電極膜と、
少なくとも前記第２の溝の表面上に形成してなるソース電極膜と、
前記第２の導電層内に、前記第２の溝の底面に露出し、かつ、前記第２の溝の開口部の幅と同じまたは該幅よりも狭い幅に形成してなる第２導電型の埋込拡散領域を有することを特徴とする半導体装置。 - 前記第２の溝は、前記第２の導電層まで達するように形成してなることを特徴とする請求項１に記載の半導体装置。
- 前記第２の溝は、その内周面を傾斜させて形成してなることを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記第２の溝は、その底面に凹陥部を形成してなることを特徴とする請求項１または請求項２に記載の半導体装置。
- 第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面上に第１の絶縁膜を形成し、
前記第１の絶縁膜の所定部位を開口させて前記ドレイン層を露出させ、
前記ドレイン層を開口させて第１の溝を形成し、
前記第１の絶縁膜を除去し、
前記ドレイン層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、
前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、
前記第２の絶縁膜のうち前記ドレイン層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、
前記ドレイン層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、
前記ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、
前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、
前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、
前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、
前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、
前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、
前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、
前記第５の絶縁膜を除去し、
前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とする半導体装置の製造方法。 - 第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、
前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、
前記ソース領域の表面上に第１の絶縁膜を形成し、
前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記ドレイン層まで達するように第１の溝を形成し、
前記第１の絶縁膜を除去し、
前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、
前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、
前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、
前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、
前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、
前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、
前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、
前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、
前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、
前記第５の絶縁膜を除去し、
前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とする半導体装置の製造方法。 - 第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、
前記第２の導電層の表面上に第１の絶縁膜を形成し、
前記第１の絶縁膜の所定部位を開口させて前記第２の導電層を露出させ、
露出した前記第２の導電層を開口させて前記ドレイン層まで達するように第１の溝を形成し、
前記第１の絶縁膜を除去し、
前記第２の導電層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、
前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、
前記第２の絶縁膜のうち前記第２の導電層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、
前記第２の導電層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、
前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、
前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、
前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記ソース領域に第２の溝を形成し、
前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、
前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、
前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、
前記第５の絶縁膜を除去し、
前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とする半導体装置の製造方法。 - 第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面上に第１の絶縁膜を形成し、
前記第１の絶縁膜の所定部位を開口させて前記ドレイン層を露出させ、
露出した前記第２の導電層を開口させて第１の溝を形成し、
前記第１の絶縁膜を除去し、
前記第２の導電層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、
前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、
前記第２の絶縁膜のうち前記ドレイン層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、
前記ドレイン層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、
前記ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、
前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、
前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、
前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、
前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、
前記第５の絶縁膜の表面上に第６の絶縁膜を形成し、
前記第６の絶縁膜のうち前記第５の絶縁膜の表面上に形成した部分ならびに前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、
前記第２の導電層の前記第２の溝の底面に露出した前記第５の絶縁膜の下方の部分に不純物を注入し、
前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、
前記第５の絶縁膜および前記第６の絶縁膜を除去し、
前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とする半導体装置の製造方法。 - 第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、
前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、
前記ソース領域の表面上に第１の絶縁膜を形成し、
前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記ドレイン層まで達するように第１の溝を形成し、
前記第１の絶縁膜を除去し、
前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、
前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、
前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、
前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、
前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、
前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、
前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、
前記第５の絶縁膜の表面上に第６の絶縁膜を形成し、
前記第６の絶縁膜のうち前記第４の絶縁膜の表面上に形成した部分および前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、
前記第２の導電層の前記第２の溝の底面に露出した前記第４の絶縁膜の下方の部分に不純物を注入し、
前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、
前記第５の絶縁膜および前記第６の絶縁膜を除去し、
前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とする半導体装置の製造方法。 - 第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層を形成した半導体基板の該ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、
前記第２の導電層の表面上に第１の絶縁膜を形成し、
前記第１の絶縁膜の所定部位を開口させて前記第２の導電層を露出させ、
露出した前記第２の導電層を開口させて前記ドレイン層まで達するように第１の溝を形成し、
前記第１の絶縁膜を除去し、
前記第２の導電層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、
前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、
前記第２の絶縁膜のうち前記第２の導電層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、
前記第２の導電層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、
前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、
前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、
前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、
前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、
前記第５の絶縁膜の表面上に第６の絶縁膜を形成し、
前記第６の絶縁膜のうち前記第４の絶縁膜の表面上に形成した部分および前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、
前記第２の導電層の前記第２の溝の底面に露出した前記第４の絶縁膜の下方の部分に不純物を注入し、
前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、
前記第５の絶縁膜および前記第６の絶縁膜を除去し、
前記第４の絶縁膜の表面および前記第２の溝の表面上にソース電極膜を形成することを特徴とする半導体装置の製造方法。 - 第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面上に第１の絶縁膜を形成し、
前記第１の絶縁膜の所定部位を開口させて前記ドレイン層を露出させ、
前記ドレイン層を開口させて第１の溝を形成し、
前記第１の絶縁膜を除去し、
前記ドレイン層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、
前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、
前記第２の絶縁膜のうち前記ドレイン層上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、
前記ドレイン層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、
前記ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、
前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、
前記第３の絶縁膜上に第４の絶縁膜を形成し、
前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、
前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、
前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、
前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、
前記第５の絶縁膜を除去し、
前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、
前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とする半導体装置の製造方法。 - 第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、
前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、
前記ソース領域の表面上に第１の絶縁膜を形成し、
前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記ドレイン層まで達するように第１の溝を形成し、
前記第１の絶縁膜を除去し、
前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、
前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、
前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、
前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、
前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、
前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、
前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、
前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、
前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、
前記第５の絶縁膜を除去し、
前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、
前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とする半導体装置の製造方法。 - 第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、
前記第２の導電層の表面上に第１の絶縁膜を形成し、
前記第１の絶縁膜の所定部位を開口させて前記第２の導電層を露出させ、
露出した前記第２の導電層を開口させて前記ドレイン層まで達するように第１の溝を形成し、
前記第１の絶縁膜を除去し、
前記第２の導電層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、
前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、
前記第２の絶縁膜のうち前記第２の導電層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、
前記第２の導電層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、
前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、
前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、
前記第３の絶縁膜および前記第４の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記ソース領域に第２の溝を形成し、
前記第４の絶縁膜の表面および前記第２の溝の表面上に第５の絶縁膜を形成し、
前記第２の導電層の前記第２の溝の底面の下方の部分に不純物を注入し、
前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、
前記第５の絶縁膜を除去し、
前記第３の絶縁膜および第４の絶縁膜のうち前記第１の溝の内部に形成された部分以外の部分を除去し、
前記第３の絶縁膜および前記第４の絶縁膜および露出した前記ソース領域の表面ならびに前記第２の溝の表面上にソース電極膜を形成することを特徴とする半導体装置の製造方法。 - 第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面上に第１の絶縁膜を形成し、
前記第１の絶縁膜の所定部位を開口させて前記ドレイン層を露出させ、
前記ドレイン層を開口させて第１の溝を形成し、
前記第１の絶縁膜を除去し、
前記ドレイン層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、
前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、
前記第２の絶縁膜のうち前記ドレイン層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、
前記ドレイン層の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、
前記ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、
前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、
前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、
前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、
前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上に第５の絶縁膜を形成し、
前記第５の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、
前記第５の絶縁膜の表面および前記第２の溝の表面上に第６の絶縁膜を形成し、
前記第６の絶縁膜のうち前記第５の絶縁膜の表面上に形成した部分ならびに前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、
前記第２の導電層の前記第２の溝の底面に露出した前記第５の絶縁膜の下方の部分に不純物を注入し、
前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、
前記第５の絶縁膜および前記第６の絶縁膜を除去し、
前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、
前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とする半導体装置の製造方法。 - 一方の主面から所定の深さまでの範囲に第１導電型のドレイン層を形成してなる半導体基板の該ドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、
前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、
前記ソース領域の表面上に第１の絶縁膜を形成し、
前記第１の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記ドレイン層まで達するように第１の溝を形成し、
前記第１の絶縁膜を除去し、
前記ソース領域の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、
前記第１の溝内に形成した前記第２の絶縁膜の内面上にゲート電極膜を形成し、
前記第２の絶縁膜のうち前記ソース領域の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、
前記ソース領域の表面ならびに前記第１の溝の表面および前記第２の絶縁膜および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、
前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、
前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、
前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上に第５の絶縁膜を形成し、
前記第５の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記第２の導電層まで達するように第２の溝を形成し、
前記第５の絶縁膜の表面および前記第２の溝の表面上に第６の絶縁膜を形成し、
前記第６の絶縁膜のうち前記第５の絶縁膜の表面上に形成した部分ならびに前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、
前記第２の導電層の前記第２の溝の底面に露出した前記第５の絶縁膜の下方の部分に不純物を注入し、
前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、
前記第５の絶縁膜および前記第６の絶縁膜を除去し、
前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、
前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とする半導体装置の製造方法。 - 第１導電型の第１の導電層の表面に積層するように形成した第１導電型のドレイン層の表面から所定の深さまでの範囲に第１導電型とは反対型の第２導電型の第２の導電層を形成し、
前記第２の導電層の表面上に第１の絶縁膜を形成し、
前記第１の絶縁膜の所定部位を開口させて前記第２の導電層を露出させ、
露出した前記第２の導電層を開口させて前記ドレイン層まで達するように第１の溝を形成し、
前記第１の絶縁膜を除去し、
前記第２の導電層の表面および前記第１の溝の表面上に第２の絶縁膜を形成し、
前記第１の溝内に形成した前記第第２の絶縁膜の内面上にゲート電極膜を形成し、
前記第２の絶縁膜のうち前記第２の導電層の表面上に形成した部分および前記第１の溝の表面上に形成した部分の一部を除去し、
前記第２の導電層の表面から所定の深さまでの範囲に第１導電型のソース領域を形成し、
前記ソース領域の表面、ならびに前記第１の溝の表面および前記ゲート電極膜のうち露出している部分の表面上に第３の絶縁膜を形成し、
前記第３の絶縁膜の表面上に第４の絶縁膜を形成し、
前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、
前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上に第５の絶縁膜を形成し、
前記第５の絶縁膜の所定部位を開口させて前記ソース領域を露出させ、
露出した前記ソース領域を開口させて前記第２の導電層まで達する第２の溝を形成し、
前記第５の絶縁膜の表面および前記第２の溝の表面上に第６の絶縁膜を形成し、
前記第６の絶縁膜のうち前記第５の絶縁膜の表面上に形成した部分ならびに前記第２の溝の底面の中央およびその近傍の表面上に形成した部分を除去し、
前記第２の導電層の前記第２の溝の底面に露出した前記第５の絶縁膜の下方の部分に不純物を注入し、
前記不純物を加熱拡散させて第２導電型の埋込拡散領域を形成し、
前記第５の絶縁膜および前記第６の絶縁膜を除去し、
前記第３の絶縁膜および前記第４の絶縁膜のうち前記第１の溝の内部に形成されかつ前記ソース領域の表面から所定の深さよりも深く形成された部分以外の部分を除去し、
前記ソース領域の表面ならびに前記第１の溝の表面および前記第３の絶縁膜および前記第４の絶縁膜のうち露出している部分の表面上にソース電極膜を形成することを特徴とする半導体装置の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365641 | 2001-11-30 | ||
| JP2001365641 | 2001-11-30 | ||
| PCT/JP2002/012384 WO2003046999A1 (fr) | 2001-11-30 | 2002-11-27 | Dispositif a semi-conducteurs et procede de fabrication |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2003046999A1 JPWO2003046999A1 (ja) | 2005-04-14 |
| JP4183620B2 true JP4183620B2 (ja) | 2008-11-19 |
Family
ID=19175635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003548316A Expired - Fee Related JP4183620B2 (ja) | 2001-11-30 | 2002-11-27 | 半導体装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7102182B2 (ja) |
| JP (1) | JP4183620B2 (ja) |
| AU (1) | AU2002349581A1 (ja) |
| DE (1) | DE10296970B4 (ja) |
| GB (1) | GB2393325B (ja) |
| WO (1) | WO2003046999A1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4892172B2 (ja) * | 2003-08-04 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP5034151B2 (ja) * | 2003-12-17 | 2012-09-26 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| KR100593734B1 (ko) * | 2004-03-05 | 2006-06-28 | 삼성전자주식회사 | 채널부 홀 내 채널 영역을 갖는 반도체 장치의트랜지스터들 및 그 제조 방법들 |
| US7102201B2 (en) * | 2004-07-15 | 2006-09-05 | International Business Machines Corporation | Strained semiconductor device structures |
| JP2006140263A (ja) * | 2004-11-11 | 2006-06-01 | Sanken Electric Co Ltd | 半導体素子及び半導体素子の製造方法 |
| AT504998A2 (de) | 2005-04-06 | 2008-09-15 | Fairchild Semiconductor | Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben |
| JP4609656B2 (ja) * | 2005-12-14 | 2011-01-12 | サンケン電気株式会社 | トレンチ構造半導体装置 |
| US8193580B2 (en) | 2009-08-14 | 2012-06-05 | Alpha And Omega Semiconductor, Inc. | Shielded gate trench MOSFET device and fabrication |
| US8618601B2 (en) * | 2009-08-14 | 2013-12-31 | Alpha And Omega Semiconductor Incorporated | Shielded gate trench MOSFET with increased source-metal contact |
| EP1984788B1 (en) * | 2006-02-17 | 2011-09-21 | Carl Zeiss SMT GmbH | Optical integrator for an illumination system of a microlithographic projection exposure apparatus |
| US7982284B2 (en) * | 2006-06-28 | 2011-07-19 | Infineon Technologies Ag | Semiconductor component including an isolation structure and a contact to the substrate |
| JP5198752B2 (ja) | 2006-09-28 | 2013-05-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP5198760B2 (ja) * | 2006-12-08 | 2013-05-15 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| TW200921912A (en) * | 2007-11-05 | 2009-05-16 | Anpec Electronics Corp | Power transistor capable of decreasing capacitance between gate and drain |
| DE102007057728B4 (de) * | 2007-11-30 | 2014-04-30 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kurzschlusstruktur |
| JP5317560B2 (ja) | 2008-07-16 | 2013-10-16 | 株式会社東芝 | 電力用半導体装置 |
| JP5452195B2 (ja) | 2009-12-03 | 2014-03-26 | 株式会社 日立パワーデバイス | 半導体装置及びそれを用いた電力変換装置 |
| US8525254B2 (en) | 2010-08-12 | 2013-09-03 | Infineon Technologies Austria Ag | Silicone carbide trench semiconductor device |
| WO2012055119A1 (zh) * | 2010-10-29 | 2012-05-03 | 上海韦尔半导体股份有限公司 | 一种沟槽式mosfet的侧墙结构及其制造方法 |
| CN102623501B (zh) * | 2011-01-28 | 2015-06-03 | 万国半导体股份有限公司 | 带有增强型源极-金属接头的屏蔽栅极沟槽金属氧化物半导体场效应管 |
| JP2014063852A (ja) * | 2012-09-20 | 2014-04-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP6135364B2 (ja) * | 2013-07-26 | 2017-05-31 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| CN118588733A (zh) * | 2024-05-20 | 2024-09-03 | 重庆奕能科技有限公司 | 半导体器件 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3802107C1 (ja) | 1988-01-26 | 1989-05-03 | Daimler-Benz Aktiengesellschaft, 7000 Stuttgart, De | |
| US5283201A (en) | 1988-05-17 | 1994-02-01 | Advanced Power Technology, Inc. | High density power device fabrication process |
| US5119153A (en) * | 1989-09-05 | 1992-06-02 | General Electric Company | Small cell low contact resistance rugged power field effect devices and method of fabrication |
| EP0654829A1 (en) * | 1993-11-12 | 1995-05-24 | STMicroelectronics, Inc. | Increased density MOS-gated double diffused semiconductor devices |
| JPH08204179A (ja) * | 1995-01-26 | 1996-08-09 | Fuji Electric Co Ltd | 炭化ケイ素トレンチｍｏｓｆｅｔ |
| US5648670A (en) * | 1995-06-07 | 1997-07-15 | Sgs-Thomson Microelectronics, Inc. | Trench MOS-gated device with a minimum number of masks |
| US6110799A (en) | 1997-06-30 | 2000-08-29 | Intersil Corporation | Trench contact process |
| US5930630A (en) * | 1997-07-23 | 1999-07-27 | Megamos Corporation | Method for device ruggedness improvement and on-resistance reduction for power MOSFET achieved by novel source contact structure |
| JP3342412B2 (ja) * | 1997-08-08 | 2002-11-11 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
| US6429481B1 (en) | 1997-11-14 | 2002-08-06 | Fairchild Semiconductor Corporation | Field effect transistor and method of its manufacture |
| DE19918198B4 (de) | 1998-04-23 | 2008-04-17 | International Rectifier Corp., El Segundo | Struktur eines P-Kanal-Graben-MOSFETs |
| US6144067A (en) | 1998-11-23 | 2000-11-07 | International Rectifier Corp. | Strip gate poly structure for increased channel width and reduced gate resistance |
| US6188105B1 (en) | 1999-04-01 | 2001-02-13 | Intersil Corporation | High density MOS-gated power device and process for forming same |
| JP3679954B2 (ja) * | 1999-09-24 | 2005-08-03 | 株式会社東芝 | 半導体装置 |
| GB9928285D0 (en) * | 1999-11-30 | 2000-01-26 | Koninkl Philips Electronics Nv | Manufacture of trench-gate semiconductor devices |
| JP2001284586A (ja) * | 2000-03-29 | 2001-10-12 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
| US6445035B1 (en) * | 2000-07-24 | 2002-09-03 | Fairchild Semiconductor Corporation | Power MOS device with buried gate and groove |
-
2002
- 2002-11-27 JP JP2003548316A patent/JP4183620B2/ja not_active Expired - Fee Related
- 2002-11-27 GB GB0400340A patent/GB2393325B/en not_active Expired - Lifetime
- 2002-11-27 AU AU2002349581A patent/AU2002349581A1/en not_active Abandoned
- 2002-11-27 WO PCT/JP2002/012384 patent/WO2003046999A1/ja not_active Ceased
- 2002-11-27 US US10/481,016 patent/US7102182B2/en not_active Expired - Lifetime
- 2002-11-27 DE DE10296970T patent/DE10296970B4/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20040169220A1 (en) | 2004-09-02 |
| GB0400340D0 (en) | 2004-02-11 |
| WO2003046999A1 (fr) | 2003-06-05 |
| GB2393325A (en) | 2004-03-24 |
| DE10296970B4 (de) | 2008-04-24 |
| AU2002349581A1 (en) | 2003-06-10 |
| DE10296970T5 (de) | 2004-07-22 |
| JPWO2003046999A1 (ja) | 2005-04-14 |
| US7102182B2 (en) | 2006-09-05 |
| GB2393325B (en) | 2006-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4183620 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130912 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |