JP4189283B2 - 低電圧で安定的に動作する比較器 - Google Patents

Description

本発明は比較器に関し、特に、アナログ信号を用いた低電圧高速で動作する比較器に関する。

近年、０．１８μｍ以下のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）工程技術が一般化され、多数の回路を１チップに集積するシステムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ；以下、ＳＯＣと記す）が重要となっている。

ＳＯＣは、複雑な論理演算をする大規模デジタル回路のみでなく、アナログ信号を処理するアナログ回路も共に集積される。０．１８μｍ以下の高集積工程技術には、トランジスタ素子の特性上、１．８Ｖ以下の低電圧設計が要求される。回路特性上、デジタル回路では従来の回路設計方式が用いられるが、アナログ回路では電源電圧が低くなることに伴って、実質的にトランジスタ動作領域が制限されるため、新しく低電圧設計をしなければならない（例えば、特許文献１参照）。

ＳＯＣに集積される多数のアナログ回路のうち、アナログデジタル変換装置（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ；以下、ＡＤＣと記す）は、ＳＯＣ全体の性能を左右する重要ブロックである。
ＡＤＣの変換原理を簡単に見ると、アナログ形態の入力信号を内部の細分化された基準電圧と比較してこれをデジタル値に変換させることであって、結局、アナログ形態の入力信号をデジタル形態の出力信号に変換することを意味する。

このようなＡＤＣは、通信回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）等の周辺装置に主に用いられ、その他、アナログ信号とデジタル信号のインターフェスを要求するすべての種類の回路チップに広範囲に用いられる。

一般に、大部分のＡＤＣはクロック信号に応じて動作する２相クロック（２−ｐｈａｓｅ ｃｌｏｃｋｅｄ）比較器が通常用いられ、このような比較器は、２相クロック信号によりトラックモード（Ｔｒａｃｋ ｍｏｄｅ）とラッチモード（Ｌａｔｃｈ ｍｏｄｅ）にその動作を区分できる。
比較器の最初のモードはトラックモードであって、このモードでは入力される２アナログ信号を低い利得（Ｇａｉｎ）で増幅しながらトラッキングする。比較器の２番目のモード、すなわち、ラッチモードに入ると、増幅された信号をポジティブフィードバック（Ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ）回路に印加し、その信号の極性（Ｐｏｌａｒｉｔｙ）をラッチ（Ｌａｔｃｈ）して、その結果を１ビットのデジタル信号に出力する。

図１は、従来のＡＤＣに用いられるＣＭＯＳ比較器の構成を示すブロック図であって、基準信号と入力信号との差を増幅する増幅部１０と、この差をラッチするラッチ回路１１とから構成される。上述した比較器で用いられる増幅器は、必らずも線型であるか、クローズドループ（Ｃｌｏｓｅｄ ｌｏｏｐ）である必要はなく、ラッチ回路のポジティブフィードバックを形成して仮想的な無限大の利得（Ｖｉｒｔｕａｌｌｙ ｉｎｆｉｎｉｔｅ ｇａｉｎ）を得る。

図２は、図１の比較器をより詳細に示す回路図である（例えば、非特許文献１参照）。
図２を参照すると、従来の比較器は、第１及び第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２より構成された差動対入力部１０と、
２つの出力端Ｖｏｕｔ１、Ｖｏｕｔ２とそのゲートが各々交差接続された（Ｃｒｏｓｓ−ｃｏｕｐｌｅｄ）第５及び第６ＰＭＯＳトランジスタＭＰ５、ＭＰ６から構成された第１ラッチ部１１と、
第１及び第２ノードＮ１、Ｎ２とそのゲートが各々交差接続された第４及び第５ＮＭＯＳトランジスタＭＮ４、ＭＮ５より構成された第２ラッチ部１２と、
インバータＩＮＶと、
インバータＩＮＶにより反転されたクロック信号Ｃｌｋがそのゲートに印加され、チャネルが第４及び第５ＮＭＯＳトランジスタＭＮ４、ＭＮ５のドレーンに各々対応する第１及び第２ノードＮ１、Ｎ２との間に形成されて第２ラッチ部１２のトラックモード、またはラッチモードの動作をクロック信号Ｃｌｋにより制御し、トラックモード動作の際ターンオンされて一定のターンオン抵抗を有し、第２ラッチ部が増幅器として動作するようにする第３ＮＭＯＳトランジスタＭＮ３と、
クロック信号Ｃｌｋにより交互にオンオフされる第４ＰＭＯＳトランジスタＭＰ４と第１ＮＭＯＳトランジスタＭＮ１、及び第７ＰＭＯＳトランジスタＭＰ７と第２ＮＭＯＳトランジスタＭＮ２と、
ラッチモード動作の際ターンオンされて電源電圧端ＶＤＤから接地電圧端ＧＮＤへの電流パスを形成して、差動対入力部１０をターンオフさせるソースフォロワ（Ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ）の役割をする第３ＰＭＯＳトランジスタＭＰ３と、
バイアストランジスタＭＰ８とを備える。

図３は、図２のトラックモードにおける等価回路を示し、図４は、図２の全体動作を示すタイミングチャートであるが、図２と図３及び図４を参照しながら従来技術に係る比較器の動作を説明する。
ここで、クロック信号Ｃｌｋがロジック“ロー”の状態では比較器がトラックモードで動作し、ロジック“ハイ”の状態では比較器がラッチモードで動作すると仮定する。

まず、クロック信号Ｃｌｋがロジック“ロー”となると、ＭＮ１とＭＮ２がターンオフされ、ＭＰ３がターンオフされる。一方、ＭＰ４とＭＰ７がターンオンされるので、Ｖｏｕｔ１とＶｏｕｔ２は電源電圧端ＶＤＤの電圧レベルとなる。

したがって、Ｖｉｎ１とＶｉｎ２の入力信号によりノードＮ２とノードＮ１の各々に電圧Ｖ_ｙとＶ_ｘが適用されラッチ動作が行われようとするが、この際ＭＮ３がターンオンされ、そのターンオン抵抗値が大きい値を有するので、Ｖ_ｘとＶ_ｙは一時的に互いに接近して、その後に互いに一定の幅を有するように増幅されるトラックモードにて動作がなされる。

図２に示すこのようなトラックモードにおける比較器は、通常の差動増幅器（Ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉｅｒ）として動作し、入力されるＶｉｎ１とＶｉｎ２のアナログ信号を増幅しながらトラッキングするのであるが、この時、Ｖｉｎ１とＶｉｎ２のアナログ信号の増幅の利得（ｇａｉｎ）（Ａ）は下記の数式１の通りである。

（数１）
Ａ＝Ｇｍ１×Ｒｏｎ３／（２−Ｇｍ４×Ｒｏｎ３）
ここで、「Ｇｍ１」はＭＰ１のトランスコンダクタンス（Ｔｒａｎｓ−ｃｏｎｄｕｃｔａｎｃｅ）を、「Ｇｍ４」はＭＮ４のトランスコンダクタンスを、「Ｒｏｎ３」はＭＮ３のオン抵抗を各々示す。

通常の作動増幅器は、「Ｇｍ４×Ｒｏｎ３＝１」となるように設計する。しかし、「Ｇｍ４×Ｒｏｎ３」の値が２を越えると、数式１の分母はマイナスの値となり、これは回路が正常的な増幅器として動作できないということを意味する。この場合、この回路は普通ポジティブフィードバックがかかってラッチとしてのみ動作するようになる。すなわち、Ｖ_ｘとＶ_ｙの電圧値が相反するようにバイアス（ｂｉａｓｅｄ）され、入力信号Ｖｉｎ１とＶｉｎ２に対して反応できなくなる。
したがって、「Ｇｍ４×Ｒｏｎ３」が２を越えないように設計することが重要である。

図４に示すように、トラックモードでＶ_ｘとＶ_ｙとは各々増幅され、クロック信号Ｃｌｋがロジック“ロー”からロジック“ハイ”に転換（遷移）させると、ＭＰ１、ＭＰ２、ＭＮ３、ＭＰ４、ＭＰ７は全てターンオフされ、ＭＮ３はターンオフされることにより回路から実質的に除去される。
ＭＰ３がターンオンされることにより、ＶＤＤからＭＰ８を経てＭＰ３からＧＮＤへの電流パスが形成され、この時ソースフォロワ（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ）の役割をするＭＰ３により差動対入力部１０のＭＰ１とＭＰ２とはターンオフされる。

差動対入力部１０のＰＭＯＳトランジスタＭＰ１、ＭＰ２からの差電流（Ｄｉｆｆｅｒｅｎｔｉａｌ ｃｕｒｒｅｎｔ）は、ノードＮ１、Ｎ２に適用される電圧Ｖ_ｘ、Ｖ_ｙの差電圧に起因する。このような差電圧は、正（ｐｏｓｉｔｉｖｅ）増幅器により増幅されたものであって、Ｖ_ｘとＶ_ｙは基準電圧に対する入力電圧により予め決定された側に分岐される。Ｖ_ｘとＶ_ｙはより一層増幅され、したがって出力電圧Ｖｏｕｔ（＋）、Ｖｏｕｔ（−））は、図４に示すような波形の出力電圧として出力される。

加えて、もし、図３に示す回路が低電圧で動作されると、ＭＮ３のゲート−ソース間の電圧値（以下、Ｖｇｓ３と記す）が減少して、Ｒｏｎ３値が大きくなる。「Ｇｍ４×Ｒｏｎ３」を減少させるため、Ｇｍ３値を減少させると、電圧Ｖ_ｘとＶ_ｙが高くなり、結局、ＭＮ３のＶｇｓ３値が減少されＲｏｎ３値を大きくする。したがって、「Ｇｍ４×Ｒｏｎ３」を１とすることが容易ではない。たとえＭＮ３の幅を増やしてＲｏｎ３を減少するとしても、ＭＮ３はしきい電圧を僅かに超えるようなターンオンされている状態であるため、ＭＮ３のしきい電圧が工程変化により大きく変化される場合、ＭＮ３がターンオフに近くなって抵抗値が急激に増加するようになるので、「Ｇｍ４×Ｒｏｎ３」が２を越える可能性が高くなる。

しかも、ＭＮ３は低電源電圧では弱くターンオンされているため、もし電源電圧が変化すると、Ｒｏｎ３の値が大きく変わり得る。したがって、上述した要因により回路の安定的な動作を保障できなくなるという問題があった。

米国特許第４７４９９５５号明細書 "Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｄａｔａ Ｃｏｎｖｅｒｓｉｏｎ Ｓｙｓｔｅｍ Ｄｅｓｉｇｎ" Ｂｅｈｚａｄ Ｒａｚａｖｉ（ＡＴ＆Ｔ Ｂｅｌｌ Ｌａｂａｒａｔｏｒｉｅｓ）ＩＥＥＥ ＰＲＥＳＳ １９９５ １８９ｐ．

そこで、本発明は上記従来の比較器における問題点に鑑みてなされたものであって、本発明の目的は、低電源電圧でも安定的な動作を行なうことができ、工程変化による特性変化を防止できる比較器を提供することにある。

上記目的を達成するためになされた本発明による低電圧で安定的に動作する比較器は、一定周期を有するクロック信号に応じて、交互にトラックモード動作とラッチモード動作を行なうことにより、二つのアナログ入力信号を比較して１ビットのデジタル信号を出力する比較器において、前記二つのアナログ入力信号を各々異なる入力として入力する差動入力手段と、前記クロック信号に応答して、前記差動入力手段の差動出力を各々自らの正／負入力端に入力してトラッキング及びラッチ動作を実施し、前記トラックモードの自らの正入力端及び負入力端と接地電圧端との間に各々互いに異なる電流パスを形成するトラッキング／ラッチ手段と、前記トラッキング／ラッチ手段の出力をラッチ及び出力するラッチ手段とを有することを特徴とする。

本発明は、例えば、１．８Ｖの低い電源電圧を用いる比較器において、上述したスイッチ及び抵抗の役割を行なうトランジスタＭＮ３の不安定な動作を改善するため、スイッチング機能をするトランジスタと抵抗役割をするトランジスタとに区分できるように配置し、両ノード間の電流パスを各々接地電圧端に形成することにより、トラックモードで増幅器として動作する場合、そのゲインを電圧及び電流の変化、または工程の変化に殆ど関係なく安定に維持できる効果がある。

次に、本発明に係る低電圧で安定的に動作する比較器を実施するための最良の形態の具体例を図面を参照しながら説明する。

図５は、本発明の一実施例に係るＡＤＣに用いられるＣＭＯＳ比較器を示す詳細回路図である。
図５を参照すると、本発明に係るＣＭＯＳ比較器は、差動入力部５０、トラッキング／ラッチ部５１、第２ラッチ部５２、及びスイッチング部５３を備えている。

差動入力部５０は、第１入力信号Ｖｉｎ１と第２入力信号Ｖｉｎ２を各々異なる入力（ｄｉｓｃｒｅｔｅ ｉｎｐｕｔ）として入力する２つのＰＭＯＳトランジスタＭ１、Ｍ２にて構成されている。
トラッキング／ラッチ部５１は、差動入力部５０の差動出力を自らの正／負入力端（第１ノードＮ１と第２ノードＮ２）に入力してトラッキングとラッチを実施する。ここで、トラッキング／ラッチ部５１は、トラックモードでのトラッキング動作のため差動入力部５０の負荷（ｌｏａｄ）として動作して差動増幅器動作を行なう。

また、トラッキング／ラッチ部５１は、第１ノードＮ１を正入力端として有し、第２ノードＮ２を負入力端として有する第１ラッチ部５１０と、インバータＩＮＶにより反転されたクロック信号Ｃｌｋをゲート入力とし、その一側が第１ノードＮ１に接続された第１スイッチングトランジスタＭ７と、第１スイッチングトランジスタＭ７の他側と接地電圧端ＧＮＤとの間にダイオード接続された第１ロードトランジスタＭ５と、インバータＩＮＶにより反転されたクロック信号Ｃｌｋをゲート入力とし、その一側が第２ノードＮ２に接続された第２スイッチングトランジスタＭ８と、第２スイッチングトランジスタＭ７の他側と接地電圧端ＧＮＤとの間にダイオード接続された第２ロードトランジスタＭ６とから構成される。

ここで、第１ラッチ部５１０は、第１ノードＮ１、即ち、自らの正入力端及び第２ノードＮ２、即ち、自らの負入力端とそのゲートが各々交差接続されたＮＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ３より構成される。
ここで、第１スイッチングトランジスタＭ７と第１ロードトランジスタＭ５とは、第１ノードＮ１から接地電圧端ＧＮＤとの間の第１電流パスＸを形成し、第２スイッチングトランジスタＭ８と第２ロードトランジスタＭ６とは、第２ノードＮ２から接地電圧端ＧＮＤとの間の第２電流パスＹを形成してトラッキング動作が実施されるが、詳細な動作は後述する。

また、第１ロードトランジスタＭ５と第２ロードトランジスタＭ６は、各々第１スイッチングトランジスタＭ７と第２スイッチングトランジスタＭ８のターンオン抵抗を無視できるほどに大きいものが好ましく、この場合、第１ロードトランジスタＭ５と第２ロードトランジスタＭ６は同じサイズを有するようにし、第１スイッチングトランジスタＭ７と第２スイッチングトランジスタＭ８も互いに同じサイズとなるようにすることが好ましい。

第２ラッチ部５２は、トラックモードで前状態の出力端Ｖｏｕｔ１、Ｖｏｕｔ２の電圧レベルを電源電圧端ＶＤＤの電圧レベルにリセットし、ラッチモードでトラッキング／ラッチ部５１の出力をラッチすることにより、出力端Ｖｏｕｔ１、Ｖｏｕ２を介してトラッキング／ラッチ部５１の出力を出力する。
第２ラッチ部５２は、クロック信号Ｃｌｋに応答して、出力端Ｖｏｕｔ１、即ち、自らの正入力端及び出力端Ｖｏｕｔ２、即ち、自らの負入力端とそのゲートとが各々交差接続されたＰＭＯＳトランジスタＭ１２及びＮＭＯＳトランジスタＭ１３より構成される。

スイッチング部５３は、クロック信号Ｃｌｋに応答して、第２ラッチ部５２とトラッキング／ラッチ部５１との間に形成され、第２ラッチ部５２とトラッキング／ラッチ部５１との接続／非接続をスイッチングする。
スイッチング部５３は、クロック信号ＣＬｋを各々自らのゲート入力とし、第２ラッチ部５２とトラッキング／ラッチ部５１の各正／負入力端間にソース−ドレイン経路が形成される第３スイッチングトランジスタＭ１０と第４スイッチングトランジスタＭ１１とから構成される。

また、第５スイッチングトランジスタＭ１４と第６スイッチングトランジスタＭ１５は、クロック信号Ｃｌｋを各々のゲートに受信し、クロック信号Ｃｌｋに応じて交互にオン−オフされてラッチモードからトラックモードに転換された時、第２ラッチ部５２によって出力端Ｖｏｕｔ１、Ｖｏｕｔ２をリセットするためにスイッチとして動作する。
第５スイッチングトランジスタＭ１４と第６スイッチングトランジスタＭ１５は、電源電圧端ＶＤＤと各出力端Ｖｏｕｔ１、Ｖｏｕｔ２との間にソース−ドレイン経路が形成されるように配置する。

また、ＰＭＯＳトランジスタＭ９は、ラッチモード動作の際ターンオンされて、バイアストランジスタＭ１６を経由して電源電圧端ＶＤＤと接地電圧端ＧＮＤとの間の電流パスを形成するソースフォロワとしての役割を行なうように配置する。これによりラッチモード動作の際、差動入力部５０はターンオフされる。

図６は、図５のＣＭＯＳ比較器におけるトラックモードの際の等価回路を示し、図７は、図５のＣＭＯＳ比較器におけるラッチモードの際の等価回路を示し、図８は、図５のＣＭＯＳ比較器の全体動作を示すタイミングチャートである。

以下、図５乃至図８を参照して本発明に係る比較器の動作を説明し、記述の簡略化のために各トランジスタはその記号で略記する。
ここで、クロック信号Ｃｌｋがロジック“ロー”では比較器がトラックモードで動作し、ロジック“ハイ”では比較器がラッチモードで動作すると仮定する。

まず、クロック信号Ｃｌｋがロジック“ロー”になると、Ｍ１とＭ２がターンオフされ、Ｍ９がターンオフされる。一方、Ｍ１４とＭ１５がターンオンされるので、Ｖｏｕｔ１とＶｏｕｔ２は電源電圧端ＶＤＤの電圧レベルとなる。
したがって、Ｖｉｎ１とＶｉｎ２の入力信号によりノードＮ２とノードＮ１の各々の電圧Ｖ_ｙとＶ_ｘはラッチされ、この時Ｍ７とＭ８がターンオンされ、それら自体のターンオン抵抗が大きい値を有するので、Ｍ７とＭ８と各々ダイオード接続したＭ５、Ｍ６を介して接地電圧端ＧＮＤへの電流パスが形成される。

その結果、図８のタイミングチャートに示すように、トラックモードとして動作され、Ｖ_ｘとＶ_ｙはラッチ及び増幅される。
このようなトラックモードにおいて、図５に示す比較器は、通常の差動増幅器として動作し、入力されるＶｉｎ１とＶｉｎ２のアナログ入力信号を増幅しながらトラッキングするが、この時、増幅器のＤＣ利得（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ ｇａｉｎ）（Ａ）は下記の数式２により計算される。

（数２）
Ａ＝Ｇｍ１／（Ｇｍ５−Ｇｍ３）
ここで、「Ｇｍ１」はＭ１のトランスコンダクタンスを、「Ｇｍ５」はＭ５のトランスコンダクタンスを、「Ｇｍ３」はＭ３のトランスコンダクタンスを各々示す。

図６に示すトラックモード等価回路を参照すると、上述した数式２においてＭ７のターンオン抵抗Ｒｏｎ７は（１／Ｇｍ５）と直列接続されているが、その値が（１／Ｇｍ５）に比べて極めて小さいため無視され、Ｍ５とＭ３の出力インピーダンス（Ｏｕｔｐｕｔ ｉｍｐｅｄａｎｃｅ）であるＲｏｎ５とＲｏｎ３もまた（１／Ｇｍ５）に並列接続されているが、その値が（１／Ｇｍ５）に比べて極めて大きいため無視された。

数式２に従って、本発明の比較器の回路でも分母（Ｇｍ５−Ｇｍ３）が正の値を維持するように設計すべきである。通常、Ｇｍ５値を大きくして正の値を維持することにより利得値が安定になるように設計すべきであり、Ｇｍ５の値が大きくなると、Ｖ_ｘとＶ_ｙが低くなって、その結果Ｍ７のターンオン抵抗値を減少させる。

ここで、Ｇｍ５とＧｍ３は、電源電圧としきい電圧の変化に関わりなく一定の値を維持し、単にバイアス電流（Ｂｉａｓ ｃｕｒｒｅｎｔ）だけがＧｍ５とＧｍ３の値に影響を及ぼす。よって、バイアス電流は、通常電源電圧としきい電圧の変化に関係なしに一定の値を維持するように設計される。Ｇｍ３の値がＧｍ５の値よりすこし小さく設計する場合、増幅器の利得を大幅増やすことができ、比較器の分解能（Ｒｅｓｏｌｕｔｉｏｎ）を向上させることができる。
Ｇｍ３とＧｍ５は、トランジスタ比率（Ｗ／Ｌ）を適切に定めることにより、製造工程変化や電源電圧の変化に関わりなく一定に維持できるため、比較器の安定した動作を保障する。

図８に示すように、トラックモードでＶ_ｘとＶ_ｙは各々増幅され、クロック信号Ｃｌｋがロジック“ロー”からロジック“ハイ”に転換（遷移）すると、Ｍ１、Ｍ２、Ｍ７、Ｍ８、Ｍ１４及びＭ１５は全てターンオフされる。従って、Ｍ７とＭ８はターンオフされることにより回路から実際上除去される。

Ｍ９がターンオンされることにより、ＶＤＤからＭ１６を経てＭ９及びＧＮＤへの電流パスが形成され、Ｍ１とＭ２はターンオフされる。
差動入力部５０のＰＭＯＳトランジスタＭ１、Ｍ２からの差電流は、ノードＮ１、Ｎ２の電圧Ｖ_ｘ、Ｖ_ｙ差に起因する。このような差電圧は、正（ｐｏｓｉｔｉｖｅ）増幅器により増幅されたものであって、Ｖ_ｘとＶ_ｙは、基準電圧に対する入力電圧により予め決定された側に分岐される。Ｖ_ｘとＶ_ｙはより一層増幅され、したがって出力電圧Ｖｏｕｔ１（＋）、Ｖｏｕｔ２（−）は、図８に示すような波形で出力される。

さらに具体的に説明すると、比較器がトラックモードである時は、Ｍ１とＭ２は、入力信号を受け取って増幅し、プリアンプとしての役割をする。このときに、Ｍ３、Ｍ４、Ｍ５及びＭ６は入力信号を受け取る。増幅された信号の利得は、差電圧（Ｖ_ｘ−Ｖ_ｙ）で現れる。

トラックモードでは、Ｍ１０とＭ１１は、ターンオフ状態となり、Ｍ１２、Ｍ１３、Ｍ１４及びＭ１５がＶ_ｘとＶ_ｙに影響を与えないようにし、Ｍ１４とＭ１５はターンオンされて、Ｖｏｕｔ１とＶｏｕｔ２は電源電圧端ＶＤＤの電圧レベルを有するようになる。これは前ラッチ状態が次のラッチモードに転換されるとき、電圧の極性を決定するメモリ効果（Ｍｅｍｏｒｙ ｅｆｆｅｃｔ）を除去する役割をする。すなわち、出力ラッチ状態をリセットする役割をする。

比較器がラッチモードに入ると、Ｍ１０とＭ１１はターンオンされ、Ｍ１４とＭ１５はターンオフされ、さらにＭ７とＭ８がターンオフされると、図７に示すように、典型的なラッチ回路として動作する。この時、Ｍ９のゲート電圧が接地電圧端ＧＮＤの電圧レベルに減少して、Ｍ１とＭ２に電流が流れないようになり、したがって、入力信号Ｖｉｎ１とＶｉｎ２がこれ以上第１ラッチ部５１０及び第２ラッチ部５２に影響を与えることができなくなる。

さらに、相対的に電圧が高い側のノードは、第１ラッチ部５１０及び第２ラッチ部５２のポジティブフィードバックを経て電源電圧端ＶＤＤと同等の電圧レベルを得、この時、Ｖ_ｘとＶ_ｙによりラッチモードに入る瞬間の状態は維持される。反対に、相対的に電圧が低い側のノードは接地電圧端ＧＮＤレベルの電圧を得て、デジタル信号を発生させる。図８に、このようなＶｏｕｔ１とＶｏｕｔ２の実際の出力の波形を示す。

上述したようになされる本発明による比較器は、比較器がトラッキングモードで動作する時、増幅器の利得をトランジスタのしきい電圧や電源電圧の変動に影響されないように設計することにより、電源電圧の変動、または工程変化に係る特性変化を防止でき、低い電源電圧でも安定な動作を確保できる。

尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。例えば、上述した本発明のアナログ比較器は、ＡＤＣのみでなく２アナログ信号を比較しなければならない機能を必要とする全ての装置の比較機能ブロックに適用できる。

上述したようになされる本発明によれば、比較器の利得を電源電圧変化と工程バリエーションに独立的な特性を有するように設計することにより、比較器の生産収率を向上させることのできるという効果を期待できる。

従来のＡＤＣに用いられるＣＭＯＳ比較器の構成を示すブロック図である。 図１の比較器をより詳細に示す回路図である。 図２のトラックモードにおける等価回路図である。 図２の全体動作を示すタイミングチャートである。 本発明の一実施例に係るＡＤＣに用いられるＣＭＯＳ比較器を示す詳細回路図である。 図５のトラックモードにおける等価回路図である。 図５のラッチモードにおける等価回路図である。 図５の全体動作を示すタイミングチャートである。

符号の説明

５０ 差動入力部
５１ トラッキング／ラッチ部
５１０ 第１ラッチ部
５２ 第２ラッチ部
５３ スイッチング部

Claims (7)

1. 一定周期を有するクロック信号に応じて、交互にトラックモード動作とラッチモード動作を行なうことにより、二つのアナログ入力信号を比較して１ビットのデジタル信号を出力する比較器において、
   前記二つのアナログ入力信号を各々異なる入力として入力する差動入力手段と、
   前記クロック信号に応答して、前記差動入力手段の差動出力を各々自らの正／負入力端に入力してトラッキング及びラッチ動作を実施し、前記トラックモードの自らの正入力端及び負入力端と接地電圧端との間に各々互いに異なる電流パスを形成するトラッキング／ラッチ手段と、
   前記トラッキング／ラッチ手段の出力をラッチ及び出力するラッチ手段とを有することを特徴とする低電圧で安定的に動作する比較器。
   
2. 前記トラッキング／ラッチ手段は、前記正／負入力端を有するラッチ部と、
   前記クロック信号をゲート入力とし、その一側が前記正入力端に接続された第１スイッチングトランジスタと、
   前記第１スイッチングトランジスタの他側と接地電圧端との間にダイオード接続された第１ロードトランジスタと、
   前記クロック信号をゲート入力とし、その一側が前記負入力端に接続された第２スイッチングトランジスタと、
   前記第２スイッチングトランジスタの他側と接地電圧端との間にダイオード接続された第２ロードトランジスタとを有することを特徴とする請求項１に記載の低電圧で安定的に動作する比較器。
3. 前記第１及び第２ロードトランジスタは、各々前記第１及び第２スイッチングトランジスタのターンオン抵抗を無視できるほど充分に大きいことを特徴とする請求項２に記載の低電圧で安定的に動作する比較器。
4. 前記第１スイッチングトランジスタと前記第２スイッチングトランジスタは、同等のサイズ（ｓｉｚｅ）を有し、前記第１ロードトランジスタと前記第２ロードトランジスタとは同等のサイズを有することを特徴とする請求項２に記載の低電圧で安定的に動作する比較器。
5. 前記ラッチ部は、その各々のゲートが前記正入力端及び前記負入力端と各々交差接続された第１トランジスタ及び第２トランジスタを有することを特徴とする請求項２に記載の低電圧で安定的に動作する比較器。
6. 前記クロック信号に応答して、前記ラッチ手段と前記トラッキング／ラッチ手段との間の接続／切断をスイッチングするためのスイッチング手段をさらに有することを特徴とする請求項１に記載の低電圧で安定的に動作する比較器。
7. 前記スイッチング手段は、前記クロック信号を各々自らのゲート入力とし、前記ラッチ手段と前記トラッキング／ラッチ手段の各正／負入力端間にソース−ドレイン経路が形成される第３及び第４スイッチングトランジスタを有することを特徴とする請求項６に記載の低電圧で安定的に動作する比較器。

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