JP4192348B2

JP4192348B2 - Semiconductor device

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Publication number: JP4192348B2
Application number: JP22504499A
Authority: JP
Inventors: 良彦磯部; 秀敏河合
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-08-09
Filing date: 1999-08-09
Publication date: 2008-12-10
Anticipated expiration: 2019-08-09
Also published as: JP2001053148A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関する。
【０００２】
【従来の技術】
ＬＳＩ等の半導体装置の製造では、多数のＬＳＩチップを一時に形成するウェハプロセスの後、ダイシング工程において、各ＬＳＩチップを画成するスクライブラインに沿ってウェハを切断し、個々のＬＳＩチップに分割される。
【０００３】
多層配線構造のＬＳＩにおいては、スクライブラインは、完全平坦化の要請から回路部と同じようにシリコン基板の上に層間絶縁膜が積層する構造となっている。かかる構造の場合、ダイシング工程において、層間絶縁膜に切断面から回路部の方に向かってクラックが発生しやすく、チップ歩留まりが低下する原因となる。
【０００４】
かかるクラックを防止するには、ダイシング工程に先立ち、予めスクライブラインの層間絶縁膜を除去しておく方法があるが、工程が複雑化する。そこで、特開平２−１８８９４２号公報には、回路部の配線層や、接続孔（コンタクトホールやスルーホール）をパターニングする際に、図１０に示すように、一緒に、回路部の外郭をなすようにダミーパターンをパターニングしておき、配線層のダミーパターン９２１，９２２，９２３や接続孔への埋め込み層のダミーパターン９１１，９１２，９１３が積層してなる層間絶縁膜分離帯を形成して層間絶縁膜９０１，９０２，９０３を回路部側とスクライブライン側とに分離することで、クラックが回路部に達するのを防止するようにしたものがある。
【０００５】
【発明が解決しようとする課題】
ところで、配線層９２１〜９２３には、配線材として優れた導電性を有し融点が十分に高いＡｌ等が通常用いられる。また、埋め込み層９１１〜９１３には、例えばＰ（プラズマ）−ＣＶＤにより成膜したＷが用いられ、Ｗの密着性の向上やＰ−ＣＶＤに対する層間絶縁膜の保護を目的としてＴｉＮ等の密着層９３１〜９３３が形成される。このＴｉＮ等は水分に対して耐性があるが、上記Ａｌ等は十分な耐性がない。したがって、クラックは阻止することはできても、クラックが配線層ダミーパターンに達したときに水分等の侵入をブロックするのは難しい。
【０００６】
本発明は上記実情に鑑みなされたもので、クラック防止に加えて水分の侵入等をも好適に防止することのできる半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１記載の発明では、配線層、層間絶縁膜を貫通する接続孔内に形成した埋め込み層のそれぞれに上記回路部の外郭をなすようにダミーパターンを形成し、配線層のダミーパターンと埋め込み層のダミーパターンとを積層してなる層間絶縁膜分離帯を具備せしめる。かつ、該層間絶縁膜分離帯には、上記接続孔のダミーパターンに上記配線層のダミーパターンの内側または外側にはみ出す部分を設け、上記接続孔のダミーパターンを、上記配線層のダミーパターンの上面とともに下層の層間絶縁膜の上面に達する深さに形成する。そして、上記埋め込み層を上記接続孔内に密着せしめる耐蝕性の密着層のダミーパターンを、上記半導体基板から最上層の層間絶縁膜の上端に到る全範囲に形成する。
【０００８】
層間絶縁膜分離帯に密着層が半導体基板から最上層の層間絶縁膜の上端に到る全範囲に形成され、これが回路部の外郭をなすので、ダイシングによる切断面からの水分等の侵入をブロックすることができる。
接続孔ダミーパターンが下層の層間絶縁膜の上面まで達しているので、ここに形成された密着層は配線層ダミーパターンによって途切れることなく上記下層の層間絶縁膜の上面に到る範囲に形成される。接続孔パターニング用の露光マスクの接続孔ダミーパターン部を違えるだけで工程を追加することなく従来の通常のウェハプロセスにより製造でき、適用が容易である。
【０００９】
請求項２記載の発明では、配線層、層間絶縁膜を貫通する接続孔内に形成した埋め込み層のそれぞれに上記回路部の外郭をなすようにダミーパターンを形成し、配線層のダミーパターンと埋め込み層のダミーパターンとを積層してなる層間絶縁膜分離帯を具備せしめる。かつ、少なくとも所定の層間絶縁膜とその下層の配線層のダミーパターンとの間に該配線層ダミーパターンの側壁を被覆するように別の保護膜を形成するとともに、上記層間絶縁膜分離帯において、上記接続孔のダミーパターンに上記配線層のダミーパターンの内側または外側にはみ出す部分を設け、上記接続孔のダミーパターンを、上記配線層のダミーパターンの上面とともに下層の層間絶縁膜の上面に達する深さに形成する。そして、少なくとも上記所定の層間絶縁膜より下層側に位置する部分では埋め込み層のダミーパターンをその接続孔のダミーパターン内に密着せしめる耐蝕性の密着層のダミーパターンを、上記半導体基板から上記別の保護膜に到る範囲に形成する。
【００１０】
別の保護膜が所定の層間絶縁膜の下層の配線層から下側をカバーする。また、該別の保護膜より下層側の層間絶縁膜分離帯は、上記配線層の直下から半導体基板に到る全範囲を、密着層ダミーパターンが回路部の外郭をなすので素子部は水分等の侵入から十分にブロックされる。
接続孔ダミーパターンが下層の層間絶縁膜の上面まで達しているので、ここに形成された密着層は配線層ダミーパターンによって途切れることなく上記下層の層間絶縁膜の上面に到る範囲に形成される。接続孔パターニング用の露光マスクの接続孔ダミーパターン部を違えるだけで工程を追加することなく従来の通常のウェハプロセスにより製造でき、適用が容易である。
【００１４】
請求項３記載の発明では、上記接続孔のダミーパターンが上記配線層のダミーパターンの内側にのみはみ出す部分を有するように形成された層間絶縁膜と、上記接続孔のダミーパターンが上記配線層のダミーパターンの外側にのみはみ出す部分を有するように形成された層間絶縁膜とを交互に積層する。
【００１５】
接続孔ダミーパターンのはみ出し部分が下層の配線層の内側または外側に偏しないので、層間絶縁膜分離帯をコンパクトにすることができる。
【００１６】
上記ダミーパターンは、請求項４記載の発明のように回路部を囲み枠状に形成することができ、請求項５記載の発明のように上記回路部を囲み飛び石状に形成することができる。
【００１７】
【発明の実施の形態】
（第１実施形態）
図１（Ａ）に本発明を適用したＬＳＩの要部断面を示し、（Ｂ）に該ＬＳＩのウェハプロセスにおけるウェハの上面を示す。ウェハ１には多数の矩形のチップ１ａが形成され、各チップ１ａはスクライブライン１ｂにより画成されている。各チップ１ａには、チップ側縁部に沿ってチップ１ａ側縁から１０〜１００ｎｍ後退した位置に、チップ本体部分である回路部１１を囲み枠状に層間絶縁膜分離帯１２が形成してある。層間絶縁膜分離帯１２は後述するように回路部１１と一緒に工程の追加なく形成される。
【００１８】
図１（Ａ）中左側は回路部１１であり、図中右側は層間絶縁膜分離帯１２である。回路部１１は素子部１１１の上層に配線部１１２を形成してなる。図例の素子部１１１は素子分離にＳＴＩが用いられたＭＯＳトランジスタで、半導体基板たるＳｉ基板２の表面にトランジスタ領域を画成するトレンチ２１が形成され、これに素子分離酸化膜２２が埋設してある。上記トランジスタ領域にはＳｉ基板２の表層にソース２０１、ドレイン２０２が形成され、Ｓｉ基板２の表面に紙面に対して直交方向に帯状にゲート酸化膜３１およびゲート電極３２が形成してある。ゲート電極３２の電圧によりソース２０１とドレイン２０２間のチャネル電流を制御する。
【００１９】
配線部１１２について説明する。配線部１１２はチップ全体に複数の層間絶縁膜４１，４２，４３が積層し、層間絶縁膜４１，４２，４３の上面にはそれぞれ配線層７１，７２，７３がパターニングしてある。層間絶縁膜４１〜４３はそれぞれＰ−ＴＥＯＳ／Ｏ₃−ＴＥＯＳ／Ｐ−ＴＥＯＳの三層の酸化膜であり、各配線層７１〜７３はＡｌＣｕ層７１ｂ，７２ｂ，７３ｂを上下からＴｉＮ／Ｔｉ層７１ａ，７２ａ，７３ａとＴｉＮ／Ｔｉ層７１ｃ，７２ｃ，７３ｃとではさんだサンドイッチ構造となっている。
【００２０】
配線部１１２の層間の導通はＷプラグを用いる。各層間絶縁膜４１〜４３には接続孔たるコンタクトホール４１０、スルーホール４２０，４３０が形成してあり、コンタクトホール４１０、スルーホール４２０，４３０には、その表面に成膜形成される密着層５１，５２，５３、接続孔４１０〜４３０に埋め込まれる埋め込み層６１，６２，６３が形成されている。これにより、素子部１１１の拡散層すなわちソース２０１、ドレイン２０２は配線層７１と導通し、また、配線層７１〜７３間が導通し、回路が形成される。
【００２１】
最上層の配線層７３の上層にはＰ−ＳｉＮを成膜してなる保護膜８が形成してあり、水分、ナトリウムや重金属等から回路部１１を保護している。
【００２２】
層間絶縁膜分離帯１２は、接続孔４１０〜４３０のダミーパターン４１０１，４２０１，４３０１（後述する図２〜図５参照）に形成された密着層５１〜５３のダミーパターン５１１，５２１，５３１および埋め込み層６１〜６３のダミーパターン６１１，６２１，６３１、ならびに配線層７１〜７３のダミーパターン７１１，７２１，７３１により形成される。接続孔ダミーパターン４１０１〜４３０１と配線層ダミーパターン７１１〜７３１とは、互いに略重なるように、かつ回路部１１を囲み枠状に形成してあり、回路部１１の外郭をなしている。このように、層間絶縁膜分離帯１２は、各ダミーパターン５１１〜７３１により、最下層の層間絶縁膜４１から最上層の層間絶縁膜４３に到る厚さの積層体をなしており、層間絶縁膜４１〜４３を回路部１１側とスクライブライン１ｂ側とに分離している。しかして、ダイシング工程においてスクライブライン１ｂに沿ってウェハ１を切断し、層間絶縁膜４１〜４３に切断面からクラックが入っても回路部１１は保護される。
【００２３】
また、第２層の接続孔ダミーパターン４１０２は、第１層の配線層ダミーパターン７１１の内寸よりも小さく配線層ダミーパターン７１１の内側にはみ出しており、深さが第１層の層間絶縁膜４１の上面まである。また、第３層の接続孔ダミーパターン４１０３は、第２層の配線層ダミーパターン７２１の外寸よりも大きく配線層ダミーパターン７２１の外側にはみ出しており、深さが第２層の層間絶縁膜４２の上面まである。そして、このはみ出し部では、密着層ダミーパターン５２１，５３１は下端が下層の層間絶縁膜４１，４２上面に達しており、密着層ダミーパターン５１１〜５３１が、回路部１１の外周に、Ｓｉ基板２の上面から最上層の層間絶縁膜４３の下面に到る厚さ方向の全範囲をカバーするバリアを形成する。これにより、ダイシング時に発生する上記クラックに沿って層間絶縁膜分離帯１２まで水分が達しても、密着層ダミーパターン５１１〜５３１によってブロックされ、回路部１１への侵入は阻止される。
【００２４】
かかる半導体装置を製造する製造方法について説明する。図２、図３、図４、図５は本半導体装置のウェハプロセスの各過程を示すウェハの断面図である。
【００２５】
先ず、素子部１１１が公知のＬＳＩプロセスにより形成される。すなわち、Ｓｉ基板２の表面にフォトリソグラィーおよびエッチングにより、トランジスタ領域を画成するトレンチ２１を形成し、全面にＴＥＯＳ等の酸化膜を堆積する。堆積した酸化膜をＣＭＰ法により平坦化し、全面エッチバックを行いトレンチ２１に埋設した酸化膜２２のみを残す。その後、不純物注入によりウェルを形成し、さらにゲート酸化膜となる酸化膜およびゲート電極となるｐｏｌｙ−Ｓｉを成膜し、これらをフォトリソグラィーおよびエッチングによりパターニングしてゲート酸化膜３１およびゲート電極３２を形成する。
【００２６】
次いで、不純物注入を行いシリコン基板２のゲート酸化膜３１およびゲート電極３２の両側位置にソース２０１、ドレイン２０２をセルフアラインで形成する。
【００２７】
次いで配線工程を行う。本半導体装置は３層配線であり（図１）、配線工程は３回行われる。先ず、第１層の層間絶縁膜４１を形成し、素子部１１１（ソース２０１、ドレイン２０２、ゲート電極３２）との導通をとるため、層間絶縁膜４１にこれを貫通するコンタクトホール４１０を形成する。コンタクトホール４１０の形成では、回路部１１外周のダミーパターン４１０１を一緒に形成する。コンタクトホールダミーパターン４１０１は回路部１１を囲み枠状に形成される。
【００２８】
素子部１１１へのコンタクトはＷプラグを用いる。すなわち、ウェハ１全面に密着層となるＴｉＮ／Ｔｉを堆積し、次いで埋め込み層となるＷを堆積する。Ｗ堆積後に全面エッチバックしてコンタクトホール４１０のみＴｉＮ／ＴｉおよびＷを残し、密着層５１、埋め込み層６１を形成する。このときコンタクトホールダミーパターン４１０１に密着層ダミーパターン５１１、埋め込み層ダミーパターン６１１が形成される。
【００２９】
そして、第１層の配線層となるＴｉ、ＴｉＮ、ＡｌＣｕ、Ｔｉ、ＴｉＮをこの順に成膜し、これをフォトリソグラフィーおよびエッチングによりパターニングして、ＡｌＣｕ層７１ｂを上下からＴｉＮ／Ｔｉ層７１ａ，７１ｃがはさむ第１層の配線層７１を形成する。このパターニングで、回路部１１外周のダミーパターン７１１を一緒に形成する。配線層ダミーパターン７１１は、コンタクトホールダミーパターン４１０１よりも幅広の枠状で、かつコンタクトホールダミーパターン４１０１全体をカバーする形状とする（図２の（Ａ））。
【００３０】
次いで、第２層の配線工程を行う。先ず、３種類の酸化膜を順次堆積し、Ｐ−ＴＥＯＳ／Ｏ₃−ＴＥＯＳ／Ｐ−ＴＥＯＳからなる層間絶縁膜４２を成膜し、ＣＭＰにより平坦化する（図２（Ｂ））。
【００３１】
次いで、層間絶縁膜４２に第１層の配線層７１との導通をとるため、層間絶縁膜４２にこれを貫通するスルーホール４２０を形成する。スルーホール４２０の形成では、回路部１１外周のダミーパターン４２０１を一緒に形成する。スルーホールダミーパターン４２０１は回路部１１を囲む枠状に形成される。スルーホールダミーパターン４２０１は、第１層の配線層７１の幅よりもやや狭幅で、その内寸は配線層ダミーパターン７１１よりも小さくしてあり、配線層ダミーパターン７１１の内側へはみ出す部分を有している。したがってスルーホールダミーパターン４２０１を形成するための層間絶縁膜４２のエッチングで、下層の層間絶縁膜４１の上面および配線層ダミーパターン７１１の内側の側面が露出する（図２の（Ｃ））。なお、配線層７１の厚さの分、配線層７１の上面は長くエッチングガスにさらされることになるが、通常のプロセスで用いられる選択比のものであれば、問題はない。
【００３２】
第１層の配線層７１との導通はＷプラグを用いる。すなわち、ウェハ１全面に密着層となるＴｉＮ／Ｔｉを堆積し、次いで埋め込み層となるＷを堆積する。Ｗ堆積後に全面エッチバックしてスルーホール４２０のみＴｉＮ／ＴｉおよびＷを残し、第２層の密着層５２、埋め込み層６２を形成する。このときスルーホールダミーパターン４２０１に密着層ダミーパターン５２１、埋め込み層ダミーパターン６２１が形成される（図３の（Ｄ））。上記のごとく、下層の層間絶縁膜４１の上面および配線層ダミーパターン７１１の内側の側面が露出しているので、密着層ダミーパターン５２１は層間絶縁膜４２の上端から下層の層間絶縁膜４１の上面に到る全範囲に形成される。
【００３３】
そして、第１層の配線層７１と同様に、第２層の配線層となるＴｉ、ＴｉＮ、ＡｌＣｕ、Ｔｉ、ＴｉＮをこの順に成膜し、これをフォトリソグラフィーおよびエッチングによりパターニングして、ＡｌＣｕ層７２ｂを上下からＴｉＮ／Ｔｉ層７２ａ，７２ｃではさむ第２層の配線層７２を形成する。このパターニングで、回路部１１外周の配線層ダミーパターン７２１を一緒に形成する。配線層ダミーパターン７２１は、スルーホールダミーパターン４２０１よりも幅広の枠状で、かつスルーホールダミーパターン４２０１を全体にカバーする形状とする（図３の（Ｅ））。
【００３４】
次いで、第３層の配線工程を行う。先ず、３種類の酸化膜を順次堆積し、Ｐ−ＴＥＯＳ／Ｏ₃−ＴＥＯＳ／Ｐ−ＴＥＯＳからなる層間絶縁膜４３を形成し、ＣＭＰにより平坦化する（図４の（Ｆ））。
【００３５】
次いで、層間絶縁膜４３に第２層の配線層７２との導通をとるため、層間絶縁膜４３にこれを貫通するスルーホール４３０を形成する。スルーホール４３０の形成では、回路部１１外周のダミーパターン４３０１を一緒に形成する。スルーホールダミーパターン４３０１は回路部１１を囲む枠状に形成される。スルーホールダミーパターン４３０１は、第２層の配線層ダミーパターン７２１の幅よりもやや狭幅で、その外寸は配線層ダミーパターン７２１よりも小さくしてあり、配線層ダミーパターン７２１の外側へはみ出す部分を有している。したがってスルーホールダミーパターン４３０１を形成するための層間絶縁膜４３のエッチングで、下層の層間絶縁膜４２の上面および配線層ダミーパターン７２１の外側の側面が露出する（図４の（Ｇ））。
【００３６】
第２層の配線層７２との導通はＷプラグを用いる。すなわち、ウェハ１全面に密着層となるＴｉＮ／Ｔｉを堆積し、次いで埋め込み層となるＷを堆積する。Ｗ堆積後に全面エッチバックしてスルーホール４３０のみＴｉＮ／ＴｉおよびＷを残し、第３層の密着層５３、埋め込み層６３を形成する。このときスルーホールダミーパターン４３０１に密着層ダミーパターン５３１、埋め込み層ダミーパターン６３１が形成される（図５の（Ｈ））。上記のごとく、下層の層間絶縁膜４２の上面および配線層ダミーパターン７２１の外側の側面が露出しているので、密着層ダミーパターン５３１は層間絶縁膜４３の上端から下層の層間絶縁膜４２の上面に到る全範囲に形成される。
【００３７】
そして、第１層、第２層の配線層７１，７２と同様に、第３層の配線層となるＴｉ、ＴｉＮ、ＡｌＣｕ、Ｔｉ、ＴｉＮをこの順に成膜し、これをフォトリソグラフィーおよびエッチングによりパターニングして、ＡｌＣｕ層７３ｂを上下からＴｉＮ／Ｔｉ層７３ａ，７３ｃではさむ第３層の配線層７３を形成する（図５の（Ｉ））。このパターニングで、回路部１１外周の配線層ダミーパターン７３１を一緒に形成する。配線層ダミーパターン７３１は、スルーホールダミーパターン４３０１よりも幅広の枠状で、かつスルーホールダミーパターン４３０１を全体にカバーする形状とする。
【００３８】
この後、Ｐ−ＳｉＮ等の保護膜８を成膜し、フォトリソグラィーおよびエッチングにより図示しないボンディングパッド部を開口する。
【００３９】
このように、特別な工程を追加することなく配線工程における露光マスクの変更のみで図１の半導体装置を製造することができる。
【００４０】
また、第１層、第２層の層間絶縁膜４２，４３のスルーホール４２０，４３０のパターニングではスルーホールダミーパターン４２０１，４３０１に、下層の配線層ダミーパターン７１１，７２１の内側または外側にはみ出す部分をつくる必要があるが、本実施形態によれば、片側にのみはみだし部を形成しているのでスルーホールダミーパターン４２０１，４３０１、配線層ダミーパターン７１１，７２１をそれぞれ最小加工寸法でつくることができる。
【００４１】
また、第２層の配線工程で、層間絶縁膜４２に形成するスルーホールダミーパターン４２０１を、第１層の配線層ダミーパターン７１１の内側にはみ出す部分のみを有するように形成し、第３層の配線工程で、層間絶縁膜４３に形成するスルーホールダミーパターン４３０１を、逆に第２層の配線層ダミーパターン７２１の外側にはみ出す部分のみを有するように形成するので、平面的にみた場合、３層配線であっても層間絶縁膜分離帯１２の幅はあまり拡がらず、省スペースである。勿論、層間絶縁膜分離帯１２に十分なスペースを確保することができれば、いずれのスルーホールダミーパターンについても、はみ出し部分が下層の配線層の内側または外側のいずれかのみに形成されるように設定してもよい。
【００４２】
また、第１層のスルーホールダミーパターン４２０１の幅をｗ_TH1、第２層のスルーホールダミーパターン４３０１の幅をｗ_TH2、第１層の配線層ダミーパターン７１１の幅をｗ_AL1、第２層の配線層ダミーパターン７２１の幅をｗ_AL2、第３層の配線層ダミーパターン７３１の幅をｗ_AL3として、ｗ_AL3＞ｗ_TH2＞ｗ_AL2＞ｗ_TH1＞ｗ_AL1として、各スルーホールダミーパターン４２０１，４３０１に下層の配線層ダミーパターン７１１，７２１の内側および外側の両方にはみだし部分を設けることもできる。なお、この場合、スルーホールダミーパターン４２０１，４３０１の幅ｗ_TH1，ｗ_TH2によっては密着層５２，５３形成後のＷの埋め込み性が十分でなくなるおそれがあるので、図６に示すように、スルーホールダミーパターン４２０１，４３０１を、下層の配線層ダミーパターン７１１，７２１の内側にはみだすパターンと、外側にはみだすパターンとの二重に形成し、各埋め込み層ダミーパターン６２１，６３１の幅を減じるのがよい。
【００４３】
また、ダミーパターンは回路部を囲み枠状に形成しているが別の形状とすることもでき、これを図７に示す。図７は、第１層の配線層７１のダミーパターン７１１、配線層７１と第２層の配線層７２とを導通するためのスルーホール４２０のダミーパターン４２０１のレイアウトで、配線層ダミーパターン７１１は、上述のごとく回路部１１を囲み枠状に形成してあるが、スルーホールダミーパターン４２０１は回路部１１を囲み飛び石状に形成してある。スルーホールダミーパターン４２０１により形成される埋め込み層ダミーパターン６２１は飛び石状の形状を与えられ、回路部１１の外郭をなしている。
【００４４】
この場合も、図のように、スルーホールダミーパターン４２０１の内寸を図例のように下層の配線層ダミーパターン７１１よりも小さくして全体に回路部１１側に寄せるかまたは外寸を配線層ダミーパターン７１１よりも大きくして全体に回路部１１側から遠ざけることでスルーホールダミーパターン４２０１に配線層ダミーパターン７１１の内側または外側にはみ出す部分を設けて水分を確実にブロックする密着層ダミーパターン５２１を形成することができる。なお、図示されないコンタクトホールダミーパターン４１０１、スルーホールダミーパターン４３０１も同様に飛び石状に形成することができる。
【００４５】
この変形例では、ダミーパターン４２０１の、飛び石状に配された孔パターン部分４２０１１同志の間隔がプロセス条件の許す限りなるべく狭くなるように、例えば最小加工寸法でダミーパターン４２０１を形成するのがよい。また、各孔パターン部分４２０１１も最小加工寸法にて形成することができる。
【００４６】
また、配線層ダミーパターン７１１は、スルーホールダミーパターン４２０１の孔パターン部分４２０１１位置をカバーしていれば、同様に飛び石状に形成することもできる。
【００４７】
（第２実施形態）
図８、図９により、本発明の第２実施形態になる半導体装置およびその製造方法を説明する。図中、図１〜図５と同じ番号を付した部分は実質的に第１実施形態と同じ作動をするので、第１実施形態との相違点を中心に説明する。
【００４８】
図８において、第１層の層間絶縁膜４１および第１層の配線層７１と、第２層の層間絶縁膜４２との間には、全面に保護膜８と同じＰ−ＳｉＮにより別の保護膜８Ａが形成してある。拡散層２０１，２０２と第１層の配線層７１との導通をとるためのスルーホール４２０は、第２層の層間絶縁膜４２、別の保護膜８Ａを貫通して形成してある。
【００４９】
なお、スルーホールダミーパターン４２０１，４３０１は、全体が下層の配線層７１，７２上に形成され、配線層７１，７２からはみ出る部分は非形成である。
【００５０】
かかる構成によれば、上記別の保護膜８Ａが第１層の配線層７１から下をカバーし、配線層ダミーパターン７１１の上面および側面も被覆している。また、層間絶縁膜分離帯１２は、第１層の密着層ダミーパターン５１１がＳｉ基板２の上面から上記配線層７１の上層の層間絶縁膜４２の下面に到る範囲に形成され、回路部１１を囲むバリアとなっているから、素子部１１１は水分等に対して保護されている。
【００５１】
次に製造方法について説明する。第１実施形態と同様に素子部１１１の形成後、第１層の層間絶縁膜４１を堆積し、コンタクトホール４１０内に密着層５１および埋め込み層６１を形成し、第１層の配線層７１を形成する（図９の（Ａ））。
【００５２】
次いで、配線層７１の上層にＰ−ＳｉＮを成膜し、別の保護膜８Ａを形成する（図９の（Ｂ））。
【００５３】
この後、第１実施形態と基本的に同じ工程を経て図８となる。なお、スルホール４２０，４３０、配線層７２，７３の平面形状が第１実施形態と異なるので、、そのための露光マスクのみが第１実施形態と相違する。
【００５４】
なお、本実施形態では、別の保護膜は第１層の配線層の上層に形成しているが、最上層に到る途中の層の配線層の上層であればよい。この場合は、層間絶縁膜分離帯のうち、最下層の層間絶縁膜から、別の保護膜の下層の層間絶縁膜に到る範囲に、第１実施形態のごとく、層間絶縁膜を回路部側とスクライブライン側とに分離する密着層ダミーパターンを形成する。
【００５５】
また、別の保護膜８Ａより上層側も第１実施形態のように接続孔ダミーパターンを形成して密着層ダミーパターンを表面保護膜に到るまで配置するようにしても勿論よい。
【図面の簡単な説明】
【図１】（Ａ）は本発明の半導体装置の断面図であり、（Ｂ）は本発明の半導体装置の上面図である。
【図２】（Ａ），（Ｂ），（Ｃ）は上記半導体装置の製造過程における第１、第２、第３のウェハの断面図である。
【図３】（Ｄ），（Ｅ）は上記半導体装置の製造過程における第４、第５のウェハの断面図である。
【図４】（Ｆ），（Ｇ）は上記半導体装置の製造過程における第６、第７のウェハの断面図である。
【図５】（Ｈ），（Ｉ）は上記半導体装置の製造過程における第８、第９のウェハの断面図である。
【図６】本発明の半導体装置の変形例の断面図である。
【図７】本発明の半導体装置の別の変形例のレイアウト図である。
【図８】本発明の別の半導体装置の断面図である。
【図９】（Ａ），（Ｂ）は上記半導体装置の製造過程における第１、第２のウェハの断面図である。
【図１０】従来の半導体装置の代表例の断面図である。
【符号の説明】
１ウェハ
１ａチップ
１１回路部
１１１素子部
１１２配線部
１２層間絶縁層分離帯
１ｂスクライブライン
２Ｓｉ基板（半導体基板）
４１，４２，４３層間絶縁膜
４１０コンタクトホール（接続孔）
４２０，４３０スルーホール（接続孔）
４１０１，４２０１，４３０１ダミーパターン
５１，５２，５３密着層
５１１，５２１，５３１ダミーパターン
６１，６２，６３埋め込み層
６１１，６２１，６３１ダミーパターン
７１，７２，７３配線層
７１１，７２１，７３１ダミーパターン
８保護膜
８Ａ別の保護膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device.
[0002]
[Prior art]
In the manufacture of semiconductor devices such as LSI, after the wafer process that forms a large number of LSI chips at a time, the wafer is cut along the scribe lines that define each LSI chip in the dicing process and divided into individual LSI chips. Is done.
[0003]
In an LSI having a multilayer wiring structure, the scribe line has a structure in which an interlayer insulating film is laminated on a silicon substrate in the same manner as a circuit portion because of a demand for complete planarization. In the case of such a structure, in the dicing process, cracks are likely to occur in the interlayer insulating film from the cut surface toward the circuit portion, which causes a reduction in chip yield.
[0004]
In order to prevent such cracks, there is a method in which the interlayer insulating film of the scribe line is removed in advance prior to the dicing process, but the process becomes complicated. Therefore, in Japanese Patent Laid-Open No. 2-188492, when patterning a wiring layer and a connection hole (contact hole or through hole) of a circuit part, as shown in FIG. 10, an outline of the circuit part is formed together. In this way, the dummy pattern is patterned in such a manner that an interlayer insulating film isolation band formed by stacking the dummy patterns 921, 922, 923 of the wiring layer and the dummy patterns 911, 912, 913 of the buried layer in the connection hole is formed. Some insulating films 901, 902, and 903 are separated into a circuit portion side and a scribe line side to prevent cracks from reaching the circuit portion.
[0005]
[Problems to be solved by the invention]
By the way, for the wiring layers 921 to 923, Al or the like which has excellent conductivity as a wiring material and has a sufficiently high melting point is usually used. For the buried layers 911 to 913, for example, W formed by P (plasma) -CVD is used, and an adhesion layer such as TiN is used for the purpose of improving the adhesion of W and protecting the interlayer insulating film against P-CVD. 931-933 are formed. TiN and the like are resistant to moisture, but the Al and the like are not sufficiently resistant. Therefore, even though the crack can be prevented, it is difficult to block the entry of moisture or the like when the crack reaches the wiring layer dummy pattern.
[0006]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device that can suitably prevent intrusion of moisture in addition to preventing cracks.
[0007]
[Means for Solving the Problems]
  According to the first aspect of the present invention, a dummy pattern is formed in each of the buried layer formed in the connection hole penetrating the wiring layer and the interlayer insulating film so as to form the outline of the circuit portion, and the dummy pattern of the wiring layer is buried. An interlayer insulating film separation band formed by laminating a dummy pattern of layers is provided. And in the interlayer insulation film separation zone,A portion of the connection hole dummy pattern that protrudes inside or outside the dummy pattern of the wiring layer is provided, and the connection hole dummy pattern has a depth that reaches the upper surface of the lower interlayer insulating film together with the upper surface of the dummy pattern of the wiring layer. To form. AndA dummy pattern of a corrosion-resistant adhesion layer for adhering the buried layer in the connection hole is formed in the entire range from the semiconductor substrate to the upper end of the uppermost interlayer insulating film.
[0008]
  An adhesion layer is formed in the interlayer insulating film separation zone in the entire range from the semiconductor substrate to the upper end of the uppermost interlayer insulating film, and this forms the outer part of the circuit part, thus blocking the entry of moisture etc. from the cut surface by dicing can do.
  Since the connection hole dummy pattern reaches the upper surface of the lower interlayer insulating film, the adhesion layer formed here is formed in a range reaching the upper surface of the lower interlayer insulating film without being interrupted by the wiring layer dummy pattern. . By simply changing the connection hole dummy pattern part of the exposure mask for connection hole patterning, it can be manufactured by a conventional ordinary wafer process without adding a process, and application is easy.
[0009]
  According to a second aspect of the present invention, a dummy pattern is formed so as to form an outline of the circuit portion in each of the buried layer formed in the connection hole penetrating the wiring layer and the interlayer insulating film, and the dummy pattern of the wiring layer is buried. An interlayer insulating film separation band formed by laminating a dummy pattern of layers is provided. And while forming another protective film so as to cover the sidewall of the wiring layer dummy pattern between at least the predetermined interlayer insulating film and the dummy pattern of the wiring layer below it, in the interlayer insulating film separation zone,A portion of the connection hole dummy pattern that protrudes inside or outside the dummy pattern of the wiring layer is provided, and the connection hole dummy pattern has a depth that reaches the upper surface of the lower interlayer insulating film together with the upper surface of the dummy pattern of the wiring layer. To form. AndAt least in the portion located below the predetermined interlayer insulating film, the dummy pattern of the corrosion-resistant adhesion layer that brings the dummy pattern of the buried layer into close contact with the dummy pattern of the connection hole is transferred from the semiconductor substrate to the other protective film. It forms in the range which reaches.
[0010]
  Another protective film covers the lower side from the wiring layer under the predetermined interlayer insulating film. In addition, the interlayer insulating film isolation band on the lower layer side from the other protective film covers the entire range from immediately below the wiring layer to the semiconductor substrate, and the adhesion layer dummy pattern forms the outline of the circuit portion, so that the element portion has moisture, etc. Is well blocked from intrusion.
  Since the connection hole dummy pattern reaches the upper surface of the lower interlayer insulating film, the adhesion layer formed here is formed in a range reaching the upper surface of the lower interlayer insulating film without being interrupted by the wiring layer dummy pattern. . By simply changing the connection hole dummy pattern part of the exposure mask for connection hole patterning, it can be manufactured by a conventional ordinary wafer process without adding a process, and application is easy.
[0014]
  Claim3In the described invention, the connection holeofAn interlayer insulating film formed so that the dummy pattern has a portion protruding only inside the dummy pattern of the wiring layer;the aboveConnection holeofDummy patternthe aboveWiring layerofInterlayer insulating films formed so as to have portions protruding only outside the dummy pattern are alternately stacked.
[0015]
Since the protruding portion of the connection hole dummy pattern is not biased to the inner side or the outer side of the lower wiring layer, the interlayer insulating film isolation band can be made compact.
[0016]
  The dummy pattern is a claim.4The circuit portion can be formed in a frame shape like the invention described in the claims,5As described in the invention, the circuit portion can be surrounded and formed in a stepping stone shape.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1A shows a cross section of a main part of an LSI to which the present invention is applied, and FIG. 1B shows an upper surface of a wafer in the wafer process of the LSI. A large number of rectangular chips 1a are formed on the wafer 1, and each chip 1a is defined by a scribe line 1b. In each chip 1a, an interlayer insulating film separation band 12 is formed in a frame shape so as to surround the circuit portion 11 which is a chip main body portion at a position retreated by 10 to 100 nm from the chip 1a side edge along the chip side edge. . As will be described later, the interlayer insulating film separation band 12 is formed together with the circuit portion 11 without any additional process.
[0018]
The left side in FIG. 1A is the circuit portion 11, and the right side in the drawing is the interlayer insulating film isolation band 12. The circuit unit 11 is formed by forming a wiring unit 112 on an upper layer of the element unit 111. The element portion 111 in the figure is a MOS transistor in which STI is used for element isolation. A trench 21 defining a transistor region is formed on the surface of a Si substrate 2 as a semiconductor substrate, and an element isolation oxide film 22 is embedded in the trench 21. It is. In the transistor region, a source 201 and a drain 202 are formed on the surface layer of the Si substrate 2, and a gate oxide film 31 and a gate electrode 32 are formed on the surface of the Si substrate 2 in a band shape in a direction perpendicular to the paper surface. The channel current between the source 201 and the drain 202 is controlled by the voltage of the gate electrode 32.
[0019]
The wiring unit 112 will be described. In the wiring portion 112, a plurality of interlayer insulating films 41, 42, and 43 are laminated on the entire chip, and wiring layers 71, 72, and 73 are patterned on the upper surfaces of the interlayer insulating films 41, 42, and 43, respectively. The interlayer insulating films 41 to 43 are respectively P-TEOS / O_Three-TEOS / P-TEOS is a three-layer oxide film, and each wiring layer 71-73 has AlCu layers 71b, 72b, 73b from above and below TiN / Ti layers 71a, 72a, 73a and TiN / Ti layers 71c, 72c, It is sandwiched between 73c.
[0020]
A W plug is used for conduction between the layers of the wiring portion 112. Contact holes 410 and through holes 420 and 430 serving as connection holes are formed in each of the interlayer insulating films 41 to 43, and the contact hole 410 and the through holes 420 and 430 have an adhesion layer 51 formed on the surface thereof. , 52, 53 and buried layers 61, 62, 63 embedded in the connection holes 410-430 are formed. As a result, the diffusion layer of the element portion 111, that is, the source 201 and the drain 202 are electrically connected to the wiring layer 71, and the wiring layers 71 to 73 are electrically connected to form a circuit.
[0021]
A protective film 8 formed by depositing P-SiN is formed on the uppermost wiring layer 73 to protect the circuit portion 11 from moisture, sodium, heavy metal, and the like.
[0022]
The interlayer insulating film separation band 12 includes dummy patterns 511, 521, and 531 of adhesion layers 51 to 53 formed in dummy patterns 4101, 4201, and 4301 (see FIGS. 2 to 5 to be described later) of the connection holes 410 to 430, and embedded. The dummy patterns 611, 621, 631 of the layers 61 to 63 and the dummy patterns 711, 721, 731 of the wiring layers 71 to 73 are formed. The connection hole dummy patterns 4101 to 4301 and the wiring layer dummy patterns 711 to 731 are formed in a frame shape surrounding the circuit portion 11 so as to substantially overlap each other, and form an outline of the circuit portion 11. As described above, the interlayer insulating film separation band 12 forms a laminated body having a thickness from the lowermost interlayer insulating film 41 to the uppermost interlayer insulating film 43 by the dummy patterns 511 to 731. The films 41 to 43 are separated into the circuit part 11 side and the scribe line 1b side. Therefore, even if the wafer 1 is cut along the scribe line 1b in the dicing process and the interlayer insulating films 41 to 43 are cracked from the cut surface, the circuit portion 11 is protected.
[0023]
The second-layer connection hole dummy pattern 4102 is smaller than the inner dimension of the first-layer wiring layer dummy pattern 711 and protrudes inside the wiring-layer dummy pattern 711 and has a depth of the interlayer insulating film of the first layer. 41 up to the top surface. The third-layer connection hole dummy pattern 4103 is larger than the outer dimension of the second-layer wiring layer dummy pattern 721 and protrudes outside the wiring-layer dummy pattern 721 and has a depth of the second-layer interlayer insulating film. 42 up to the top surface. In the protruding portion, the adhesion layer dummy patterns 521 and 531 have lower ends reaching the upper surfaces of the lower interlayer insulating films 41 and 42, and the adhesion layer dummy patterns 511 to 531 are formed on the outer periphery of the circuit portion 11 on the Si substrate 2. A barrier that covers the entire range in the thickness direction from the upper surface to the lower surface of the uppermost interlayer insulating film 43 is formed. As a result, even if moisture reaches the interlayer insulating film separation zone 12 along the cracks generated during dicing, the moisture is blocked by the adhesion layer dummy patterns 511 to 531 and is prevented from entering the circuit portion 11.
[0024]
A manufacturing method for manufacturing such a semiconductor device will be described. 2, 3, 4, and 5 are cross-sectional views of the wafer showing respective steps of the wafer process of the semiconductor device.
[0025]
First, the element unit 111 is formed by a known LSI process. That is, a trench 21 defining a transistor region is formed on the surface of the Si substrate 2 by photolithography and etching, and an oxide film such as TEOS is deposited on the entire surface. The deposited oxide film is planarized by CMP, and the entire surface is etched back, leaving only the oxide film 22 embedded in the trench 21. Thereafter, a well is formed by impurity implantation, and an oxide film to be a gate oxide film and poly-Si to be a gate electrode are formed, and these are patterned by photolithography and etching to form a gate oxide film 31 and a gate electrode. 32 is formed.
[0026]
Next, impurities are implanted to form a source 201 and a drain 202 on both sides of the gate oxide film 31 and the gate electrode 32 of the silicon substrate 2 by self-alignment.
[0027]
Next, a wiring process is performed. This semiconductor device has three-layer wiring (FIG. 1), and the wiring process is performed three times. First, the first interlayer insulating film 41 is formed, and a contact hole 410 penetrating the interlayer insulating film 41 is formed in the interlayer insulating film 41 in order to establish conduction with the element portion 111 (source 201, drain 202, gate electrode 32). . In forming the contact hole 410, the dummy pattern 4101 on the outer periphery of the circuit unit 11 is formed together. The contact hole dummy pattern 4101 surrounds the circuit portion 11 and is formed in a frame shape.
[0028]
A W plug is used for contact with the element portion 111. That is, TiN / Ti serving as an adhesion layer is deposited on the entire surface of the wafer 1, and then W serving as a buried layer is deposited. After the deposition of W, the entire surface is etched back, leaving only the contact holes 410, leaving the TiN / Ti and W, and forming the adhesion layer 51 and the buried layer 61. At this time, an adhesion layer dummy pattern 511 and a buried layer dummy pattern 611 are formed in the contact hole dummy pattern 4101.
[0029]
Then, Ti, TiN, AlCu, Ti, and TiN to be the first wiring layer are formed in this order, and this is patterned by photolithography and etching, so that the AlCu layer 71b is TiN / Ti layers 71a and 71c from above and below. A first wiring layer 71 sandwiched between the layers is formed. By this patterning, a dummy pattern 711 on the outer periphery of the circuit unit 11 is formed together. The wiring layer dummy pattern 711 has a frame shape wider than the contact hole dummy pattern 4101 and a shape that covers the entire contact hole dummy pattern 4101 ((A) in FIG. 2).
[0030]
Next, a second layer wiring process is performed. First, three kinds of oxide films are sequentially deposited, and P-TEOS / O_ThreeAn interlayer insulating film 42 made of -TEOS / P-TEOS is formed and planarized by CMP (FIG. 2B).
[0031]
Next, in order to establish electrical continuity between the interlayer insulating film 42 and the first wiring layer 71, a through hole 420 penetrating the interlayer insulating film 42 is formed. In forming the through hole 420, a dummy pattern 4201 on the outer periphery of the circuit unit 11 is formed together. The through-hole dummy pattern 4201 is formed in a frame shape surrounding the circuit unit 11. The through-hole dummy pattern 4201 is slightly narrower than the width of the first wiring layer 71 and has an inner dimension smaller than that of the wiring layer dummy pattern 711, and a portion that protrudes inside the wiring layer dummy pattern 711 is formed. Have. Accordingly, the etching of the interlayer insulating film 42 for forming the through-hole dummy pattern 4201 exposes the upper surface of the lower interlayer insulating film 41 and the inner side surface of the wiring layer dummy pattern 711 ((C) in FIG. 2). Although the upper surface of the wiring layer 71 is long and exposed to the etching gas by the thickness of the wiring layer 71, there is no problem if it has a selection ratio used in a normal process.
[0032]
A W plug is used for conduction with the first wiring layer 71. That is, TiN / Ti serving as an adhesion layer is deposited on the entire surface of the wafer 1, and then W serving as a buried layer is deposited. After the W deposition, the entire surface is etched back, leaving only the through holes 420, leaving the TiN / Ti and W, and forming the second adhesion layer 52 and the buried layer 62. At this time, an adhesion layer dummy pattern 521 and a buried layer dummy pattern 621 are formed in the through-hole dummy pattern 4201 ((D) of FIG. 3). As described above, since the upper surface of the lower interlayer insulating film 41 and the inner side surface of the wiring layer dummy pattern 711 are exposed, the adhesion layer dummy pattern 521 extends from the upper end of the interlayer insulating film 42 to the upper surface of the lower interlayer insulating film 41. Is formed over the entire range.
[0033]
Then, similarly to the first wiring layer 71, Ti, TiN, AlCu, Ti, and TiN to be the second wiring layer are formed in this order, and this is patterned by photolithography and etching to form an AlCu layer. A second wiring layer 72 is formed by sandwiching 72b between the TiN / Ti layers 72a and 72c from above and below. By this patterning, the wiring layer dummy pattern 721 around the circuit portion 11 is formed together. The wiring layer dummy pattern 721 has a frame shape wider than the through-hole dummy pattern 4201 and a shape that covers the entire through-hole dummy pattern 4201 ((E) of FIG. 3).
[0034]
Next, a third layer wiring step is performed. First, three kinds of oxide films are sequentially deposited, and P-TEOS / O_ThreeAn interlayer insulating film 43 made of -TEOS / P-TEOS is formed and planarized by CMP ((F) in FIG. 4).
[0035]
Next, in order to establish electrical continuity between the interlayer insulating film 43 and the second wiring layer 72, a through hole 430 penetrating through the interlayer insulating film 43 is formed. In forming the through hole 430, a dummy pattern 4301 on the outer periphery of the circuit unit 11 is formed together. The through-hole dummy pattern 4301 is formed in a frame shape surrounding the circuit unit 11. The through-hole dummy pattern 4301 is slightly narrower than the width of the second-layer wiring layer dummy pattern 721, and its outer dimension is smaller than the wiring layer dummy pattern 721, and protrudes outside the wiring layer dummy pattern 721. Has a part. Accordingly, the etching of the interlayer insulating film 43 for forming the through-hole dummy pattern 4301 exposes the upper surface of the lower interlayer insulating film 42 and the outer side surface of the wiring layer dummy pattern 721 (FIG. 4G).
[0036]
A W plug is used for conduction with the second wiring layer 72. That is, TiN / Ti serving as an adhesion layer is deposited on the entire surface of the wafer 1, and then W serving as a buried layer is deposited. After the W is deposited, the entire surface is etched back to leave the TiN / Ti and W only in the through hole 430, and the third layer adhesion layer 53 and the buried layer 63 are formed. At this time, an adhesion layer dummy pattern 531 and a buried layer dummy pattern 631 are formed in the through-hole dummy pattern 4301 ((H) in FIG. 5). As described above, since the upper surface of the lower interlayer insulating film 42 and the outer side surface of the wiring layer dummy pattern 721 are exposed, the adhesion layer dummy pattern 531 is formed from the upper end of the interlayer insulating film 43 to the upper surface of the lower interlayer insulating film 42. Is formed over the entire range.
[0037]
Then, similarly to the first and second wiring layers 71 and 72, Ti, TiN, AlCu, Ti, and TiN, which are the third wiring layers, are formed in this order, and this is formed by photolithography and etching. Patterning is performed to form a third wiring layer 73 that sandwiches the AlCu layer 73b from above and below with the TiN / Ti layers 73a and 73c ((I) in FIG. 5). By this patterning, a wiring layer dummy pattern 731 on the outer periphery of the circuit unit 11 is formed together. The wiring layer dummy pattern 731 has a frame shape wider than the through-hole dummy pattern 4301 and a shape that covers the entire through-hole dummy pattern 4301.
[0038]
Thereafter, a protective film 8 such as P-SiN is formed, and a bonding pad portion (not shown) is opened by photolithography and etching.
[0039]
As described above, the semiconductor device of FIG. 1 can be manufactured only by changing the exposure mask in the wiring process without adding a special process.
[0040]
Further, in the patterning of the through holes 420 and 430 of the first and second interlayer insulating films 42 and 43, portions that protrude from the through hole dummy patterns 4201 and 4301 to the inside or outside of the lower wiring layer dummy patterns 711 and 721, respectively. However, according to the present embodiment, since the protruding portion is formed only on one side, the through-hole dummy patterns 4201 and 4301 and the wiring layer dummy patterns 711 and 721 can be formed with minimum processing dimensions, respectively. .
[0041]
Further, in the second layer wiring process, the through-hole dummy pattern 4201 formed in the interlayer insulating film 42 is formed so as to have only a portion protruding inside the first layer wiring layer dummy pattern 711, and the third layer In the wiring process, the through-hole dummy pattern 4301 formed in the interlayer insulating film 43 is formed so as to have only a portion that protrudes outside the second-layer wiring layer dummy pattern 721. Even in the case of layer wiring, the width of the interlayer insulating film separation band 12 does not increase so much, which saves space. Of course, as long as a sufficient space can be secured in the interlayer insulating film separation band 12, the protruding portion of any through-hole dummy pattern is set to be formed only inside or outside the lower wiring layer. May be.
[0042]
Also, the width of the first layer through-hole dummy pattern 4201 is set to w._TH1, The width of the second-layer through-hole dummy pattern 4301 is w_TH2, The width of the first wiring layer dummy pattern 711 is w_AL1, The width of the second wiring layer dummy pattern 721 is w_AL2, The width of the third wiring layer dummy pattern 731 is w_AL3As w_AL3> W_TH2> W_AL2> W_TH1> W_AL1As described above, each through-hole dummy pattern 4201, 4301 can be provided with a protruding portion both inside and outside the lower wiring layer dummy patterns 711, 721. In this case, the width w of the through-hole dummy patterns 4201 and 4301_TH1, W_TH2Depending on the case, there is a possibility that the burying property of W after the formation of the adhesion layers 52 and 53 may be insufficient. Therefore, as shown in FIG. 6, the through-hole dummy patterns 4201 and 4301 are arranged inside the lower wiring layer dummy patterns 711 and 721. It is preferable to reduce the width of each of the buried layer dummy patterns 621 and 631 by forming a double pattern of a protruding pattern and a protruding pattern on the outer side.
[0043]
Further, although the dummy pattern is formed in a frame shape surrounding the circuit portion, it can be formed in another shape, which is shown in FIG. FIG. 7 shows the layout of the dummy pattern 711 of the first wiring layer 71 and the dummy pattern 4201 of the through hole 420 for conducting the wiring layer 71 and the second wiring layer 72. The wiring layer dummy pattern 711 is shown in FIG. As described above, the circuit portion 11 is formed in a frame shape, but the through-hole dummy pattern 4201 is formed in a stepping stone shape surrounding the circuit portion 11. The buried layer dummy pattern 621 formed by the through-hole dummy pattern 4201 has a stepping stone shape and forms an outline of the circuit unit 11.
[0044]
Also in this case, as shown in the figure, the inner size of the through-hole dummy pattern 4201 is made smaller than the lower wiring layer dummy pattern 711 as shown in the figure, and the entire size is brought closer to the circuit unit 11 side, or the outer size is moved to the wiring layer. An adhesion layer dummy pattern 521 that is larger than the dummy pattern 711 and away from the circuit portion 11 side as a whole so that the through-hole dummy pattern 4201 has a portion that protrudes inside or outside the wiring layer dummy pattern 711 to reliably block moisture. Can be formed. In addition, the contact hole dummy pattern 4101 and the through hole dummy pattern 4301 which are not shown in figure can be similarly formed in a stepping stone shape.
[0045]
In this modification, the dummy pattern 4201 may be formed with a minimum processing dimension, for example, so that the interval between the hole pattern portions 42011 arranged in a stepping stone shape becomes as small as the process condition allows. Each hole pattern portion 42011 can also be formed with a minimum processing dimension.
[0046]
Further, the wiring layer dummy pattern 711 can also be formed like a stepping stone as long as it covers the position of the hole pattern portion 42011 of the through-hole dummy pattern 4201.
[0047]
(Second Embodiment)
A semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described with reference to FIGS. In the figure, portions denoted by the same reference numerals as those in FIGS. 1 to 5 operate substantially the same as in the first embodiment, and therefore, differences from the first embodiment will be mainly described.
[0048]
In FIG. 8, another protection layer is provided between the first interlayer insulating film 41 and the first wiring layer 71 and the second interlayer insulating film 42 by the same P-SiN as the protective film 8. A film 8A is formed. A through hole 420 for establishing conduction between the diffusion layers 201 and 202 and the first wiring layer 71 is formed through the second interlayer insulating film 42 and another protective film 8A.
[0049]
The through-hole dummy patterns 4201 and 4301 are entirely formed on the lower wiring layers 71 and 72, and the portions protruding from the wiring layers 71 and 72 are not formed.
[0050]
According to such a configuration, the another protective film 8A covers the lower side from the first wiring layer 71, and also covers the upper surface and side surfaces of the wiring layer dummy pattern 711. The interlayer insulating film separation band 12 is formed in a range where the first layer adhesion layer dummy pattern 511 extends from the upper surface of the Si substrate 2 to the lower surface of the interlayer insulating film 42 above the wiring layer 71. Therefore, the element portion 111 is protected against moisture and the like.
[0051]
Next, a manufacturing method will be described. Similar to the first embodiment, after forming the element portion 111, the first-layer interlayer insulating film 41 is deposited, the adhesion layer 51 and the buried layer 61 are formed in the contact hole 410, and the first-layer wiring layer 71 is formed. It forms ((A) of FIG. 9).
[0052]
Next, P-SiN is deposited on the wiring layer 71 to form another protective film 8A (FIG. 9B).
[0053]
Thereafter, basically the same process as that of the first embodiment is performed to obtain FIG. Since the planar shapes of the through holes 420 and 430 and the wiring layers 72 and 73 are different from those of the first embodiment, only the exposure mask for that is different from the first embodiment.
[0054]
In this embodiment, the other protective film is formed on the upper layer of the first wiring layer, but may be an upper layer of the wiring layer on the way to the uppermost layer. In this case, in the interlayer insulating film isolation band, the interlayer insulating film is placed on the circuit unit side in the range from the lowermost interlayer insulating film to the lower interlayer insulating film of another protective film as in the first embodiment. And an adhesion layer dummy pattern to be separated into the scribe line side.
[0055]
Of course, a connection hole dummy pattern may be formed on the upper layer side of another protective film 8A as in the first embodiment, and the adhesive layer dummy pattern may be arranged until reaching the surface protective film.
[Brief description of the drawings]
1A is a cross-sectional view of a semiconductor device of the present invention, and FIG. 1B is a top view of the semiconductor device of the present invention.
FIGS. 2A, 2B, and 2C are cross-sectional views of first, second, and third wafers in the manufacturing process of the semiconductor device.
FIGS. 3D and 3E are cross-sectional views of fourth and fifth wafers in the manufacturing process of the semiconductor device. FIGS.
FIGS. 4F and 4G are cross-sectional views of sixth and seventh wafers in the process of manufacturing the semiconductor device.
FIGS. 5H and 5I are cross-sectional views of eighth and ninth wafers in the process of manufacturing the semiconductor device. FIGS.
FIG. 6 is a cross-sectional view of a modification of the semiconductor device of the present invention.
FIG. 7 is a layout diagram of another modification of the semiconductor device of the present invention.
FIG. 8 is a cross-sectional view of another semiconductor device of the present invention.
9A and 9B are cross-sectional views of the first and second wafers in the manufacturing process of the semiconductor device.
FIG. 10 is a cross-sectional view of a typical example of a conventional semiconductor device.
[Explanation of symbols]
1 wafer
1a chip
11 Circuit part
111 elements
112 Wiring section
12 Interlayer dielectric separation zone
1b scribe line
2 Si substrate (semiconductor substrate)
41, 42, 43 Interlayer insulating film
410 Contact hole (connection hole)
420,430 Through hole (connection hole)
4101, 4201, 4301 Dummy pattern
51, 52, 53 Adhesion layer
511, 521, 531 Dummy pattern
61, 62, 63 buried layer
611, 621, 631 dummy pattern
71, 72, 73 Wiring layer
711, 721, 731 Dummy pattern
8 Protective film
8A Another protective film

Claims

An element portion disposed on the semiconductor substrate, an interlayer insulating film formed on the upper layer of the element portion, a wiring layer formed on the upper surface of each interlayer insulating film, and a connection hole penetrating each interlayer insulating film Each of the wiring layer and the connection hole in a semiconductor device having a circuit portion formed of a buried layer that is embedded between the element portion and the wiring layer and between the wiring layers, and the circuit portion is covered with a protective film. said so as to form an outer shell of the circuit portion forming a dummy pattern, a dummy pattern of the wiring layer, the connection hole of the dummy pattern in the formed the buried layer of the dummy pattern and the laminating interlayer insulating film separation comprising to It allowed comprising a band, and the interlayer insulating film separator, the inside or protruding outside portion of the dummy pattern of the wiring layer is provided on the dummy pattern of the connection hole, Damipata of the connection hole The emissions, is formed to a depth with the top surface of the dummy pattern of the wiring layer reaches the upper surface of the lower layer of the interlayer insulating film, the buried layer dummy pattern of corrosion-resistant adhesive layer allowed to contact in the connection hole, the semiconductor A semiconductor device formed over the entire range from the substrate to the upper end of the uppermost interlayer insulating film.

An element portion disposed on a semiconductor substrate, a plurality of interlayer insulating films laminated on the upper portion of the element portion, a wiring layer formed on the upper surface of each interlayer insulating film, and a connection penetrating each interlayer insulating film In a semiconductor device having a circuit portion that is embedded in a hole and includes a buried layer that conducts between the element portion and the wiring layer and between the wiring layers, and the circuit portion is covered with a protective film, the wiring layer and the connection hole respectively forming a dummy pattern so as to form an outer shell of the circuit portion, an interlayer insulating formed by laminating the dummy pattern of the wiring layer, and a dummy pattern of the buried layer formed in the dummy pattern of the connection hole A film separation zone is provided, and another protective film is formed so as to cover the side wall of the wiring layer dummy pattern at least between the predetermined interlayer insulating film and the dummy pattern of the wiring layer below it. Both in the interlayer insulating film separator, the dummy pattern of the connection hole provided inside or protrudes to an outer portion of the dummy pattern of the wiring layer, a dummy pattern of the connection hole, with the upper surface of the dummy pattern of the wiring layer It is formed to a depth that reaches the upper surface of the lower interlayer insulating film, and at least in a portion located below the predetermined interlayer insulating film, the buried layer dummy pattern is brought into close contact with the dummy pattern of the connection hole. A semiconductor device, wherein a dummy pattern of a layer is formed in a range from the semiconductor substrate to the another protective film.

3. The semiconductor device according to claim 1 , wherein the connection hole dummy pattern has a portion protruding only inside the dummy pattern of the wiring layer, and the dummy pattern of the connection hole. A semiconductor device in which interlayer insulating films formed so as to have portions protruding only outside the dummy pattern of the wiring layer are alternately stacked .

4. The semiconductor device according to claim 1 , wherein the dummy pattern is formed in a frame shape surrounding the circuit portion .

4. The semiconductor device according to claim 1 , wherein the dummy pattern is formed in a stepping stone shape surrounding the circuit portion .