JP4192570B2 - 電力変換装置の回路定数設定方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳ電界効果トランジスタおよび絶縁ゲートバイポーラトランジスタに代表される電圧駆動型半導体スイッチ素子を搭載した電力変換装置に関し、特に、負荷と電圧駆動型半導体スイッチ素子を含む回路の回路定数に係わるものである。
【０００２】
【従来の技術】
ＭＯＳ電界効果トランジスタおよび絶縁ゲートバイポーラトランジスタに代表される電圧駆動型半導体スイッチ素子は、電圧駆動型であるがゆえの制御の容易性から、家電・情報処理・産業・車両分野等、さまざまな分野での電力変換装置に幅広く適用されている。情報分野でのスイッチング電源、産業および車両分野でのモータ駆動装置などの電力変換装置では、図８に示すような還流ダイオード３を備えた３相インバータ回路（同図（ａ））および直流チョッパ回路（同図（ｂ））が、基本回路として適用されている。同図では、電圧駆動型半導体スイッチ素子を絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと略す）として、適用回路を表している。図中の１はＩＧＢＴ、５は主回路電源、６はゲート制御電源、７は配線回路である。
【０００３】
このような、電圧駆動型半導体スイッチ素子を用いた電力変換装置では、スイッチング過程で主電圧（ＩＧＢＴ１のコレクタ・エミッタ電極間電圧：これはコレクタ領域・エミッタ領域間電圧と等しい）が発振し、この発振でサ─ジ電圧が素子に印加される場合がある。この発振をゲート信号に対して素子の動作遅れを短縮することで抑制し、サージ電圧を低減する方法が開示されている（例えば、特許文献１など）。また、特願２００１−３１４０３５号には、素子のターンオン時のコレクタ電流の立ち上がりとコレクタ電流の立ち下がりを制御できるように、駆動回路とゲートとの間に複数の抵抗とキャパシタンスを設けることで、素子の主電圧の発振を抑制し、低損失化を図った例がある。
【０００４】
つぎに、電圧駆動型半導体スイッチ素子の主電圧波形およびゲート電圧波形が発振するメカニズムを解明するために、図８の電力変換装置と、その等価回路である図９について説明する。
図８に示す電力変換装置の回路を、ひとつの半導体スイッチ素子で簡素化した回路図で表すと、図９のようになる。すなわち、能動素子である電圧駆動型半導体スイッチ素子（ここではＩＧＢＴ１）は、電圧源を含むインダクタンス成分・抵抗成分と、素子自身が有する容量成分から構成される配線回路が、ＩＧＢＴ１のゲート・エミッタ間およびコレクタ・エミッタ間に接続されることになる。
【０００５】
図９の回路において、コレクタ・エミッタ間のインダクタンス成分・抵抗成分は、例えばモータ駆動の場合では、負荷のモータのインダクタンス成分とモータと配線材のもつ抵抗成分に相当し、コレクタ・エミッタ間の容量成分は、ＩＧＢＴ１がもつコレクタ・エミッタ間の容量成分に相当する。負荷としてコンデンサが存在する場合は、このコンデンサ容量がコレクタ・エミッタ間の容量成分に含まれる。
また、ゲート・エミッタ間のインダクタンス成分・抵抗成分は、ゲートドライブ回路の配線インダクタンス（ゲート制御回路インダクタンス１０）およびドライブ用ゲート抵抗と配線材のもつ抵抗成分（ゲート制御回路抵抗１１）に相当し、ゲート・エミッタ間の容量成分は、ＩＧＢＴ１がもつゲート・エミッタ間の容量成分に相当する。実際のＩＧＢＴでは、ターンオフ時に発生するスパイク電圧を低減するために、ゲート・エミッタ間に外付けでコンデンサが接続される場合がある。この外付けコンデンサは、ターンオフ時の電流傾きを小さくし、スパイク電圧の発生を抑制する働きをもち、外付けコンデンサがある場合は、このコンデンサ容量が、ゲート・エミッタ間の容量成分に含まれる。
【０００６】
【特許文献１】
特開平３−９３４５７号公報
【０００７】
【発明が解決しようとする課題】
つぎに、電圧駆動型半導体スイッチ素子の電圧波形が低いゲート電圧で発振するメカニズムについて説明する。この発振は、負荷がモータのようなインダクタンス負荷の場合には捲線間でショートした場合や、負荷が抵抗やコンデンサの場合で、ゲート電圧がしきい値近傍で動作したときに発生する。
図９に示す回路構成は、図１０に示すように、能動素子であるＩＧＢＴ１による増幅部と、半導体スイッチ素子および外部回路によるインダクタンス・抵抗・容量成分から成る帰還回路部に分割することができ、これは帰還型発振回路の原理回路と同一である。この帰還型発振回路は交流解析する場合の回路として使用される。この交流解析するときの回路では、図９の主電源とゲート制御電源は大きなコンデンサと見做して交流動作では短絡しているものとしている。
【０００８】
帰還型発振回路では、増幅部の電圧増幅度をＡＶ、帰還回路の電圧帰還率をβＶとおくと、これらは、図１０に示した電圧駆動型半導体スイッチ素子（ＩＧＢＴ１）のゲート・エミッタ間の電圧Ｖ１、コレクタ・エミッタ間の電圧Ｖ２、帰還電圧Ｖ３によって、以下のように定義される。
【０００９】
【数１】
電圧増幅率ＡＶ＝Ｖ２／Ｖ１・・・（１）
【００１０】
【数２】
電圧帰還率βＶ＝Ｖ３／Ｖ２・・・（２）
上記の（１）式および（２）式を用いて、帰還型発振回路において発振が開始する発振条件は、以下のように定義される。
【００１１】
【数３】
発振条件ＡＶ・βＶ＞１・・・（３）
一般に、増幅率および電圧帰還率には、図１０に示す回路図の通り、インダクタンス成分と容量成分が含まれるため、ＡＶ・βＶは複素数となる。従って、上記の（３）式で示される発振条件は、以下のようになる。
【００１２】
【数４】
Ｒｅ（ＡＶ・βＶ）＞１, Ｉｍ（ＡＶ・βＶ）＝０・・・（４）
（４）式において、" Ｒｅ（ＡＶ・βＶ）" はＡＶ・βＶの実数部を表し、" Ｉｍ（ＡＶ・βＶ）" はＡＶ・βＶの虚数部を表す。Ｉｍ（ＡＶ・βＶ）＝０ であることは、Ｖ１とＶ３が同相であることを示しており、発振が開始するための必須条件である。
（４）式を解くことは、複素数を含む連立一次方程式を解くことになり、複雑な計算をすることになる。ここでは、簡便な方法として、図１０に示す回路において、コレクタ・エミッタ電圧としてある一定の直流電圧を与え、ゲート・エミッタ電圧として交流電圧源を用い、その周波数を変化させた交流解析を行なうことで、発振のしやすさを解析する。
【００１３】
すなわち、ゲート・エミッタ間電圧Ｖ１と帰還電圧Ｖ３の絶対値の比であるゲインや、方向性をもつＶ１およびＶ３の位相角を求めることにより、発振する回路定数や発振の周波数を求めることができ、電圧駆動型半導体スイッチ素子の適用回路において、発振の発生有無を解析することができる。
交流解析の例として、図１１にＭＯＳ電界効果型トランジスタ（以下、ＭＯＳＦＥＴと略す）をしきい値近傍のゲート電圧で駆動した場合の、ゲート駆動回路のゲート抵抗値をパラメータとした、ゲート電圧の周波数に対するゲイン（ａ）およびＶ１とＶ３の位相角の回路シミュレーションによる結果（ｂ）を示す。最大ゲインおよびその直後で位相角が大きく変化する様子が観察される。最大ゲインでの周波数は、後述の実際に観測した波形で得られた周波数とほぼ一致している。
【００１４】
図１２に、図１１の結果から求めた、最大ゲインとその直後におけるゲート抵抗値に対するゲインとＶ１とＶ３の位相状態を示す（（ａ）〜（ｃ））。位相状態は、Ｖ１とＶ３が同相および逆相状態、更に直交位相状態に対する位相角の差異で表している。Ｖ１とＶ３の位相は、ゲート抵抗値が小さい場合、最大ゲインで逆相に近い状態にあるが、最大ゲイン直後で同相状態となっている。一方、ゲート抵抗値が大きい場合は、最大ゲインおよびその直後で、Ｖ１とＶ３の位相状態に変化はなく、直交状態に近い状態となっている。また、計算される最大ゲインは、ゲート抵抗値が小さいほど大きい値となっている。
【００１５】
以上の結果から、発振のメカニズムとして以下のことが考察される。最大ゲインでＶ３はＶ１にもっとも影響を与え、Ｖ３とＶ１が逆位相であればＶ３はＶ１を下げる方向に作用する。Ｖ１が低下することは、その瞬間にＶ１の方向性がＶ３と同一となることであり、これが最大ゲイン直後に観られるＶ１とＶ３の同位相化となる。このとき、ゲインは依然として高い状態を維持しているので、Ｖ３とＶ１の同位相化により、先に述べた帰還型発振回路の発振条件が満足され、発振が開始するものと推察される。
また、ゲート抵抗値が小さい場合、最大ゲインが大きい値をもつことも発振しやすい要因となっている。一方、ゲート抵抗が大きい場合、Ｖ３はＶ１に影響を及ぼさない直交状態にあり発振は起こらない。
【００１６】
帰還型発振回路の発振条件が満足される回路定数や素子特性により、適用回路において発振が起こった場合、発振は高周波の電圧振動を伴い、適用回路の誤動作を引き起こす可能性がある。従って、回路の誤動作や発振による過大なスパイク電圧そのもので、半導体スイッチ素子が破壊に至る可能性があり、素子の安全かつ安定な動作が確保できないという課題があった。
低ゲート電圧の駆動状態は、前記（１）式より電圧増幅率が大きい状態となる。更に、ゲート電圧v1が低いほど、帰還電圧Ｖ３の影響を受けやすい状態になるので、これらの相乗効果から、発振しやすい方向となる。以下に、ＭＯＳ電界効果トランジスタおよび絶縁ゲートバイポーラトランジスタにおいて、発振が発生した場合の事例を示す。半導体スイッチ素子の安全な動作のためには、発振条件が満足されない回路定数や素子特性とする必要がある。
【００１７】
つぎに、実例で電圧駆動型半導体スイッチ素子が発振する様子を説明する。
図１３は、ＭＯＳＦＥＴにおいて、しきい値電圧近傍の電圧駆動状態でゲート・ソース配線回路およびドレイン・ソース回路の抵抗成分が極めて小さい場合に、高周波の発振が発生した事例である。同図（ａ）は発振波形、同図（ｂ）は測定回路である。図中の２はＭＯＳＦＥＴ、５は主回路電源、６はゲート制御電源、７は配線回路、８は主回路抵抗、９は主回路インダクタンス、１０はゲート制御回路インダクタンス、１１はゲート制御回路抵抗、１３はソース側インダクタンスである。
【００１８】
ゲート駆動電圧は直流とし、ドレイン・ソース電極間電圧（ドレイン領域・ソース領域間電圧と等しい）は、発振の電圧依存性を確認するため、主回路電源５の波形を三角波状の電圧としている。温度は常温である。ＭＯＳＦＥＴのゲートしきい値電圧は、常温で２．４Ｖである。同図に示すように、ゲート駆動電圧が２．８Ｖにおいて電圧および電流の発振が起こっている。また、定格電圧の１５０Ｖに対して、極めて高い周波数で定格電圧を超えるスパイク電圧が発生している。
また、図１４に、図１３と同じＭＯＳＦＥＴにおける、発振状態のゲート駆動電圧依存性（（１）〜（４））を示すが、発振はゲート駆動電圧を大きくすることにより減少、停止する傾向を示し、低ゲート電圧駆動状態が発振しやすい状態であることが確認される。
【００１９】
図１５は、ＩＧＢＴにおいて、しきい値電圧近傍の電圧駆動状態でゲート・エミッタ配線回路およびコレクタ・エミッタ回路の抵抗成分が極めて小さく、かつゲート・エミッタ配線回路のインダクタンス成分が大きい場合に、高周波の発振が発生した事例である。図中の１はＩＧＢＴであり、１２はエミッタ側インダクタンスである。
ＭＯＳＦＥＴ２と同様に、ゲート駆動電圧は直流とし、コレクタ・エミッタ電極間電圧は、発振の依存性を確認するため、前記のように三角波状の電圧としている。温度は常温である。ＩＧＢＴ１のゲートしきい値電圧は、常温で６．１Ｖである。図１５（ａ）に示すように、ゲート駆動電圧が６．８Ｖにおいて電圧および電流の高周波発振が起こっている。図１６には、ＩＧＢＴにおける、発振状態のゲート駆動電圧依存性（（１）〜（３））を示すが、発振はゲート駆動電圧を大きくすることにより減少、停止する傾向を示し、ＩＧＢＴ１においても低ゲート電圧駆動状態が発振しやすい状態であることを、確認することができる。
【００２０】
図１７は、ＩＧＢＴのスイッチング動作波形例を示し、同図（ａ）はターンオン波形図、同図（ｂ）はターンオフ波形図である。電圧駆動型半導体スイッチ素子のスイッチング過程には、必ず素子ゲート電圧がデバイスのしきい値電圧近傍で過渡的に一定となる期間が存在する。これは素子内部の各容量（ゲート・エミッタ間容量、ゲート・コレクタ間容量、コレクタ・エミッタ間容量）の充放電で発生したゲート電圧がスイッチング過程で図のように一定となるように振る舞う期間が存在するためである。
この期間は、図１３および図１５に示した状態と同じ状態であり、発振条件が満足する回路条件であれば、この期間で発振が起こる可能性があり、定常的な動作状態でも発振が起こり、素子破壊や回路の異常動作を引き起こす可能性がある。
【００２１】
この発明の目的は、前記の課題を解決して、ゲートしきい値電圧近傍のゲート電圧で動作させたとき、電圧駆動型半導体スイッチ素子が発振することを抑制できる電力変換装置の回路定数設定方法を提供することにある。
【００２２】
【課題を解決するための手段】
前記の目的を達成するために、電圧駆動型半導体スイッチ素子と、該電圧駆動型半導体スイッチ素子を駆動する制御電源を含むゲート回路と、該電圧駆動型半導体スイッチ素子に主電流を流す主電源と負荷を含む主回路と、を具備する電力変換装置の回路定数設定方法において、ゲート・コレクタ間容量を１３ｐＦ以上、コレクタ・エミッタ間容量を３９０ｐＦ以上、ゲート・エミッタ間容量を１８００ｐＦ以上とし、前記ゲート回路のインダクタンス値、該ゲート回路の抵抗値、前記主回路のインダクタンス値、該主回路の抵抗値、および前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続して前記ゲート回路の一部となる配線のインダクタンス値の回路定数のうち、少なくとも一つを選択し、選択した回路定数が前記ゲート回路のインダクタンスを２０ｎＨ以下、該ゲート回路の抵抗を５Ω以上、前記主回路のインダクタンスを４００ｎＨ以上、該主回路の抵抗を２．５Ω以上および前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続して前記ゲート回路の一部となる配線のインダクタンスを２．５ｎＨ以下、の条件を満足させ、ゲート電圧を前記半導体スイッチ素子のゲートしきい値より大きくゲートしきい値の１．２倍以下のゲート電圧で、前記電圧駆動型半導体スイッチ素子の主電極間の電圧波形とゲート電圧波形が発振することを抑制する構成とする。
【００２３】
また、前記ゲート回路のインダクタンスを２０ｎＨ以下としたとき、該ゲート回路の抵抗を４．３Ω以上、前記主回路のインダクタンスを３００ｎＨ以上、該主回路の抵抗値を１Ω以上、前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続して前記ゲート回路の一部となる配線のインダクタンスを５ｎＨ以下とすることで、しきい値電圧近傍のゲート電圧で、前記電圧駆動型半導体スイッチ素子の主電極間の電圧波形とゲート電圧波形が発振することを抑制する。
【００２４】
また、前記ゲート回路の抵抗を５Ω以上としたとき、該ゲート回路のインダクタンスを３ｎＨ以下、前記主回路のインダクタンスを３００ｎＨ以上、該主回路の抵抗を１Ω以上、前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続して前記ゲート回路の一部となる配線のインダクタンスを５ｎＨ以下とすることで、しきい値電圧近傍のゲート電圧で、前記電圧駆動型半導体スイッチ素子の主電極間の電圧波形とゲート電圧波形が発振することを抑制する。
また、前記主回路のインダクタンスを４００ｎＨ以上としたとき、該主回路の抵抗を０Ω付近以上、前記ゲート回路の配線のインダクタンスを９０ｎＨ以下、該ゲート回路の抵抗を４．３Ω以上、前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続し前記ゲート回路の一部となる配線のインダクタンスを５ｎＨ以下とすることで、しきい値電圧近傍のゲート電圧で、前記電圧駆動型半導体スイッチ素子の主電極間の電圧波形とゲート電圧波形が発振することを抑制する。
【００２５】
また、前記主回路の抵抗を２．５Ω以上としたとき、該主回路のインダクタンスを３００ｎＨ以上、前記ゲート回路のインダクタンスを５ｎＨ以下、前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続して前記ゲート回路の一部となる配線のインダクタンスを２．５ｎＨ以下とすることで、しきい値電圧近傍のゲート電圧で、前記電圧駆動型半導体スイッチ素子の主電極間の電圧波形とゲート電圧波形が発振することを抑制する。
また、前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続して前記ゲート回路の一部となる配線のインダクタンスを２．５ｎＨ以下としたとき、前記ゲート回路のインダクタンスを９０ｎＨ以下、該ゲート回路の抵抗を４．３Ω以上、前記主回路のインダクタンスを２３０ｎＨ以上とすることで、しきい値電圧近傍のゲート電圧で、前記電圧駆動型半導体スイッチ素子の主電極間の電圧波形とゲート電圧波形が発振することを抑制する。
【００２６】
また、前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続し、前記ゲート回路の一部となる配線が、前記主回路の一部の配線を兼ねてもよい。
また、前記電力変換装置が、インバータ回路もしくはチョッパ回路で構成される。
また、前記主回路のインダクタンスが、負荷のインダクタンスを含んでもよい。
〔作用〕
ＭＯＳＦＥＴおよびＩＧＢＴに代表される電圧駆動型半導体スイッチ素子を搭載した電力変換装置において、帰還型発振回路の発振条件を満足しない回路定数を設定することにより、高周波の発振現象を回避し、誤動作や素子破壊に至り得る過大なスパイク電圧の発生を防止し、電力変換装置の安全かつ安定な動作を確保する。
【００２７】
【発明の実施の形態】
以下の説明では、従来例と同一部位には同一符号を付した。また、単にインダクタンスと記す場合は、インダクタンスを有するものを示し、単に抵抗と記す場合は、抵抗を有するもの（配線も含む）を示し、インダクタンス値と記す場合はインダクタンスの値を示し、抵抗値と記す場合は抵抗の値を示す。従って、請求項に記したインダクタンスおよび抵抗は、以下で説明する実施例のインダクタンス値および抵抗値に相当する。
図１は、この発明の概要を説明する回路構成図である。電圧駆動型半導体スイッチ素子（ここではＩＧＢＴを例に挙げるがＭＯＳＦＥＴの場合も同様である）の各容量を点線で示すが、それぞれの容量は、ゲート・コレクタ間容量１４が１３ｐＦ、コレクタ・エミッタ間容量１５が３９０ｐＦ、ゲート・エミッタ間容量１６が１８００ｐＦである。これらの容量が大きくなると発振は停止する傾向となる。
【００２８】
電圧駆動型半導体スイッチ素子の発振の有無を調査するための回路構成（図１）について説明する。主回路電源５の高電位側に主回路インダクタンス９と主回路抵抗８が直列に接続され、ＩＧＢＴ１のコレクタ電極に主回路抵抗８の他端が接続され、ＩＧＢＴのエミッタ電極にエミッタ側インダクタンスが接続され、ゲート制御電源６とゲート制御回路インダクンス１０とゲート制御回路抵抗１１が直列に接続され、ＩＧＢＴのゲート電極とゲート制御回路抵抗１１の他端が接続され、主回路電源５の低電位側と、ゲート制御電源６の低電位側とエミッタ側インダクタンス１２の他端が接続される構成である。
【００２９】
主回路電源５は三角波電圧を発生し、この三角波電圧をＩＧＢＴ１のコレクタへ印加し、ゲート制御電源６から供給されるゲート電圧をしきい値近傍の値（直流値）としてＩＧＢＴ１を動作させる。主回路インダクタンス９のインダクタンス値をＬｄ、主回路抵抗８の抵抗値をＲｄ、ゲート回路インダクタンス１０のインダクタンス値をＬｇ、ゲート回路抵抗１１の抵抗値をＲｇ、エミッタ側インダクタンス１２のインダクタンス値をＬｓとしたとき、Ｒｇ≧５Ω、Ｌｇ≦２．５ｎＨ、Ｌｓ≦２０ｎＨ、Ｌｄ≧４００ｎＨ、Ｒｄ≧２．５Ωのいずれか一つをこの範囲に設定し、他の条件を所定の範囲に設定することで、しきい値電圧の１．１倍程度の低いゲート電圧で、電圧駆動型半導体スイッチ素子であるＩＧＢＴ１を動作させた場合でも、コレクタ・エミッタ電極間の電圧波形とゲート電圧波形の発振が抑制され、またゲート電圧波形の発振が抑制されるようにする。ここで、Ｒｇ、Ｌｄ、Ｒｄは大きくすると発振は停止する傾向にあり、Ｌｇ、Ｌｓは小さくすると発振が停止する傾向にあることが実測およびシミュレーションで判明している。
【００３０】
つぎに、具体的な実施例について説明する。尚、以下に示す各回路定数の範囲は実用性を考慮して設定した。
図２は、この発明の第１実施例の電力変換装置の回路定数を決めるための測定回路図と波形図であり、同図（ａ）の（１）〜（５）は波形図、同図（ｂ）は回路図である。同図（ａ）の２０がゲート・エミッタ電極間電圧（ゲート電圧）であり、２１がコレクタ・エミッタ電極間電圧であり、２２がコレクタ電流である。
同図（ａ）は、ＩＧＢＴ１において、しきい値電圧近傍のゲート電圧で駆動した状態で、ゲート駆動回路の抵抗成分（ゲート制御回路抵抗１１）を０〜１０Ωに変化させて発振を停止させた場合の実測波形である。
【００３１】
Ｌｇ＝３ｎＨ、Ｌｓ＝５ｎＨ、Ｌｄ＝３００ｎＨ、Ｒｄ＝１Ωの条件で、Ｒｇを０（０Ωとは０．００１Ω以下で配線抵抗のみをいう）〜１０Ωに変えたとき、Ｒｇ≧５Ωで発振が大きく抑制された。
このことから、図９の等価回路で表される電力変換装置のゲート制御回路抵抗１１の抵抗値Ｒｇを５Ω以上とし、ゲート制御回路インダクタンス１０のインダクタンス値Ｌｇを３ｎＨ以下とし、エミッタ側インダクタンス１２のインダクタンス値Ｌｓを５ｎＨ以下とし、主回路インダクタンス９のインダクタンス値Ｌｄを３００ｎＨ以上とし、主回路抵抗の抵抗値Ｒｄを１Ω以上とすることで、ゲート電圧をしきい値電圧近傍としてＩＧＢＴを動作させた場合でも、ＩＧＢＴのコレクタ・エミッタ電極間の電圧波形とゲート電圧波形の発振を抑制できる電力変換装置とすることができる。勿論、ＭＯＳＦＥＴなど他の電圧駆動型半導体スイッチ素子を搭載した電力変換装置にも同様の効果がある。
【００３２】
図３は、この発明の第２実施例の電力変換装置の回路定数を決めるための測定回路図と波形図であり、同図（ａ）の（１）〜（６）は波形図、同図（ｂ）は回路図である。
同図（ａ）は、ＩＧＢＴ１において、しきい値電圧近傍のゲート電圧で駆動した状態で、コレクタ・エミッタ配線回路の抵抗成分（主回路抵抗８）を０〜５．０Ωに大きくして発振を停止させた場合の実測波形である。
Ｌｇ＝５ｎＨ、Ｒｇ＝０Ω、Ｌｓ＝５ｎＨ、Ｌｄ＝３００ｎＨの条件で、Ｒｄを０Ω〜５Ωの範囲で変えたとき、Ｒｄ≧２．５Ωで発振が大きく抑制された。
【００３３】
このことから、図９の等価回路で表される電力変換装置の主回路抵抗の抵抗値Ｒｄを２．５Ω以上とし、ゲート制御回路インダクタンス１０のインダクタンス値Ｌｇを５ｎＨ以下とし、ゲート制御回路抵抗１１の抵抗値Ｒｇを０Ω以上とし、エミッタ側インダクタンス１２のインダクタンス値Ｌｓを５ｎＨ以下とし、主回路インダクタンス９のインダクタンス値Ｌｄを３００ｎＨ以上とすることで、ゲート電圧をしきい値電圧近傍としてＩＧＢＴを動作させた場合でも、ＩＧＢＴのコレクタ・エミッタ電極間の電圧波形とゲート電圧波形の発振を抑制できる電力変換装置とすることができる。勿論、ＭＯＳＦＥＴなど他の電圧駆動型半導体スイッチ素子を搭載した電力変換装置にも同様の効果がある。
【００３４】
図４は、この発明の第３実施例の電力変換装置の回路定数を決めるためのシミュレーション回路図とシミュレーション波形図であり、同図（ａ）の（１）〜（６）は波形図、同図（ｂ）は回路図（解析回路図）である。図中の２はＭＯＳ電界効果型トランジスタ（ＭＯＳＦＥＴ２）で、１３はソース側インダクタンス（このインダクタンス値はＬｓ）であり、１７はゲート・ソース電極間電圧（ゲート電圧）であり、１８はドレイン・ソース電極間電圧である。
同図（ａ）は、ＭＯＳＦＥＴ２において、しきい値電圧近傍のゲート電圧で駆動した状態において、ゲート制御回路インダクタンス１０のインダクタンス値を変えた場合の、発振状態を示す回路シミュレーション波形である。
【００３５】
Ｒｇ＝４．３Ω、Ｌｓ＝５ｎＨ、Ｒｄ＝０Ω、Ｌｄ＝３００ｎＨの条件で、Ｌｇを２０ｎＨ〜１７７ｎＨの範囲で変えたとき、Ｌｇ≦２０ｎＨで振動が抑制された。
このことから、図９の等価回路で表されて、ＩＧＢＴをＭＯＳＦＥＴに代えた電力変換装置のゲート制御回路インダクタンス１０のインダクタンス値Ｌｇを２０ｎＨ以下とし、ゲート制御回路抵抗１１の抵抗値Ｒｇを４．３Ω以上とし、ソース側インダクタンス１３のインダクタンス値Ｌｓ（ここではエミッタ側インダクタンス１２のインダクタンス値Ｌｓと同一符号とした）を５ｎＨ以下とし、主回路抵抗８の抵抗値Ｒｄを０Ω以上とし、主回路インダクタンス９のインダクタンス値Ｌｄを３００ｎＨ以上とすることで、ゲート電圧をしきい値電圧近傍としてとしてＭＯＳＦＥＴを動作させた場合でも、ＭＯＳＦＥＴのドレイン・ソース電極間の電圧波形とゲート電圧波形の発振を抑制できる電力変換装置とすることができる。勿論、ＩＧＢＴなど他の電圧駆動型半導体スイッチ素子を搭載した電力変換装置にも同様の効果がある。
【００３６】
図５は、この発明の第４実施例の電力変換装置の回路定数を決めるためのシミュレーション回路図とシミュレーション波形図であり、同図（ａ）の（１）〜（８）は波形図、同図（ｂ）は回路図（解析回路図）である。
同図（ａ）は、ＭＯＳＦＥＴ２において、しきい値電圧近傍のゲート電圧で駆動した状態において、ソース側インダクタンス１３のインダクタンス値を変えた場合の、発振状態を示す回路シミュレーション波形である。
Ｒｇ＝４．３Ω、Ｌｇ＝９０ｎＨ、Ｌｄ＝２３０ｎＨ、Ｒｄ＝０Ωの条件で、Ｌｓを１ｎＨ〜５ｎＨの範囲で変えたとき、Ｌｓ≦２．５ｎＨで発振が大きく抑制された。
【００３７】
このことから、図９の等価回路で表されて、ＩＧＢＴをＭＯＳＦＥＴに代えた電力変換装置のソース側インダクタンス１３のインダクタンス値Ｌｓを２．５ｎＨ以下とし、ゲート制御回路抵抗１１の抵抗値Ｒｇを４．３Ω以上とし、ゲート制御回路インダクタンス１０のインダクタンス値Ｌｇを９０ｎＨ以下とし、主回路インダクタンス９のインダクタンス値Ｌｄを２３０ｎＨ以上とし、主回路抵抗８の抵抗値Ｒｄを０Ω以上とすることで、ゲート電圧をしきい値電圧近傍としてとしてＭＯＳＦＥＴを動作させた場合でも、ＭＯＳＦＥＴのドレイン・ソース電極間の電圧波形とゲート電圧波形の発振を抑制できる電力変換装置とすることができる。勿論、ＩＧＢＴなど他の電圧駆動型半導体スイッチ素子を搭載した電力変換装置にも同様の効果がある。
【００３８】
図６は、この発明の第５実施例の電力変換装置の回路定数を決めるためのシミュレーション回路図とシミュレーション波形図であり、同図（ａ）の（１）〜（６）は波形図、同図（ｂ）は回路図（解析回路図）である。
同図（ａ）は、ＭＯＳＦＥＴ２において、しきい値電圧近傍のゲート電圧で駆動した状態において、主回路インダクタンス９のインダクタンス値を変えた場合の、発振状態を示す回路シミュレーション波形である。
Ｒｇ＝４．３Ω、Ｌｇ＝９０ｎＨ、Ｌｓ＝５ｎＨ、Ｒｄ＝０Ωの条件で、Ｌｄを９１ｎＨ〜７７０ｎＨの範囲で変えたとき、Ｌｄ≧４００ｎＨで発振が大きく抑制された。
【００３９】
このことから、図９の等価回路で表されて、ＩＧＢＴをＭＯＳＦＥＴに代えた電力変換装置の主回路インダクタンス９のインダクタンス値Ｌｄを４００ｎＨ以上とし、主回路抵抗８の抵抗値Ｒｄを０Ω以上とし、ゲート制御回路抵抗１１の抵抗値Ｒｇを４．３Ω以上とし、ゲート制御回路インダクタンス１０のインダクタンス値Ｌｇを９０ｎＨ以下とし、ソース側インダクタンス１３のインダクタンス値Ｌｓを５ｎＨ以下とし、主回路抵抗８の抵抗値Ｒｄを０Ω以上とすることで、ゲート電圧をしきい値電圧近傍としてとしてＭＯＳＦＥＴを動作させた場合でも、ＭＯＳＦＥＴのドレイン・ソース電極間の電圧波形とゲート電圧波形の発振を抑制できる電力変換装置とすることができる。勿論、ＩＧＢＴなど他の電圧駆動型半導体スイッチ素子を搭載した電力変換装置にも同様の効果がある。
【００４０】
図７は、この発明の第６実施例の電力変換装置の回路定数を決めるためのシミュレーション回路図とシミュレーション波形図であり、同図（ａ）の（１）〜（１２）は波形図、同図（ｂ）は回路図（解析回路図）である。これは、第１実施例（図２）の一つの変形例であり、Ｒｇの下限値を図２の下限値（５Ω）より大きい方にずらした場合に、発振を抑制するための条件である。
同図（ａ）は、ＭＯＳＦＥＴ２において、しきい値電圧近傍のゲート電圧で駆動した状態において、ゲート駆動回路に接続される抵抗成分（ゲート制御回路抵抗１１）を変えた場合の、発振状態を示す回路シミュレーション波形である。
【００４１】
Ｌｇ＝９０ｎＨ、Ｌｓ＝５ｎＨ、Ｌｄ＝２３０ｎＨ、Ｒｄ＝０Ωの条件で、Ｒｇを４．３Ω〜２５００Ωに変えたとき、Ｒｇ≧１３Ωで発振が大きく抑制された。
このことから、図９の等価回路で表されて、ＩＧＢＴをＭＯＳＦＥＴに代えた電力変換装置のゲート制御回路抵抗１１の抵抗値Ｒｇを１３Ω以上とし、ゲート制御回路インダクタンス１０のインダクタンス値Ｌｇを９０ｎＨ以下とし、ソース側インダクタンス１３のインダクタンス値Ｌｓを５ｎＨ以下とし、主回路インダクタンス９のインダクタンス値Ｌｄを２３０ｎＨ以上とし、主回路抵抗８の抵抗値Ｒｄを０Ω以上とすることで、主回路抵抗８の抵抗値Ｒｄを０Ω以上とすることで、ゲート電圧をしきい値電圧近傍としてＭＯＳＦＥＴを動作させた場合でも、ＭＯＳＦＥＴのドレイン・ソース電極間の電圧波形とゲート電圧波形の発振を抑制できる電力変換装置とすることができる。勿論、ＩＧＢＴなど他の電圧駆動型半導体スイッチ素子を搭載した電力変換装置にも同様の効果がある。 このように、Ｒｇの下限値を図２より大きくすることで、Ｌｄ、Ｒｄの下限値を図２より小さくし、またＬｇの上限値を図２より大きくても発振は抑制される。
【００４２】
このように、主電極間の電圧波形およびゲート電圧波形の発振を抑制することで、回路の誤動作や素子破壊に至り得る過大なスパイク電圧の発生を防止し、電力変換装置の安全かつ安定な動作を確保することができる。
【００４３】
【発明の効果】
この発明によれば、電圧駆動型半導体スイッチ素子を搭載した電力変換装置において、各回路定数を実施例で示した範囲に設定することで、帰還型発振回路の発振条件を満足しないようにすることができる。その結果、ゲート電圧をしきい値電圧近傍の低い電圧にして動作させた場合でも、電圧駆動型半導体スイッチ素子の主電極間の電圧波形およびゲート電圧波形の発振を抑制できる電力変換装置とすることができる。
【図面の簡単な説明】
【図１】この発明の概要を説明する回路構成図
【図２】この発明の第１実施例の電力変換装置の回路定数を決めるための測定回路図と波形図であり、（ａ）の（１）〜（５）は波形図、（ｂ）は回路図
【図３】この発明の第２実施例の電力変換装置の回路定数を決めるための測定回路図と波形図であり、（ａ）の（１）〜（６）は波形図、（ｂ）は回路図
【図４】この発明の第３実施例の電力変換装置の回路定数を決めるためのシミュレーション回路図とシミュレーション波形図であり、（ａ）の（１）〜（６）は波形図、（ｂ）は回路図
【図５】この発明の第４実施例の電力変換装置の回路定数を決めるためのシミュレーション回路図とシミュレーション波形図であり、（ａ）の（１）〜（８）は波形図、（ｂ）は回路図
【図６】この発明の第５実施例の電力変換装置の回路定数を決めるためのシミュレーション回路図とシミュレーション波形図であり、（ａ）の（１）〜（６）は波形図、（ｂ）は回路図
【図７】この発明の第６実施例の電力変換装置の回路定数を決めるためのシミュレーション回路図とシミュレーション波形図であり、（ａ）の（１）〜（１２）は波形図、（ｂ）は回路図
【図８】電力変換装置の回路図で、（ａ）は還流ダイオードを備えた３相インバータ回路図、（ｂ）は直流チョッパ回路図
【図９】図８の等価回路図
【図１０】図９の等価回路を交流解析用に変形した回路図（交流解析回路図）
【図１１】ゲート抵抗値をパラメータとした、ゲート電圧の周波数に対するゲイン（ａ）およびＶ１とＶ３の位相角（ｂ）の回路シミュレーションによる結果を示す図
【図１２】（ａ）〜（ｃ）は図１１の結果から求めた、最大ゲインとその直後におけるゲート抵抗値に対するゲインとＶ１とＶ３の位相状態を示す図
【図１３】ＭＯＳＦＥＴにおいて、しきい値電圧近傍の電圧駆動状態でゲート・ソース配線回路およびドレイン・ソース回路の抵抗成分が極めて小さい場合に、高周波の発振が発生した事例を示す図であり、（ａ）は波形図、（ｂ）は回路図
【図１４】（１）〜（４）は図１３と同じＭＯＳＦＥＴにおける、発振状態のゲート駆動電圧依存性を示す図
【図１５】ＩＧＢＴにおいて、しきい値電圧近傍の電圧駆動状態でゲート・エミッタ配線回路およびコレクタ・エミッタ回路の抵抗成分が極めて小さく、かつゲート・エミッタ配線回路のインダクタンス成分が大きい場合に、高周波の発振が発生した事例を示す図であり、（ａ）は波形図、（ｂ）は回路図
【図１６】（１）〜（３）はＩＧＢＴにおける、発振状態のゲート駆動電圧依存性を示す図
【図１７】ＩＧＢＴのスイッチング動作波形例を示し、（ａ）はターンオン波形図、（ｂ）はターンオフ波形図
【符号の説明】
１ ＩＧＢＴ
２ ＭＯＳＦＥＴ
３ 還流ダイオード
４ 負荷インダクタンス
５ 主回路電源
６ ゲート制御電源
７ 配線回路
８ 主回路抵抗
９ 主回路インダクタンス
１０ ゲート制御回路インダクタンス
１１ ゲート制御回路抵抗
１２ エミッタ側インダクタンス
１３ ソース側インダクタンス
１４ ゲート・コレクタ間容量
１５ コレクタ・エミッタ間容量
１６ ゲート・エミッタ間容量
１７ ゲート・ソース電極間電圧（ゲート電圧）
１８ ドレイン・ソース電極間電圧（ドレイン電圧）
１９ ドレイン電流
２０ ゲート・エミッタ電極間電圧
２１ コレクタ・エミッタ電極間電圧（コレクタ電圧）
２２ コレクタ電流
２３ ゲート・エミッタ電極間電圧（ゲート電圧）
Ｒｇ ゲート制御回路抵抗の抵抗値
Ｌｇ ゲート制御回路インダクタンスのインダクタンス値
Ｒｄ 主回路抵抗の抵抗値
Ｌｄ 主回路インダクタンスのインダクタンス値
Ｌｓ エミッタ側／ソース側インダクタンスのインダクタンス値

Claims (9)

1. 電圧駆動型半導体スイッチ素子と、該電圧駆動型半導体スイッチ素子を駆動する制御電源を含むゲート回路と、該電圧駆動型半導体スイッチ素子に主電流を流す主電源と負荷を含む主回路と、を具備する電力変換装置の回路定数設定方法において、
   ゲート・コレクタ間容量を１３ｐＦ以上、コレクタ・エミッタ間容量を３９０ｐＦ以上、ゲート・エミッタ間容量を１８００ｐＦ以上とし、
   前記ゲート回路のインダクタンス値、該ゲート回路の抵抗値、前記主回路のインダクタンス値、該主回路の抵抗値、および前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続して前記ゲート回路の一部となる配線のインダクタンス値の回路定数のうち、少なくとも一つを選択し、
   選択した回路定数が前記ゲート回路のインダクタンスを２０ｎＨ以下、該ゲート回路の抵抗を５Ω以上、前記主回路のインダクタンスを４００ｎＨ以上、該主回路の抵抗を２．５Ω以上および前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続して前記ゲート回路の一部となる配線のインダクタンスを２．５ｎＨ以下、の条件を満足させ、ゲート電圧を前記半導体スイッチ素子のゲートしきい値より大きくゲートしきい値の１．２倍以下のゲート電圧で、前記電圧駆動型半導体スイッチ素子の主電極間の電圧波形とゲート電圧波形が発振することを抑制することを特徴とする電力変換装置の回路定数設定方法。
2. 請求項１に記載の電力変換装置の回路定数設定方法において、
   前記回路定数として前記ゲート回路のインダクタンス値を選択し、該ゲート回路のインダクタンス値が２０ｎＨ以下の条件を満足し、かつ、該ゲート回路の抵抗を４．３Ω以上、前記主回路のインダクタンスを３００ｎＨ以上、該主回路の抵抗値を１Ω以上、前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続して前記ゲート回路の一部となる配線のインダクタンスを５ｎＨ以下とすることで、ゲート電圧を前記半導体スイッチ素子のゲートしきい値より大きくゲートしきい値の１．２倍以下のゲート電圧で、前記電圧駆動型半導体スイッチ素子の主電極間の電圧波形とゲート電圧波形が発振することを抑制することを特徴とする電力変換装置の回路定数設定方法。
3. 請求項１に記載の電力変換装置の回路定数設定方法において、
   前記回路定数として
   前記ゲート回路の抵抗値を選択し、該ゲート回路の抵抗値が５Ω以上の条件を満足し、かつ、該ゲート回路のインダクタンスを３ｎＨ以下、前記主回路のインダクタンスを３００ｎＨ以上、該主回路の抵抗を１Ω以上、前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続して前記ゲート回路の一部となる配線のインダクタンスを５ｎＨ以下とすることで、ゲート電圧を前記半導体スイッチ素子のゲートしきい値より大きくゲートしきい値の１．２倍以下のゲート電圧で、前記電圧駆動型半導体スイッチ素子の主電極間の電圧波形とゲート電圧波形が発振することを抑制することを特徴とする電力変換装置の回路定数設定方法。
4. 請求項１に記載の電力変換装置の回路定数設定方法において、
   前記回路定数として前記主回路のインダクタンス値を選択し、該主回路のインダクタンス値が４００ｎＨ以上の条件を満足し、かつ、該主回路の抵抗を０Ω付近以上、前記ゲート回路の配線のインダクタンスを９０ｎＨ以下、該ゲート回路の抵抗を４．３Ω以上、前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続して前記ゲート回路の一部となる配線のインダクタンスを５ｎＨ以下とすることで、ゲート電圧を前記半導体スイッチ素子のゲートしきい値より大きくゲートしきい値の１．２倍以下のゲート電圧で、前記電圧駆動型半導体スイッチ素子の主電極間の電圧波形とゲート電圧波形が発振することを抑制することを特徴とする電力変換装置の回路定数設定方法。
5. 請求項１に記載の電力変換装置の回路定数設定方法において、
   前記回路定数として前記主回路の抵抗値を選択し、該主回路の抵抗値が２．５Ω以上の条件を満足し、かつ、該主回路のインダクタンスを３００ｎＨ以上、前記ゲート回路のインダクタンスを５ｎＨ以下、前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続し前記ゲート回路の一部となる配線のインダクタンスを２．５ｎＨ以下とすることで、ゲート電圧を前記半導体スイッチ素子のゲートしきい値より大きくゲートしきい値の１．２倍以下のゲート電圧で、前記電圧駆動型半導体スイッチ素子の主電極間の電圧波形とゲート電圧波形が発振することを抑制することを特徴とする電力変換装置の回路定数設定方法。
6. 請求項１に記載の電力変換装置の回路定数設定方法において、
   前記回路定数として、前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続し前記ゲート回路の一部となる配線のインダクタンス値を選択し、該電圧駆動型半導体スイッチ素子の低電位側の主電極と接続し前記ゲート回路の一部となる配線のインダクタンス値を２．５ｎＨ以下としたとき、前記ゲート回路のインダクタンスを９０ｎＨ以下、該ゲート回路の抵抗を４．３Ω以上、前記主回路のインダクタンスを２３０ｎＨ以上とすることで、ゲート電圧を前記半導体スイッチ素子のゲートしきい値より大きくゲートしきい値の１．２倍以下のゲート電圧で、前記電圧駆動型半導体スイッチ素子の主電極間の電圧波形とゲート電圧波形が発振することを抑制することを特徴とする電力変換装置の回路定数設定方法。
7. 前記電圧駆動型半導体スイッチ素子の低電位側の主電極と接続して前記ゲート回路の一部となる配線が、前記主回路の一部の配線を兼ねることを特徴とする請求項１〜６のいずれか一項に記載の電力変換装置の回路定数設定方法。
8. 前記電力変換装置が、インバータ回路もしくはチョッパ回路からなることを特徴とする請求項１〜６のいずれか一項に記載の電力変換装置の回路定数設定方法。
9. 前記主回路のインダクタンスが負荷のインダクタンスを含むことを特徴とする請求項１〜６のいずれか一項に記載の電力変換装置の回路定数設定方法。

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