JP4194633B2

JP4194633B2 - 撮像装置及び撮像システム

Info

Publication number: JP4194633B2
Application number: JP2007053339A
Authority: JP
Inventors: 雄一郎山下; 智加藤; 俊明小野; 秀和高橋
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2006-08-08
Filing date: 2007-03-02
Publication date: 2008-12-10
Anticipated expiration: 2027-03-02
Also published as: US20080036890A1; US8675107B2; CN101123671B; US7817199B2; CN101123671A; JP2008067344A; US20100328509A1

Description

本発明は、強い光源を受光することにより光電変換装置に生じる画質の劣化を防止する技術に関する。

デジタルカメラなどの撮像装置は、一般的に、撮像光学系と、撮像光学系により結像された被写体像を光電変換する光電変換装置とを備える。光電変換装置は、パッシブピクセルセンサ（ＰａｓｓｉｖｅＰｉｘｅｌＳｅｎｓｏｒ：ＰＰＳ）とアクティブピクセルセンサ（ＡｃｔｉｖｅＰｉｘｅｌＳｅｎｓｏｒ：ＡＰＳ）に大きく分けられる。ＰＰＳは、信号電荷を増幅する機能を画素に持たない非増幅型センサである。ＰＰＳには、例えば、ＣＣＤイメージセンサなどがある。ＡＰＳは、信号電荷を増幅する機能を画素に持つ増幅センサである。ＡＰＳには、例えば、ＣＭＯＳイメージセンサなどがある。ＣＣＤイメージセンサは、微細化に有利であること、駆動方法やシステム構成が単純であることなどの利点がある。一方、ＣＭＯＳイメージセンサは、消費電力が少ないこと及び高速化し易いことなどの利点がある。そのため、ＣＭＯＳセンサは、高速かつ低消費電力が要求されるデジタルカメラなどの用途に適している。

ＣＭＯＳセンサでは、特に太陽のような強い光源の光をスポット光として受光すると、受光した行と受光していない行との間の出力電位差によって、スポット光の周りに輝度差が生じることがある。また、スポット光のうち特に強く光が当たった部位が黒くなる「黒化現象」が生じることがある。このような課題を解決するための手法として、種々の提案がなされている。

特許文献１は、スポット光を受光した行と受光していない行との間の出力電位差により、スポット光の周りに生じる輝度差を解決するための技術を開示している。特許文献１では、強い光が入射された画素の信号レベルを読み出す場合に、垂直出力線の電位が所定電圧よりも低下することを防止するクリップ手段を動作させて、画素内の増幅トランジスタの負荷となる負荷トランジスタがオフすることを防止している。これにより、スポット光を受光した行と受光していない行との間の出力電位差を抑えることができる。

特許文献２は、電圧調整部でリセットレベルの画素出力信号をクリップし、強い光が入射した際に生ずる擬似的な信号を、電圧調整部によって設定される電圧で置き換える技術を開示している。特許文献２に記載された回路の動作原理は、特許文献１と同様であるが、信号レベルではなく、リセットレベルに対してクリップ動作する点で相違する。
特開２００１−２３０９７４号公報（段落番号００１８及び図２）特開２００４−２２２２７３号公報（段落番号００３０及び図２Ａ）

しかしながら、特許文献１の発明では、図９（ａ）に示すように、設定した画素の飽和電圧（以下「設定飽和電圧」）がクリップ回路による垂直出力線の設定電圧値（以下「設定クリップ電圧」という。）から十分に離れている必要がある。しかしながら、図９（ｂ）に示すように、設定飽和電圧を０Ｖにより近いところまで設定したい場合や、図９（ｃ）に示すように、電源電圧を低下させたい場合などでは、設定クリップ電圧と設定飽和電圧とが近接する。設定クリップ電圧と設定飽和電圧とが近接すると、画素又はクリップ回路のソースフォロアトランジスタの閾値ばらつきや、設定クリップ電圧の製造ばらつきなどにより、図９の円内に示すように、設定クリップ電圧と設定飽和電圧とが逆転しうる。設定クリップ電圧と設定飽和電圧とが逆転すると、その画素に強い光が当たっても、クリップ回路で設定される一定の電圧が出力されて、設定飽和電圧が出力されない。そのため、例えば、画面一様に強い光が入射されても、その画素が灰色などの低輝度の出力を示し、画像が劣化しうる。

また、設定クリップ電圧と設定飽和電圧とが近接すると、画素が飽和電圧を出力する場合にクリップ回路のソースフォロアトランジスタのゲート・ソース間の電位差が小さくなる。そのため、クリップ回路のソースフォロアトランジスタでは、サブスレッショルド電流が増大する。この場合、画素のソースフォロアトランジスタ以外の余分な電流経路により、クリップ回路がない場合や設定クリップ電圧と設定飽和電圧とが十分離れている場合に比べて、飽和時の電圧が変動してしまう。また、画素又はクリップ回路のソースフォロアトランジスタの閾値は、製造ばらつきにより、画素や列によって上記の近接の度合いが相違する。これにより、画面一様に強い光が当たった場合に、画面全体で輝度がざらついたような、著しい画像の劣化につながる。

また、特許文献２の発明では、黒化現象を防止するために、動作原理上、クリップレベルをリセットレベルより低くしなければならない。しかしながら、両者に大きな電位差を設けて、クリップレベルを低く設定すると、強い光が入射した際に生ずるリセットレベルの低下を検知することができない。したがって、必然的に設定クリップ電位をリセットレベルに近接させる必要がある。しかしながら、両者の電位を近接させると、製造ばらつきなどにより、リセットレベルと設定クリップ電位とが逆転し、黒化現象が生じうる。

本発明は、上記の課題を鑑みてなされたものであり、黒化現象を効果的に抑制することを目的とする。

本発明の第１側面に係る撮像装置は、光電変換部と、電荷を電圧に変換する電荷電圧変換部と、前記光電変換部で発生した電荷を前記電荷電圧変換部へ転送する転送部と、前記電荷電圧変換部により変換された電圧に応じた信号を垂直出力線へ出力するソースフォロワトランジスタと、前記電荷電圧変換部をリセットするリセット部とを含む画素が行方向及び列方向に複数配列された画素配列と、前記垂直出力線の電位をクリップするクリップ部とを備え、ＣＤＳ処理が行われるように、前記電荷電圧変換部がリセットされた状態で前記ソースフォロワトランジスタにより前記垂直出力線に出力されたリセットレベルの信号と、前記転送部により前記電荷電圧変換部へ電荷が転送された状態で前記ソースフォロワトランジスタにより前記垂直出力線へ出力された信号レベルの信号とを前記垂直出力線がそれぞれ伝達する撮像装置であって、前記クリップ部は、電源とノードとの間に接続され、設定された電流を流す電流源負荷と、設定された電圧がゲートに入力され、ドレインが前記ノードに接続され、ソースが前記垂直出力線に接続されたＮＭＯＳトランジスタと、ゲートが前記ノードに接続され、ドレインが前記ＮＭＯＳトランジスタのソースと前記垂直出力線とに接続され、ソースが前記電源に接続されたＰＭＯＳトランジスタとを含むことを特徴とする。

本発明の第２側面に係る撮像装置は、光電変換部と、電荷を電圧に変換する電荷電圧変換部と、前記光電変換部で発生した電荷を前記電荷電圧変換部へ転送する転送部と、前記電荷電圧変換部により変換された電圧に応じた信号を垂直出力線へ出力するソースフォロワトランジスタと、前記電荷電圧変換部をリセットするリセット部とを含む画素が行方向及び列方向に複数配列された画素配列と、前記垂直出力線の電位をクリップするクリップ部とを備え、ＣＤＳ処理が行われるように、前記電荷電圧変換部がリセットされた状態で前記ソースフォロワトランジスタにより前記垂直出力線に出力されたリセットレベルの信号と、前記転送部により前記電荷電圧変換部へ電荷が転送された状態で前記ソースフォロワトランジスタにより前記垂直出力線へ出力された信号レベルの信号とを前記垂直出力線がそれぞれ伝達する撮像装置であって、前記クリップ部は、ゲート接地型増幅回路と、ソース接地型増幅回路とを備え、前記ゲート接地型増幅回路は、ドレインが電流源負荷に接続され、ソースが前記垂直出力線に接続され、設定された電圧がゲートに入力される第1導電型のＭＯＳトランジスタを含み、前記ソース接地型増幅回路は、ゲートが前記第１導電型のＭＯＳトランジスタのドレインに接続され、ドレインが前記第１導電型のＭＯＳトランジスタのソースと前記垂直出力線とに接続され、ソースが電源に接続された第２導電型のＭＯＳトランジスタを含むことを特徴とする。

本発明の第３側面に係る撮像システムは、上記の撮像装置と、前記撮像装置の撮像面へ像を形成する光学系と、前記撮像装置から出力された信号を処理して画像情報を生成する画像情報生成部とを備えたことを特徴とする。

本発明によれば、黒化現象を効果的に抑制することができる。

以下、本発明の好適な実施の形態について、添付図面を参照して詳細に説明する。
（第１の実施形態）
図１は、本発明の好適な第１の実施形態に係る撮像装置の構成を示す回路図である。撮像装置には、画素１０１〜１０３が複数配列されている。図１では図の簡略化のために、画素が３行×２列で配列されているが、これに限定されず、任意の数の画素が行方向及び列方向に配置されうる。画素１０１〜１０３には、それぞれ光電変換素子としてのフォトダイオード１０４、転送トランジスタ１０５、フローティングディフュージョンＦＤ、選択トランジスタ１０６、リセットスイッチ１０７、ソースフォロアトランジスタ１０８が配置される。Ｖ１〜Ｖｍ（ただし、ｍは２以上の整数である。以下も同様。）は垂直出力線、１０９はソースフォロアトランジスタ１０８の負荷となる電流源負荷、１４０は選択スイッチ、１５０は出力アンプ、１１０は垂直走査回路、１３０はＣＤＳ回路、１２０は水平走査回路である。垂直出力線Ｖ１〜Ｖｍは、電流源負荷１０９を介してグランドに接続される。垂直出力線Ｖ１〜Ｖｍは、画素選択時には、ソースフォロアトランジスタ１０８と電流源負荷１０９によりソースフォロアを構成する。ソースフォロアトランジスタ１０８の出力は、ノード１１１に出力される。

撮像装置に入射した光は、フォトダイオード１０４で信号電荷に変換される。フォトダイオード１０４で発生した信号電荷は、転送パルスφＴＸ１〜φＴＸｎ（ただし、ｎは２以上の整数である。以下も同様。）に応じて転送トランジスタ１０５により転送され、ＦＤに一時的に蓄積される。選択パルスφＳＥＬ１〜φＳＥＬｎに応じて選択トランジスタ１０６で選択された画素の信号電荷は、電圧に変換され、垂直出力線Ｖ１〜Ｖｍを経てノード１１１に出力される。また、後述するように、垂直出力線Ｖ１〜Ｖｍには、その電位を制限するクリップ手段としてのクリップ回路１１２が接続される。ノード１１１に出力された信号電荷は、ＣＤＳ回路１３０に出力される。さらに、水平走査回路１２０によって駆動された選択スイッチ１４０を選択的に導通して、出力信号が選択され、出力アンプ１５０を経て外部に出力される。ＦＤに蓄積された電荷の除去（リセット）は、リセットパルスφＲＥＳ１〜φＲＥＳｎに応じてリセットスイッチ１０７で行われる。また、垂直走査回路１１０は、転送トランジスタ１０５、選択トランジスタ１０６、リセットスイッチ１０７の選択を行う。

図２は、図１に示す撮像装置に配置されたクリップ回路１１２及びこれに接続された光電変換装置の構成をより詳細に示す回路図である。図２では、図示を簡単にするために３つの画素１０１〜１０３を示したが、画素数はこれに限定されない。

クリップ回路１１２は、画素１０１〜１０３と電流源負荷１０９を共有し、垂直出力線Ｖ１の電位に基づく信号を増幅する増幅回路により、垂直出力線Ｖ１の電位を制限（クリップ）するように構成されている。演算増幅器としての差動増幅器１１３は、垂直出力線Ｖ１をクリップするための制御電位が正転入力端子１１４に入力され、垂直出力線Ｖ１の電位が反転入力端子１１５に入力される。差動増幅器１１３の出力端子１１６は、ＮＭＯＳトランジスタ１１７のゲートに接続される。ＶＣＬＩＰ制御回路１１８は、ＶＣＬＩＰ１及びＶＣＬＩＰ２（＜ＶＣＬＩＰ１）のいずれかを選択的に正転入力端子１１４に供給する。

次に、本実施形態に係る光電変換装置の動作について説明する。図３は、本実施形態に係る光電変換装置に用いられる各信号の動作タイミングを示す図である。図３において、横軸は時間、縦軸は各信号の波形を表す。以下、画素１０１を例にして、動作タイミングを説明するが、他の画素についても同様に動作させることができる。

時刻ｔ０では、パルス信号φＳＥＬ１の電位はＬ（ロー）に設定され、パルス信号φＲＥＳ１の電位はＨ（ハイ）に設定される。パルス信号φＴＸ１はＬであり、フォトダイオード１０４とフローティングディフュージョンＦＤとは、電気的に遮断されている。正転入力端子１１４には、ＶＣＬＩＰ制御回路１１８より比較的高い電圧であるＶＣＬＩＰ１が印加される。この状態では、選択トランジスタ１０６はオフ状態であり、図１のソースフォロアトランジスタ１０８の出力は、垂直出力線Ｖ１には読み出されない。また、リセットスイッチ１０７はオン状態であり、フォロアトランジスタ１０８の入力部にあるフローティングディフュージョンＦＤの電位は、リセットレベルに設定される。

時刻ｔ１では、パルス信号φＳＥＬ１の電位がＨに変化し、パルス信号φＲＥＳ１の電位がＬに変化する。この状態では、リセットスイッチ１０７はオフ状態となり、選択トランジスタ１０６はオン状態となる。その結果、ソースフォロアトランジスタ１０８は、リセットレベルを垂直出力線Ｖ１に出力する動作を開始する。この動作時に、強い光が画素１０１に入射し、フォトダイオード１０４に信号電荷（電子）が発生すると、ソースフォロアトランジスタ１０８は、リセットレベルよりも低い電圧を垂直出力線Ｖ１に出力しようとする。

この場合、垂直出力線Ｖ１の電位がＶＣＬＩＰ１より高い状態では、差動増幅器１１３により出力端子１１６の電位が低い値（Ｌ）となり、ＮＭＯＳトランジスタ１１７が強くオフされた状態で安定する。このため、ＮＭＯＳトランジスタ１１７のサブスレッショルド電流が低く抑えられる。垂直出力線Ｖ１の電位がＶＣＬＩＰ１よりも低くなると、差動増幅器１１３の出力端子１１６の電位が差動増幅器１１３のゲインに応じて急激に上昇する。これにより、ＮＭＯＳトランジスタ１１７を流れる電流が増大し、ＶＣＬＩＰ１と垂直出力線Ｖ１の電位（クリップ回路１１２の出力電位）、すなわち正転入力端子１１４の電位と反転入力端子１１５の電位とが等しくなるところで安定する。いずれの場合も、その後は、既知の方法により、ノード１１１に現れた電圧をリセットレベルとして保持すればよい。

時刻ｔ２では、パルス信号φＴＸ１の電位がＨに変化し、転送トランジスタ１０５がオン状態となる。その結果、フォトダイオード１０４の信号電荷（電子）がフローティングディフュージョンＦＤに転送される。ソースフォロアトランジスタ１０８のゲートの電位は、画素１０１に入射する光の量に比例して低下し、これに伴って垂直出力線Ｖ１の電位が低下する。正転入力端子１１４が設定クリップ電圧ＶＣＬＩＰ１に設定されている場合には、垂直出力線Ｖ１の電位がＶＣＬＩＰ１よりも低下すると、差動増幅器１１３が動作し、垂直出力線Ｖ１の電位がＶＣＬＩＰ１に固定されるため、光反応が検知できなくなる。

そこで、時刻ｔ３において、ＶＣＬＩＰ制御回路１１８は、比較的低い電圧ＶＣＬＩＰ２（＜ＶＣＬＩＰ１）を正転入力端子１１４に供給する。その結果、垂直出力線Ｖ１の電位がＶＣＬＩＰ２より高い状態では、ＮＭＯＳトランジスタ１１７が強くオフされた状態で安定し、ＮＭＯＳトランジスタ１１７のサブスレッショルド電流が低く抑えられる。このとき、ＮＭＯＳトランジスタ１１７は、ソースの電位がゲートの電位よりも高くなるため、クリップ回路１１２との間に構成されたネガティブフィードバックが遮断され、画素の出力そのものが垂直出力線Ｖ１に出力される。なお、ＶＣＬＩＰ２は、フォトダイオード１０４の飽和信号量の信号電荷を読み出せるような電圧に設定されることが好ましい。

時刻ｔ４では、パルス信号φＴＸ１の電位がＬに変化し、転送トランジスタ１０５がオフ状態となり、フォトダイオード１０４の信号電荷（電子）の転送を終了する。

時刻ｔ５では、パルス信号φＳＥＬ１の電位がＨに変化し、パルス信号φＲＥＳ１の電位がＨに変化して、選択トランジスタ１０６はオフ状態となり、フローティングディフュージョンＦＤの電位がリセットレベルに設定される。

以上のように、本実施形態によれば、ＮＭＯＳトランジスタ１１７のゲートに印加される電圧を差動増幅により動的に制御し、垂直出力線Ｖ１の電位がＶＣＬＩＰ１又はＶＣＬＩＰ２に設定されるクリップ動作を行うことができる。クリップ動作の開始前は、クリップ回路のＮＭＯＳトランジスタ１１７が強くオフされるため、ＮＭＯＳトランジスタ１１７のサブスレッショルド電流特性をほとんど無視することができる。無視できる度合いは、差動増幅器１１３のゲインに依存する。例えば、差動増幅器１１３のゲインがＫ倍であるとすると、クリップ回路のＮＭＯＳトランジスタ１１７のサブスレッショルド電流特性を示すＳファクタが、実質的に１／Ｋ倍となる。特に、ＯＦＦ特性が良いトランジスタを用いてクリップ回路を形成した場合と同等となる。

また、本実施形態によれば、クリップ回路のＮＭＯＳトランジスタ１１７の出力がＶＣＬＩＰ１又はＶＣＬＩＰ２になるような帰還が設けられているため、ＮＭＯＳトランジスタ１１７の閾値ばらつきを無効化することができる。

なお、本実施形態では、図２に示すような差動増幅器１１３を用いたが、本発明はこれに限定されず、回路規模、安定性、消費電力などを考慮して、適宜変更が可能である。

また、本実施形態では、ＶＣＬＩＰ制御回路１１８により、ＶＣＬＩＰ１及びＶＣＬＩＰ２を動的に変更した。しかしながら、例えば、垂直出力線Ｖ１の電圧降下を防止することが目的であれば、ＶＣＬＩＰ制御回路１１８を用いずに、ＶＣＬＩＰ２を正転入力端子１１４に直接与えてもよい。

また、本実施形態では、図２に示す差動増幅器１１３が常に動作すると仮定した。しかしながら、例えば、ソースフォロアトランジスタ１０８が動作するタイミングのみ差動増幅器１１３が動作してもよい。したがって、差動増幅器１１３の電源や消費電力を動的に制御することによって低消費電力化が実現されうる。

（第２の実施形態）
図４は、本発明の好適な第２の実施形態に係る撮像装置の構成を示す回路図である。この撮像装置は第１の実施形態と同様に画素１０１〜１０３が複数配列されている。

クリップ回路１１２は、ゲート接地型増幅器１６３とソース接地型増幅器１６４とで構成される増幅回路を備える。ゲート接地型増幅器１６３は、垂直出力線Ｖ_１とＶＣＬＩＰの差に応じた電圧をノード１６７に出力する。ソース接地型増幅器１６４は、ノード１６７を入力とし、画素１０１〜１０３のソースフォロアと電流源負荷１０９を共有し、出力ノードは垂直出力線Ｖ_１に接続される。

次に本実施形態に係る撮像装置の動作について説明する。なお、本実施形態に係る撮像装置の画素の動作タイミングは、第１の実施形態における動作をそのまま適用することができる。したがって、以降の説明では、本実施形態におけるクリップ回路１１２の動作についてのみ説明する。

時刻ｔ１で、リセットレベルを垂直出力線Ｖ_１に出力する動作を開始する時に、強い光が画素１０１に入射すると、リセットレベルよりも低い電圧を垂直出力線Ｖ_１に出力しようとする。この時、垂直出力線Ｖ_１の電位がＶＣＬＩＰよりもＮＭＯＳトランジスタ１６５の閾値分以上低くなると、クリップ回路１１２内のゲート接地型増幅器１６３が垂直出力線Ｖ_１の電位の低下を検出する。このとき、ソース接地型増幅器１６４の入力であるノード１６７には、垂直出力線Ｖ_１の変化分に対して正の利得がかかった電圧がゲート接地型増幅器１６３から出力されてくる。そのため、ＰＭＯＳトランジスタ１６８のドレイン電流が垂直出力線Ｖ_１の低下に伴い急激に増大していく。そして、ＰＭＯＳトランジスタ１６８のドレイン電流とゲート接地型増幅器１６３に流れる電流との総和が電流源負荷１０９を流れる電流値と等しくなったところで垂直出力線Ｖ_１が安定する。

以上のように、本実施形態によれば、少ないトランジスタ数で高いクリップ能力を持ったクリップ回路が実現できる。

なお、本実施形態では、ゲート接地型増幅器１６３の電流源負荷となるＰＭＯＳトランジスタ１６６に流れる電流値を電流源負荷１０９に流れる電流よりも小さく設定し、ゲート接地型増幅器のゲインを上げることがクリップ動作の効率上好ましい。

また、同様の理由から、ゲート接地型増幅器に流れる電流の方が、ＰＭＯＳトランジスタ１６８に流れるドレイン電流より小さくなるようにすることが好ましい。このためには、ＮＭＯＳトランジスタ１６５、ＰＭＯＳトランジスタ１６６のトランスコンダクタンスより、ＰＭＯＳトランジスタ１６８のトランスコンダクタンスが大きくなるようにトランジスタサイズを設計する。これにより、ＰＭＯＳトランジスタ１６８の駆動力の方を高くすればよい。

また、本実施形態では、クリップ回路１１２を構成する要素としてゲート接地型増幅器とソース接地型増幅器の縦続接続を用いたが、本発明はこれに限定されるものではない。

（第３の実施形態）
本発明の好適な第３の実施形態では、第２の実施形態におけるクリップ回路内のゲート接地型増幅器１６３の電流源負荷に流す電流値を列毎に制御することによりクリップ動作を制御する実施形態について説明する。本実施形態により、製造ばらつきによるクリップ回路の特性ばらつきに起因した列毎の信号不均一性を改善することが可能となる。

図５は、本発明の好適な第３の実施形態に係る撮像装置の構成を示す回路図である。クリップ回路１１２には、ゲート接地型増幅器の電流源負荷にバイアス電圧を供給しているＤ／Ａ（Ｄｉｇｉｔａｌｔo Ａｎａｌｏｇ）変換器２１０が接続されている。さらに、Ｄ／Ａ変換器２１０には列メモリ部２２０が接続され、列メモリ部は列メモリ選択スイッチ２３０を介して外部入力端子２４０が接続されている。

次に本実施形態に係る撮像装置の動作について説明する。製造ばらつきなどによって、クリップ回路の特性がばらつき、それにより垂直出力線をクリップする電圧にばらつきが生じる。この時の列毎のクリップ電圧のばらつき量を外部に用意したメモリテーブルに記憶させる。そこから算出した各列毎のばらつき量を補正するバイアス電圧の値を、外部入力端子２４０からデジタル値でＣＭＯＳイメージセンサ内部へ入力する。外部入力から入力された補正データは、列メモリ部２２０に列メモリ選択スイッチ２３０を介して順次記憶させていく。メモリへの記憶が終了した後、そのデジタル値をＤ／Ａ変換器２１０によってアナログ電圧値へと変換する。補正後のバイアス電圧により、クリップ回路１１２内のゲート接地型増幅器の電流値を制御してクリップ電圧を補正することが可能となる。その結果、列毎の信号不均一性を改善した撮像結果を得ることが可能になる。

なお、本実施形態では、各列ごとのクリップ回路のばらつき量補正データを外部に用意したメモリテーブルから順次入力する方式を用いているが、補正したバイアス電圧のデータを反映させる手法はこれに限定されるものではない。

（第４の実施形態）
本発明の好適な第４の実施形態では、クリップ動作がクリップ回路内を流れる電流で制御できることを利用して、撮像装置の駆動条件に合わせた最適なクリップ動作を可能にする撮像装置について説明する。

第２の実施形態の回路において、ゲート接地型増幅器のゲインは電流値によって制御される。図６は、ゲイン制御によってクリップ動作が変化することを表した図である。なお、図中の横軸はＦＤの電位を、縦軸には垂直出力線の電位を示している。

垂直出力線が図６の直線Ａに示すような所定の電圧に達すると、クリップ回路が動作し始める。この時、クリップ回路のゲート接地型増幅器のゲインが高いければ、８０１の曲線のように垂直出力線電位のわずかな低下でクリップ動作が行われる。これにより、クリップ能力を高めることができる。

逆に、ゲインが低い場合、クリップ回路は８０２の曲線に示すようなクリップ動作を示す。ゲインを低くすることによりクリップ能力は低下するが、切り替わり点が緩やかになるため、画素出力のばらつきに対する耐性が強くなる。

以上のような特性を利用した撮像装置の実施形態を図７に示す。撮像装置は、画素１０１〜１０３、クリップ回路１１２、Ｄ／Ａ変換器２１０、モード判別部３００、電流源負荷１０９、垂直走査回路１１０、水平走査回路１２０、ＣＤＳ回路１３０、選択スイッチ１４０、出力アンプ１５０で構成されている。

図７では、モード判別部３００で撮像装置の駆動条件を判別し、その駆動条件に応じたバイアス電圧をデジタル値でＤ／Ａ変換器２１０に与える。そして、Ｄ／Ａ変換器２１０によりデジタル値から変換されたアナログ電圧をバイアス電圧として、ノード２００を通じてクリップ回路に与える。

例として、ＣＤＳ回路１３０が信号増幅機能を含み、そのゲインに応じてバイアス電圧を調節するような場合について説明する。ゲインが高いときは黒化現象が起こりにくい低照度条件下での撮像条件と判断して、図６の曲線８０２に示すクリップ動作になるようなバイアス電圧に設定し、低ノイズ設定にする。ゲインが低い時には、黒化現象が起こりやすい高照度条件下での撮像条件と判断して、図６の曲線８０１に示すクリップ動作になるようなバイアス電圧に設定することで、広ダイナミックレンジ化と、クリップ電位のばらつきの低減を重視する。

以上のように、ＣＤＳ回路のゲインに応じてクリップ動作の最適化を行う手法を説明した。しかし、本実施形態はＣＤＳ回路のゲインの変更時においてのみ適用されるものではなく、動画と静止画の切り替え時や、読み出し方式の切り替え時など、撮像装置の駆動条件によって最適なクリップ動作を可能とする。

なお、本実施形態および第３の実施形態では、電流値を調整するのに、電流源負荷となるトランジスタのゲートにかかるバイアス電圧をＤ／Ａ変換器で調節することにより制御しているが、電流値調節のための手法はこれに限定されるものではない。

以上の実施形態では、選択トランジスタ、ソースフォロアトランジスタ、リセットスイッチ（リセットトランジスタ）及び転送トランジスタの４つのトランジスタで構成される画素構造を用いて説明したが、本発明はこれに限定されない。リセットレベルと信号レベルの差分をとることができる構造の画素であれば、如何なる画素構成も適用されうる。

（応用例）
図８は、本発明の好適な実施形態に係る撮像装置をデジタルカメラなどの撮像システムに応用した場合の構成を示す図である。ここで光電変換は、被写体からの光（被写体像）が絞り羽根１を通り、撮像光学系としてのレンズ２により光電変換装置４へ結像されることで行われる。フィルター群３は、モアレ等を防ぐために光の高域をカットする光学ローパス・フィルター、色補正フィルター及び赤外線カットフィルター等が組み合わされたものである。光電変換装置４では、アドレス指定部８からの信号により、水平走査回路１２０及び垂直走査回路１１０により２次元で画素の選択が行われ、出力信号がタイミング調整部７に読み出される。タイミング調整部７では、光電変換装置４からの１つ又は複数の出力信号のタイミング調整が行われる。そして、タイミング調整部７から出力された信号は、ＡＧＣ（オートゲインコントロール）１０により電圧が制御され、Ａ／Ｄ変換器１１でデジタル信号に変換し、画像情報が生成される。カメラＤＳＰ１２は、動画又は静止画等の画像情報の処理を行う。また、制御部としてのＭＰＵ１４は、この画像処理の際に用いられるパラメータをカメラＤＳＰ１２に設定したり、ＡＦ／ＡＥ動作を行ったりする。なお、ＡＦ動作は、フォーカス・モーター５１によりフォーカス・レンズ（図示せず）を前後に動かして行う。画像処理する際の一時的な記憶領域としてＤＲＡＭ１３が用いられ、不揮発性の記憶領域として記録媒体１８が用いられる。記録媒体１８としては、例えば、スマート・メディア、磁気テープ又は光ディスク等が挙げられる。ビデオエンコーダ１５及びＣＲＴ１６は、画像処理後の画像を表示する。ビューファインダー１７は、例えば、ＬＣＤなどを用いることができ、記録媒体１８に記憶する前に被写体を確認したりするために用いられる。これらの出力装置は、ＣＲＴ１６及びビューファインダー１７に限られず、プリンタ等を用いてもよい。発振器９は、カメラＤＳＰ１２及びＭＰＵ１４に供給するクロック信号を発生する。表示領域指定部１９は、光電変換装置４から読み出した画像をビューファインダー１７などに表示するときの表示領域を指定する。

以上、本発明の実施形態に基づいて説明したが、本発明はこれらの例に限定されるものではなく、発明の主旨を逸脱しない範囲で適宣変更が可能である。

本発明の好適な第１の実施形態に係る撮像装置の構成を示す回路図である。図１に示す撮像装置に配置された演算増幅器及びこれに接続された光電変換装置の構成をより詳細に示す回路図である。本発明の好適な第１の実施形態に係る光電変換装置に用いられる各信号の動作タイミングを示す図である。本発明の好適な第２の実施形態に係る撮像装置の構成を示す回路図である。本発明の好適な第３の実施形態に係る撮像装置の構成を示す回路図である。ＦＤの電位の変化に対する垂直出力線の電位の変化を表したグラフを示す図である。本発明の好適な第４の実施形態に係る撮像装置の構成を示す回路図である。本発明の好適な実施形態に係る撮像装置を応用した撮像システムの構成を示す図である。従来の課題を説明するための図である。

符号の説明

Ｖ１〜Ｖｍ垂直出力線
１０４フォトダイオード
１０５転送トランジスタ
１０７リセットスイッチ
１０８ソースフォロアトランジスタ
１１０垂直走査回路
１１２クリップ回路
１２０水平走査回路
１３０ＣＤＳ回路
１４０選択スイッチ
１５０出力アンプ
２１０Ｄ／Ａ変換器
２４０外部入力端子
３００モード判別部

Claims

光電変換部と、電荷を電圧に変換する電荷電圧変換部と、前記光電変換部で発生した電荷を前記電荷電圧変換部へ転送する転送部と、前記電荷電圧変換部により変換された電圧に応じた信号を垂直出力線へ出力するソースフォロワトランジスタと、前記電荷電圧変換部をリセットするリセット部とを含む画素が行方向及び列方向に複数配列された画素配列と、
前記垂直出力線の電位をクリップするクリップ部と、
を備え、
ＣＤＳ処理が行われるように、前記電荷電圧変換部がリセットされた状態で前記ソースフォロワトランジスタにより前記垂直出力線に出力されたリセットレベルの信号と、前記転送部により前記電荷電圧変換部へ電荷が転送された状態で前記ソースフォロワトランジスタにより前記垂直出力線へ出力された信号レベルの信号とを前記垂直出力線がそれぞれ伝達する撮像装置であって、
前記クリップ部は、
電源とノードとの間に接続され、設定された電流を流す電流源負荷と、
設定された電圧がゲートに入力され、ドレインが前記ノードに接続され、ソースが前記垂直出力線に接続されたＮＭＯＳトランジスタと、
ゲートが前記ノードに接続され、ドレインが前記ＮＭＯＳトランジスタのソースと前記垂直出力線とに接続され、ソースが前記電源に接続されたＰＭＯＳトランジスタと、
を含む
ことを特徴とする撮像装置。
前記設定された電流よりも大きな電流を前記垂直出力線に流す他の電流源負荷をさらに備え、
前記画素の前記ソースフォロワトランジスタは、ＭＯＳトランジスタであり、
前記電流源負荷により流される電流値は、前記電流源負荷により流される電流と前記ＰＭＯＳトランジスタのドレイン電流との和が前記他の電流源負荷により流される電流に等しくなるように設定されている
ことを特徴とする請求項１に記載の撮像装置。
前記ＰＭＯＳトランジスタのドレイン電流は、前記電流源負荷により流される電流値より大きく設定されている
ことを特徴とする請求項２に記載の撮像装置。
前記垂直出力線及び前記クリップ部は、各列の前記画素に対して設けられ、
前記電流源負荷は、バイアス電圧がゲートに入力され、ドレインが前記ノードに接続され、ソースが前記電源に接続された他のＰＭＯＳトランジスタを含み、
前記撮像装置は、前記クリップ部によりクリップされる電位における各列の前記画素ごとのばらつきを抑えるように調整されたバイアス電圧を前記他のＰＭＯＳトランジスタのゲートに入力するＤ／Ａ変換器をさらに備えた
ことを特徴とする請求項１から３のいずれか１項に記載の撮像装置。
光電変換部と、電荷を電圧に変換する電荷電圧変換部と、前記光電変換部で発生した電荷を前記電荷電圧変換部へ転送する転送部と、前記電荷電圧変換部により変換された電圧に応じた信号を垂直出力線へ出力するソースフォロワトランジスタと、前記電荷電圧変換部をリセットするリセット部とを含む画素が行方向及び列方向に複数配列された画素配列と、
前記垂直出力線の電位をクリップするクリップ部と、
を備え、
ＣＤＳ処理が行われるように、前記電荷電圧変換部がリセットされた状態で前記ソースフォロワトランジスタにより前記垂直出力線に出力されたリセットレベルの信号と、前記転送部により前記電荷電圧変換部へ電荷が転送された状態で前記ソースフォロワトランジスタにより前記垂直出力線へ出力された信号レベルの信号とを前記垂直出力線がそれぞれ伝達する撮像装置であって、
前記クリップ部は、ゲート接地型増幅回路と、ソース接地型増幅回路とを備え、
前記ゲート接地型増幅回路は、
ドレインが電流源負荷に接続され、ソースが前記垂直出力線に接続され、設定された電圧がゲートに入力される第1導電型のＭＯＳトランジスタを含み、
前記ソース接地型増幅回路は、
ゲートが前記第１導電型のＭＯＳトランジスタのドレインに接続され、ドレインが前記第１導電型のＭＯＳトランジスタのソースと前記垂直出力線とに接続され、ソースが電源に接続された第２導電型のＭＯＳトランジスタを含む
ことを特徴とする撮像装置。
請求項１から５のいずれか１項に記載の撮像装置と、
前記撮像装置の撮像面へ像を形成する光学系と、
前記撮像装置から出力された信号を処理して画像情報を生成する画像情報生成部と、
を備えたことを特徴とする撮像システム。