JP4242353B2

JP4242353B2 - 半導体装置

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Publication number: JP4242353B2
Application number: JP2005001038A
Authority: JP
Inventors: 正志稲生; 弘樹松永
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-02-04
Filing date: 2005-01-06
Publication date: 2009-03-25
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Description

本発明はプラズマディスプレイパネル（Plasma Display Panel）の電極に対して放電維持パルス電圧を印加するサステインドライバ（Sustain driver）に関するものである。

プラズマディスプレイ装置は、図４に示すようにＰＤＰ１０１と、サステインドライバ１０２と、スキャンドライバ１０３と、データドライバ１０４、およびパネル制御部１０５を有している。

三電極面放電型構造のＰＤＰ１０１は、背面基板上にアドレス電極Ａがパネルの縦方向に配置され、前面基板上には維持電極Ｘと走査電極Ｙとが交互にパネルの横方向に配置されている。

維持電極Ｘは互いに接続されて電位が実質的に等しい。アドレス電極Ａと走査電極Ｙとは、データドライバ１０４とスキャンドライバ１０３によって一本づつ個別に電位を変化させることができる。

維持電極Ｘと走査電極Ｙとの互いに隣り合う電極対、およびアドレス電極Ａとの交差点には、放電セルＰが設けられている。それぞれの放電セルＰの内部にはガスが封入されている。放電セルＰの表面には、誘電体層、電極と誘電体層を保護する保護層、および蛍光体を含む蛍光層が設けられている。

蛍光層には、ＲＧＢ各色の蛍光を発する蛍光体が放電セル毎に塗り分けられており、各放電セルはＲＧＢ何れかのサブピクセルを構成している。ＲＧＢ三色のサブピクセルは一つのピクセルを構成している。

サステインドライバ１０２は、ＰＤＰ１０１の維持電極Ｘの全ての電極を同時に駆動し、所定時間だけ周期的に反復する放電維持パルス電圧を出力する。
スキャンドライバ１０３は、ＰＤＰ１０１の走査電極Ｙの各電位を個別に変化させる。特に、走査パルス電圧を走査電極Ｙに対して所定の順番で印加する。

データドライバ１０４は、ＰＤＰ１０１のアドレス電極Ａの各電位を個別に変化させる。特に、映像信号をライン毎に格納し、発光すべきサブピクセルの存在する列のアドレス電極Ａを選択し、選択されたアドレス電極に対してアドレスパルス電圧を印加する。

パネル制御部１０５は、サステインドライバ１０２と、スキャンドライバ１０３と、データドライバ１０４のそれぞれによるパルス電圧のタイミングを制御する。
サステインドライバ１０２は、高い出力電圧レベルが要求されることから、高耐圧素子を用いて回路が構成される。また、回路の電源効率を高めるために、出力電圧波形がハイレベルの時のみ回路動作が有効に機能するように、出力振幅を制御回路の電源ラインに帰還するブートストラップ回路を採用することが多い。

図５にブートストラップ回路を含むサステインドライバ１０２を示す。出力ＭＯＳトランジスタ３６，３７の接続点ＯＵＴが維持電極Ｘに接続されている。
ここで、サステインドライバ１０２は集積化した半導体装置で構成されており、電源端子ＶＣＣ、接地端子ＧＮＤ、高電位側電源端子ＶＢ、出力端子ＨＯ、および低電位側端子ＶＳなどは半導体装置の外部端子であって、入力回路１、レベルシフト回路２、受信回路３、基準電圧回路２０、保護回路７および出力回路１８が半導体装置内に集積化されている。

高耐圧フローティングブロック１９は、それを構成する島領域が電源端子ＶＣＣよりも高い半導体装置内の最高電位である高電位側電源端子ＶＢに接続され、その最高電位にバイアスされている。そして、高耐圧フローティングブロック１９内の素子形成領域内に受信回路３、基準電圧回路２０、保護回路７および出力回路１８が作り込まれている。

このサステインドライバ１０２は、外部から入力される入力信号ＨＩＮを、入力回路１を介して受信し、レベルシフト回路２は入力回路１の出力信号レベルをレベルシフトして高耐圧フローティングブロック１９内の受信回路３に伝達する。

受信回路３はパルス波形の整形を行うものである。出力回路１８は出力電流能力を拡大するための回路であり、信号処理回路の出力信号のパワーアップを図っている。そして、サステインドライバ１０２は、出力端子ＨＯに接続された出力ＭＯＳトランジスタ３６のゲートを高速でスイッチング駆動する。

基準電圧回路２０は、ドレインとゲートを共通接続してダイオード接続されたＭＯＳトランジスタ２２と、そのドレインと高電位側電源端子ＶＢとの間に接続された抵抗２１との直列回路で構成され、ＭＯＳトランジスタ２２のソース・ドレイン間の電圧が基準電圧Ｖｒｅｆとして取り出される。その基準電圧は、ＭＯＳトランジスタ２２の閾値電圧Ｖｔと等しくなる。

保護回路７は、高電位側電源端子ＶＢと低電位側電源端子ＶＳとの間の電圧を抵抗５，６で抵抗分圧して、抵抗分圧した電位とＭＯＳトランジスタ２２のドレイン電位とをコンパレータ４で比較することにより、高耐圧フローティングブロック１９内の電源電圧（高電位側電源端子ＶＢと低電位側電源端子ＶＳとの間の電圧）の異常を監視している。

そして、コンパレータ４の出力端を前記出力回路１８の入力端に接続することにより、ワイヤード・ＡＮＤ回路を構成している。これにより、高耐圧フローティングブロック１９の電源電圧が異常に大きくなると、コンパレータ４の出力がローレベルとなり、出力回路１８の入力を遮断して、出力回路１８の動作を停止させている。そして、出力回路１８を構成するパワートランジスタや、出力端子ＨＯに外部接続される出力ＭＯＳトランジスタ３６，３７のゲートに過大な電圧が印加されて、それらが破壊することを防止している。

出力ＭＯＳトランジスタ３７は、外部から入力される入力信号ＬＩＮに基づいて、入力回路４０，信号処理回路４１，出力回路４２を介して制御されている。
図５において出力ＭＯＳトランジスタ３７がオンしている間は、低電圧側電源ＶＣＣからダイオード３８のＶＦ≒０．７ボルトだけ低下した電圧が容量３９に供給される。出力ＭＯＳトランジスタ３６がオンしている間はＶＳ端子がほぼＨＶ電圧まで上昇し、高電圧電源ＶＢは“ＶＳ＋ＶＣＣ−０．７”ボルトとなる。出力ＭＯＳトランジスタ３６，３７のオン時間、容量３９の容量値によって高電圧電源ＶＢは変動する。

そのため、制御回路の電源電圧が変動している状態で回路動作することになり、その電源電圧にサージ電圧が重畳すると、制御回路が破損する危険性がある。更には、出力ＭＯＳトランジスタ３６，３７を破損する危険性も生じる。

そのため、電源電圧に重畳するサージ電圧に対する保護動作機能も要求される。その保護動作機能を安定に機能させるためには、安定な基準電圧源が必要である。
図５では、ＭＯＳトランジスタ２２と抵抗２１の直列回路によって構成する簡単な基準電圧回路２０を用いており、基準電圧ＶｒｅｆがＭＯＳトランジスタ２２の閾値電圧Ｖｔに依存する。ＭＯＳトランジスタ２２の閾値電圧Ｖｔの大きさは、ＭＯＳトランジスタの製造ばらつきによって異なったり、固有の温度特性を有していたりしている。そのことが、半導体装置毎に保護回路７の検出感度が異なったり、周囲温度によって検出感度が変動したりする原因となり、半導体装置の回路動作を保証しにくい、という問題がある。

そこで、回路構成するＭＯＳトランジスタの数を増やして、温度特性が安定でばらつきの少ないリニア回路（基準電圧回路）を設計しようとしても、半導体装置内に作りこんだＭＯＳトランジスタ同士の電気的特性の相対バラツキが大きいことから、バイポーラトランジスタで構成したリニア回路ほどバラツキを小さくすることができない。

そして一般的には、バイポーラトランジスタで構成した半導体装置の場合は、バイポーラトランジスタの相対バラツキが小さいため、精度が良く、絶対値バラツキの小さい基準電圧回路２０を容易に構成できる。しかし、半導体装置内にサステインドライバ１０２を集積化するという前提で考えると、サステインドライバ１０２に用いるバイポーラトランジスタとしては、４００ボルト以上の高耐圧特性が要求され、高耐圧用のバイポーラトランジスタを用いる必要がある。

高耐圧バイポーラトランジスタは、それを形成する島領域内にガードリングを形成する必要があり、単体の形状が通常のバイポーラトランジスタに比べて大きくなるという問題が生じる。その点について、以下に説明する。

図６（ａ）は半導体基板内に形成される高耐圧フローティングブロック１９の平面構成を示す。図６（ｂ）はＮＰＮバイポーラトランジスタの平面図を示す。ここで、図６（ａ）と図６（ｂ）の拡大比率は同じである。

図６（ｂ）に示すように、ＮＰＮバイポーラトランジスタを単体素子として機能させるために、ＮＰＮバイポーラトランジスタの最外周は分離拡散領域２３で電気的に分離されている。ＮＰＮバイポーラトランジスタのトランジスタ作用を持つ主要部は、トランジスタ活性領域２４であり、トランジスタ島領域の中央に位置している。このトランジスタ活性領域２４には、図示されていないコレクタ拡散層、ベース拡散層、エミッタ拡散層やそれらに接続される電極が形成されている。そして、ＮＰＮバイポーラトランジスタの素子耐圧は、トランジスタ活性領域２４と分離拡散領域との間にガードリング２５ａ，２５ｂ，２５ｃを形成することにより、高い耐圧特性を確保している。更に高い耐圧を確保するには、更にガードリングの数を増やす必要があり、トランジスタ活性領域２４の周囲にガードリングを形成するための広大な面積が必要である。

高耐圧フローティングブロック１９は、図６（ａ）に示すようにＮ型半導体による島領域で構成され、その中央部にはＭＯＳトランジスタ、抵抗、コンデンサ等の半導体素子を集積化して、これらの素子グループを素子形成領域２６内（１２００μｍ×４００μｍ程度の大きさ）に形成して、その素子形成領域２６を包囲するように約１００μｍ幅のガードリング領域を有しており、最外周に分離拡散領域２７を形成している。そのため、高耐圧フローティングブロック１９は１４００μｍ×６００μｍ程度の大きさになっている。

この高耐圧フローティングブロック１９も素子形成領域２６と分離拡散領域２７との間にガードリング２８ａ，２８ｂ，２８ｃを設けており、素子形成領域２６の全体を一括して耐圧の向上を図っている。素子耐圧を大きくするために、素子形成領域２６の周辺部にガードリングが必要であることは、（特許文献１）などで紹介されている。

そして、安定な基準電圧回路を構成するためには、少なくとも２個のＮＰＮバイポーラトランジスタが必要であり、周辺部から分離され独立して動作する高耐圧ＮＰＮバイポーラトランジスタで構成するには、高耐圧ＮＰＮバイポーラトランジスタの素子領域内に複数のガードリングが必要となる。しかも、ガードリングを配置するガードリング領域は、要求される耐圧が大きくなるほど大きな面積を必要とする。一例を挙げて説明すると、図６（ｂ）に示すように、約４００Ｖの耐圧を有する一つのＮＰＮバイポーラトランジスタの形成に必要なエリアは、トランジスタ動作する主要部であるトランジスタ活性領域２４の大きさは４０μｍ×６０μｍ程度の大きさで、ガードリング３本を形成したガードリング領域の幅は１００μｍ程度である。

具体的には、図７に示すように基準電圧回路２０を安定化させるために２個のＮＰＮバイポーラトランジスタ２３Ａ，２３Ｂを高耐圧フローティングブロック１９の外側に配置することになり、広大な面積が必要となり、半導体装置の集積度を低下させる。
特開平６−２１３５８号公報

上述したように、図５に示す簡単な回路構成の基準電圧回路２０を採用したのでは、抵抗２１やＭＯＳトランジスタ２２の製造バラツキが大きく、特にＭＯＳトランジスタ２２の閾値電圧Ｖｔのばらつきが、保護回路７の検出精度を劣化させる要因となり、半導体装置の電気的特性を十分に保証できないという問題があった。だからと言って、ＭＯＳトランジスタを数多く用いて回路構成すると、ＭＯＳトランジスタの相対値精度が十分に得られず、保護回路７の検出感度の絶対値を保証する回路設計が困難であるという問題がある。

相対値精度が良好なバイポーラトランジスタを用いれば、動作電圧の絶対値が保証できる基準電圧回路を構成することが可能である。しかし、サステインドライバ１０２を集積化するためには、高耐圧特性を有するバイポーラトランジスタが必要であり、ガードリングを有した高耐圧バイポーラトランジスタを用いて回路構成すると、半導体装置の集積度を悪化するという問題がある。

本発明は、上記問題を解決するものであり、ガードリングを有した高耐圧バイポーラトランジスタを用いなくても集積化が可能な半導体装置を提供することを第１の目的とする。

そして、安定な回路動作を保証できる保護回路を内蔵した高耐圧の半導体装置を提供することを第２の目的とする。

本発明の請求項１記載の半導体装置は、低電位から高電位まで変動する電源電圧が印加される高電位側電源端子と、半導体基板上に形成された半導体層を分離拡散領域で包囲して島状に構成され、その島の電位が前記高電位側電源端子の電圧でバイアスされたフローティングブロックと、低電位側電源端子にソースが接続され前記高電位側電源端子とドレインとの間に基準電圧を出力するＭＯＳトランジスタと、コレクタとベースを共に前記高電位側電源端子に接続した第１および第２のバイポーラトランジスタと、前記第１のバイポーラトランジスタのエミッタと前記ＭＯＳトランジスタのドレインとの間に接続された第１の抵抗と、前記第２のバイポーラトランジスタのエミッタと前記ＭＯＳトランジスタのドレインとの間に直列接続された第２，第３の抵抗と、前記第２，第３の抵抗の中間接続点と、前記第１のバイポーラトランジスタのエミッタ電位とを比較して前記ＭＯＳトランジスタの導通を制御する差動増幅器とを備え、前記第１，第２のバイポーラトランジスタのトランジスタ活性領域、前記ＭＯＳトランジスタ、前記第１〜第３の抵抗および、前記差動増幅器を、前記フローティングブロック内に形成していることを特徴とする。

また、本発明の請求項２に記載の半導体装置は、請求項１において、前記フローティングブロックは、その中央部を素子形成領域とし、前記素子形成領域の外側を包囲するようにガードリングを形成しており、前記素子形成領域内に前記第１，第２のバイポーラトランジスタ、前記ＭＯＳトランジスタおよび、前記第１〜第３の抵抗を形成していることを特徴とする。

また、本発明の請求項３に記載の半導体装置は、請求項１または請求項２において、前記低電位側電源端子と前記高電位側電源端子との間に直列接続された第４，第５の抵抗と、前記ＭＯＳトランジスタのドレイン電位と前記第４，第５の抵抗による中間接続点の電位とを比較するコンパレータとを前記フローティングブロック内に形成して備え、前記コンパレータの出力により前記フローティングブロック内の素子形成領域に集積化された信号処理回路の出力信号を停止させることを特徴とする。

また、本発明の請求項４に記載の半導体装置は、請求項１において、定電流源がエミッタに接続され前記高電位側電源端子にコレクタとベースが接続された第３のバイポーラトランジスタと、前記第３のバイポーラトランジスタのベース・エミッタ間電圧と前記基準電圧を基にした所定の電圧とを比較する第２のコンパレータとを前記フローティングブロック内に形成して備え、前記第２のコンパレータの出力により前記フローティングブロック内の素子形成領域に集積化された信号処理回路の出力信号を停止させることを特徴とする。

この構成によると、コレクタとベースを共通接続したバイポーラトランジスタは高電位側電源端子に接続した状態で基準電圧回路を回路構成することができるため、高電位側電源端子が接続されるフローティングブロックの領域内には、分離拡散領域を用いないバイポーラトランジスタのベース／エミッタ領域を形成することが可能になる。従って、第１，第２のバイポーラトランジスタ用のガードリングと、信号処理回路用のガードリングを共用することが可能になり、フローティングブロックの内部にバイポーラトランジスタを集積化して、小さな面積で高精度の基準電圧を出力することができる。

高電位側電源端子と低電位側電源端子との間に第４，第５の抵抗を直列接続し、その中間接続点と基準電圧とをコンパレータで比較することにより、フローティングブロック内に集積化される信号処理回路の電源電圧（高電位側電源端子と低電位側電源端子との間の電圧）の電源変動を安定に検出することができ、集積化した信号処理回路の安定な回路動作を保証することができる。

電源電圧が低下し、かつ制御回路が正常に動作する電源電圧以上で、出力端子ＨＯに外部接続されるスイッチング素子としての、出力ＭＯＳトランジスタもしくは絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor）を停止し、電源電圧低下時の異常動作による破壊を防止することができる。

周囲温度が動作可能範囲を超えて上昇したとき、前記第３のバイポーラトランジスタのベース・エミッタ間電圧と前記基準電圧を基にした所定の電圧とを比較する第２のコンパレータとを備え、前記コンパレータの出力により前記フローティングブロック内の素子形成領域に集積化された信号処理回路の出力信号を停止させることで、周囲温度上昇時の破壊を防止することができる。

以下、本発明の各実施の形態を図１〜図３に基づいて説明する。
（実施の形態１）
図１と図２は本発明の（実施の形態１）を示す。

図１は、ブートストラップ回路を含むサステインドライバ１０２を有したＰＤＰ信号処理用の半導体装置を示す。
図１に示すサステインドライバは、入力回路１とレベルシフト回路２は、電源端子ＶＣＣと接地端子ＧＮＤとの間に印加される電源電圧により動作する。

高耐圧フローティングブロック１９は、半導体基板の内部に構成されるＮ型半導体の島領域であり、その島領域には高電位側電源端子ＶＢが接続され、島電位は高電位側電源端子の印加電圧にバイアスされ、低電位（約２０ボルト）から高電位（約４００ボルト）まで変動する。また、低電位側電源端子ＶＳは、高耐圧フローティングブロック１９内に集積化される信号処理回路用の低電位側電源端子となる。

この高耐圧フローティングブロック１９内には、受信回路３と、保護回路７と、基準電圧回路１７と、信号処理回路としての出力回路１８とを備えている。
入力回路１を介して入力される入力信号ＩＮは、レベルシフト回路２を介して高耐圧フローティングブロック１９内の受信回路３に入力され、その受信回路３の出力信号によって、出力回路１８が駆動され、高電圧の出力信号を出力端子ＨＯから出力する。

基準電圧回路１７は、コレクタとベースとを高電位側電源端子ＶＢに接続した第１のバイボラトランジスタとしてのＮＰＮバイポーラトランジスタ１０と、ＮＰＮバイポーラトランジスタ１０のエミッタと基準電圧出力端との間に接続された第１の抵抗としての抵抗９と、コレクタとベースとを高電位側電源端子ＶＢに接続した第２のバイボラトランジスタとしてのＮＰＮバイポーラトランジスタ１２と、ＮＰＮバイポーラトランジスタ１２のエミッタと基準電圧出力端との間に直列接続された第２，第３の抵抗としての抵抗１１，１４と、抵抗１１と抵抗１４との中間接続点の電位と、ＮＰＮバイポーラトランジスタ１０のエミッタ電位との電位差を比較するＣＭＯＳ差動増幅器（differential amplifier ）８と、差動増幅器８の出力信号を増幅するＰチャンネルＭＯＳトランジスタ１６，ＮチャンネルＭＯＳトランジスタ１５，１３とよって構成される。

この基準電圧回路１７は、俗に云うバンドギャップ型定電圧回路の一種であり、ＮＰＮバイポーラトランジスタ１０，１２の大きさ、特にエミッタ面積の大きさを異ならせ、更にＮＰＮバイポーラトランジスタ１０，１２の動作電流が異なるように回路設定する。

そして、差動増幅器８、ＭＯＳトランジスタ１６，１５，１３を介して負帰還ループを構成し、抵抗１１，１４の中間接続点の電位とＮＰＮバイポーラトランジスタ１０のエミッタ電位とが平衡状態になるように回路動作させる。

すると、周囲温度に対しても安定な出力電圧（基準電圧Ｖｒｅｆ）を出力することができる。その基準電圧Ｖｒｅｆは約１．２ボルトであり、殆どバラツキを生じない。
また、基準電圧回路１７は、ＮＰＮバイポーラトランジスタ１０，１２のコレクタを高耐圧フローティングブロック１９の高電位側電源端子ＶＢに接続して回路構成されることから、ＮＰＮバイポーラトランジスタ１０，１２のトランジスタ活性領域を高耐圧フローティングブロック１９の素子形成領域２６内にその他の半導体素子と一緒に形成することが可能になる。

従って、図２に示すようにＮＰＮバイポーラトランジスタ１０，１２の専用のガードリングを設けなくても、高耐圧フローティングブロック１９用のガードリングをＮＰＮトランジスタ用としても兼用することができ、受信回路３、出力回路１８および基準電圧回路１７を含むサステインドライバのハイサイド回路を高耐圧フローティングブロック１９内に構成することが出来る。

保護回路７は、高電位側電源端子ＶＢと低電位側電源端子ＶＳとの間に直列接続された第４，第５の抵抗としての抵抗５，６と、抵抗５，６の中間接続点と基準電圧Ｖｒｅｆとの電位差を比較するコンパレータ４により構成され、低電位側電源端子ＶＳと高電位側電源端子ＶＢとの間の電圧が大きくなると、コンパレータ４の出力がローレベルとなり、出力回路１８の入力信号を遮断して、出力回路１８の出力信号を停止させる。そして、出力端子ＨＯにはローレベルを出力する。

以下、４００ボルトの高耐圧特性を有する半導体装置の一例を挙げて説明する。図２に示す実施例では、素子形成領域２６にはＭＯＳトランジスタ、抵抗、コンデンサおよびバイポーラトランジスタのトランジスタ活性領域等の半導体素子が形成されており、これらの半導体素子によって受信回路３、保護回路７、基準電圧回路１７および出力回路１８等による信号処理回路が構成されている。素子形成領域２６に集積化する半導体素子の素子数は約２００素子であり、これらの半導体素子を集積化するために１２００μｍ×４００μｍの面積が必要であり、この面積は図２における素子形成領域２６の大きさは図６に示す従来例と同じである。高耐圧フローティングブロック１９における素子形成領域２６を包囲する領域はガードリング領域となっており、このガードリング領域の表面には３つのガードリング２８ａ，２８ｂ，２８Ｃを設けている。

所定の領域に数多くの半導体素子を集積化する場合、隙間を空けずに敷き詰めて集積化することは不可能であり、通常に設計すれば、半導体素子が配置されない余剰スペースは５％〜１０％程度生じる。

その一方で、一つのＮＰＮバイポーラトランジスタのトランジスタ活性領域２４の大きさは図６（ｂ）に示した４０μｍ×６０μｍ程度の大きさである。従って、トランジスタ活性領域２４の１つ当たりの占有面積は素子形成領域２６の面積の約０．５％である。このような占有面積の小さいトランジスタ活性領域は、素子形成領域２６内に生じた余剰スペース内に苦労せずに２〜３個集積化することができる。従って、ＮＰＮバイポーラトランジスタ１０，１２のトランジスタ活性領域２４を高耐圧フローティングブロック１９の内側に配置することにより、面積の増加を従来に比べて小さく抑えることができ、トランジスタ活性領域を追加するために、形成すべき素子形成領域２６の面積を予め大きくする必要性はほとんどない。

なお、出力回路１８の出力信号を停止させる方法としては、低電位側電源端子ＶＳ及び高電位側電源端子ＶＢから出力回路１８に供給される電源供給を遮断して停止させても良いし、受信回路３の入力信号を遮断しても良い。

なお、上述した実施形態における差動増幅器８は、ＭＯＳトランジスタによって構成されるＣＭＯＳ差動増幅器であり、コンパレータ４はＭＯＳトランジスタによって構成されるコンパレータである。これらのＭＯＳトランジスタは単体毎に分離拡散領域を設けなくても回路構成することができる特色を持っている。

このサステインドライバ用の半導体装置によれば、ガードリング付きのバイポーラトランジスタを用いなくても、バイポーラトランジスタのトランジスタ活性領域のみをその他の半導体素子と一緒に高電圧フローティングブロック内に集積化することができ、少面積で集積化することが可能な高精度の基準電圧回路を提供することができる。

また、基準電圧回路１７から出力した基準電圧Ｖｒｅｆと電源電圧を分圧した電圧とを比較するコンパレータ４により、過大な電圧を検出すると出力回路１８の入力信号を遮断して、信号処理回路の動作を停止させることができ、安定に動作する電源電圧以下の時だけ信号処理回路を動作させることができる。

また、この実施の形態では３個のガードリングを用いた例で説明したが、ガードリングの数を増やして、更に耐圧を大きくしても良いし、必要とする耐圧が小さければ、ガードリングの数を減らしても良い。

（実施の形態２）
次に、電源電圧が低下した時に作動する保護回路を有した半導体装置について説明する。

この実施の形態２の回路は、図１に示す（実施の形態１）とほぼ同じように回路構成され、前記抵抗５，６で高電位側電源端子電圧ＶＢを分圧した電圧を前記コンパレータ４の反転入力端子（−）に印加し、前記コンパレータ４の非反転入力端子（＋）に前記ＭＯＳトランジスタ１３のドレインの電圧を印加することによって構成される。すると、コンパレータ４は、抵抗５の端子間電圧が基準電圧Ｖｒｅｆより小さくなると、フローティングブロック１９内に集積化された信号処理回路（出力回路１８）の出力信号を停止させることができる。この場合、電源電圧が低下して不足する前に信号処理回路の回路動作を停止させる保護回路として機能する。但し、（実施の形態１）の抵抗５および抵抗６の抵抗値と、この実施の形態の抵抗５および抵抗６の抵抗値を異ならせて、電源電圧の動作点を異ならせる必要がある。この種の回路をフローティングブロック１９内に集積化する点については、（実施の形態１）と同様の効果を期待できる。

なお、この実施の形態で説明した減電圧保護回路と、（実施の形態１）で説明した過電圧保護回路との両方を用いると、所定の電源電圧範囲内で安定に動作するハイサイド回路を構成することができる。

（実施の形態３）
次に、過熱保護回路を有した半導体装置について、図３を用いて説明する。
図３は本発明の（実施の形態３）を示す回路構成であり、受信回路３、基準電圧回路１７、過電圧保護用の保護回路７および出力回路１８に関する説明は省略する。

基準電圧回路１７に接続された抵抗３３と抵抗３４の直列回路により、前記基準電圧Ｖｒｅｆを抵抗分割して、検出温度の動作点に相当する所定の電圧を設定する。バイポーラトランジスタ３１のコレクタとベースを高電位側電源端子ＶＢに接続し、バイポーラトランジスタ３１のエミッタを定電流源３２の一端に接続して定電流を与える。そして、バイポーラトランジスタ３１のエミッタにコンパレータ３０の反転入力端子（−）を接続して、非反転入力端子（＋）に抵抗３３と抵抗３４の中間接続点を接続し、コンパレータ３０の出力を出力回路１８の入力に接続する。バイポーラトランジスタ３１のベース・エミッタ間電圧は、−２ｍＶ／℃の温度係数を有しており、高温になるほど電圧が小さくなる特性を示す。そのベース・エミッタ間電圧の絶対値は拡散プロセスの条件によって異なるため、検出温度に対応した検出電圧は実験的に求める。そして、抵抗３３の端子間電圧が検出電圧になるように、抵抗３３と抵抗３４の直列回路で基準電圧Ｖｒｅｆを分圧する。

このように構成することによって、周囲温度が動作可能範囲を超えて上昇したとき、定電流源３２がエミッタに接続され高電位側電源端子ＶＢにコレクタとベースが接続された第３のバイポーラトランジスタ３１のベース・エミッタ間電圧と、基準電圧Ｖｒｅｆを基にした所定の電圧とを比較するコンパレータ３０の出力により、出力回路１８の入力信号を遮断して、出力回路１８の出力信号を停止し、出力端子ＨＯにはローレベルを出力する。即ち、周囲温度が上昇して動作保証できない時には、出力端子ＨＯを介してパワースイッチング素子を駆動する出力信号を遮断して、パワースイッチング素子を熱破壊から保護することができる。

上記の各実施の形態において、パワースイッチング素子として出力ＭＯＳトランジスタ３６，３７を使用したが、これには絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor）などを使用した場合も同様である。

上記の各実施の形態では、コンパレータ４またはコンパレータ３０の出力により、出力回路１８の入力信号を遮断して出力回路１８の出力信号を停止したが、コンパレータ４またはコンパレータ３０の出力により、受信回路３の入力信号を遮断しても良いし、受信回路３または出力回路１８への電源供給を遮断しても良い。要するに、フローティングブロック１９内に集積化された信号処理回路の動作を停止すれば同様の効果が得られる。

本発明はフローティングブロックを有した各種半導体装置の小型化と信頼性の向上に寄与することができ、プラズマディスプレイ等のフラットディスプレイ用の信号処理の半導体装置に使用できる。

本発明の（実施の形態１）のサステインドライバ用の半導体装置の回路図同実施の形態において半導体装置の要部の平面図本発明の（実施の形態２）のサステインドライバ用の半導体装置の回路図プラズマディスプレイ装置の一般的な構成図従来例におけるサステインドライバとその周辺の回路図従来の半導体装置の平面構成を説明するための図従来の半導体装置において２個の高耐圧トランジスタを使用した場合の平面図

符号の説明

ＶＢ高電位側電源端子
ＶＳ低電位側電源端子
１０２サステインドライバ
３受信回路
４コンパレータ
５抵抗（第４の抵抗）
６抵抗（第５の抵抗）
７保護回路
８差動増幅器
９抵抗（第１の抵抗）
１０ＮＰＮバイポーラトランジスタ（第１のバイポーラトランジスタ）
１１抵抗（第２の抵抗）
１２ＮＰＮバイポーラトランジスタ（第２のバイポーラトランジスタ）
１３ＮチャンネルＭＯＳトランジスタ
１４抵抗（第３の抵抗）
１５ＮチャンネルＭＯＳトランジスタ
１６ＰチャンネルＭＯＳトランジスタ
１７基準電圧回路
１８出力回路（信号処理回路）
１９高耐圧フローティングブロック
２０基準電圧回路
２４トランジスタ活性領域
２５ａ，２５ｂ，２５ｃガードリング
２６素子形成領域
２７分離拡散領域
２８ａ，２８ｂ，２８ｃガードリング
３０コンパレータ（第２のコンパレータ）
３１ＮＰＮバイポーラトランジスタ（第３のバイポーラトランジスタ）
３２定電流源
３３，３４抵抗
３６，３７出力ＭＯＳトランジスタ

Claims

低電位から高電位まで変動する電源電圧が印加される高電位側電源端子と、
半導体基板上に形成された半導体層を分離拡散領域で包囲して島状に構成され、その島の電位が前記高電位側電源端子の電圧でバイアスされたフローティングブロックと、
低電位側電源端子にソースが接続され前記高電位側電源端子とドレインとの間に基準電圧を出力するＭＯＳトランジスタと、
コレクタとベースを共に前記高電位側電源端子に接続した第１および第２のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのエミッタと前記ＭＯＳトランジスタのドレインとの間に接続された第１の抵抗と、
前記第２のバイポーラトランジスタのエミッタと前記ＭＯＳトランジスタのドレインとの間に直列接続された第２，第３の抵抗と、
前記第２，第３の抵抗の中間接続点と、前記第１のバイポーラトランジスタのエミッタ電位とを比較して前記ＭＯＳトランジスタの導通を制御する差動増幅器とを備え、
前記第１，第２のバイポーラトランジスタのトランジスタ活性領域、前記ＭＯＳトランジスタ、前記第１〜第３の抵抗および、前記差動増幅器を、前記フローティングブロック内に形成していることを特徴とする半導体装置。
前記フローティングブロックは、その中央部を素子形成領域とし、前記素子形成領域の外側を包囲するようにガードリングを形成しており、前記素子形成領域内に前記第１，第２のバイポーラトランジスタ、前記ＭＯＳトランジスタおよび、前記第１〜第３の抵抗を形成していることを特徴とする
請求項１記載の半導体装置。
前記低電位側電源端子と前記高電位側電源端子との間に直列接続された第４，第５の抵抗と、
前記ＭＯＳトランジスタのドレイン電位と前記第４，第５の抵抗による中間接続点の電位とを比較するコンパレータとを前記フローティングブロック内に形成して備え、
前記コンパレータの出力により前記フローティングブロック内の素子形成領域に集積化された信号処理回路の出力信号を停止させることを特徴とする
請求項１または請求項２記載の半導体装置。
定電流源がエミッタに接続され前記高電位側電源端子にコレクタとベースが接続された第３のバイポーラトランジスタと、
前記第３のバイポーラトランジスタのベース・エミッタ間電圧と前記基準電圧を基にした所定の電圧とを比較する第２のコンパレータとを前記フローティングブロック内に形成して備え、
前記第２のコンパレータの出力により前記フローティングブロック内の素子形成領域に集積化された信号処理回路の出力信号を停止させることを特徴とする
請求項１記載の半導体装置。