JP3309905B2 - 電界効果トランジスタを含む半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧化された絶
縁ゲート型電界効果トランジスタを含む半導体装置に関
する。

【０００２】

【従来の技術】本件出願人は、図１に示す複合又は集積
化された半導体装置を製作した。この半導体装置は、絶
縁ゲート型電界効果トランジスタから成る第１の半導体
素子１とこの第１の半導体素子１よりも電力容量の小さ
い第２の半導体素子２とを有する。第１及び第２の半導
体素子１、２を構成するためにシリコン半導体基体３、
第１の半導体素子１のためのドレイン電極４、ソース電
極５、ゲート絶縁膜６、ゲート電極７、グランド電極
８、容量結合形フィールドプレート構成体９、第２の半
導体素子２のための電極１０等を有する。

【０００３】半導体基体３は、Ｐ形（第１導電形）のサ
ブストレート（基層）領域１１と、Ｎ形（第２導電形）
の第１のドレイン領域１２と、第１のドレイン領域１２
よりも不純物濃度の高いＮ⁺ 形の第２のドレイン領域１
３と、平面的に見て第１のドレイン領域１２を包囲して
いるＰ形のチャネル形成領域１４と、Ｎ⁺ 形ソース領域
１５と、第２の半導体素子２用の半導体領域１６とを有
する。第２の半導体素子２のための半導体領域１６はコ
レクタ領域１６ａ、ベース領域１６ｂ、エミッタ領域１
６ｃから成る。なお、コレクタ電極１６ａ内に、コレク
タ電極とのオーミックコンタクトを良好に取るための高
不純物濃度のＮ⁺形コンタクト領域を形成しても良い。
サブストレート領域１１は板状の半導体基体３の裏面
（下面）の全部を含むように形成されている。第１のド
レイン領域１２はサブストレート領域１１上にＮ形半導
体をエピタキシャル成長させた層に基づくものであっ
て、平面的に見て比較的大きな面積を有し、ＦＥＴの高
耐圧化に寄与している。Ｎ⁺ 形の第２のドレイン領域１
３はドレイン電極３を良好にオーミック接触させるため
の領域であって、第１のドレイン領域１２の中心に配置
されている。なお、Ｎ⁺ 形の第２のドレイン領域１３は
第１のドレイン領域１２にＮ形不純物を島状に拡散する
ことによって形成されており、サブストレート領域１１
に到達しないように比較的浅く形成されている。Ｐ形の
チャネル形成領域１４は平面的に見て第１のドレイン領
域１２を包囲すると共に、半導体基体３の表面（上面）
からＰ形のサブストレート領域１１に達するように配置
されている。従って、チャネル形成領域１４はＦＥＴの
チャネルの形成に寄与しているのみでなく、第１及び第
２の半導体素子１、２の電気的分離にも寄与している。
なお、チャネル形成領域１４又はこれとサブストレート
領域１１とを合せてＦＥＴのボディ領域と呼ぶこともで
きる。Ｎ+形ソース領域１５は平面的に見て第１のドレ
イン領域１２をチャネル形成領域１４を介して囲むよう
に環状に配置され、Ｎ形不純物をチャネル形成領域１４
に島状に拡散することによって形成されている。第２の
半導体素子２のための半導体領域１６としてトランジス
タのＮ形コレクタ領域１６ａは平面的に見てチャネル形
成領域１４に隣接するようにサブストレート領域１１の
上に配置されている。

【０００４】ドレイン電極４はＮ⁺ 形の第２のドレイン
領域１３に接続されている。ソース電極５はＮ⁺ 形ソー
ス領域１５に接続されている。ゲート絶縁膜６はソース
領域１５と第１のドレイン領域１２との間で半導体基体
３の表面に露出しているチャネル形成領域１４を覆うよ
うに配置されている。ゲート電極７はゲート絶縁膜６の
上に配置され、ソース領域１５と第１のドレイン領域１
２との間のチャネル形成領域１４に対向されている。グ
ランド電極又はバックゲート電極８はゲート電極７から
離間して配置され、チャネル形成領域１４を介してサブ
ストレート領域１１に接続され、サブストレート領域１
１を最低電位に固定するために寄与している。なお、エ
ミッタ電極５とグランド電極８とを一体的に形成するこ
ともできる。

【０００５】容量結合形フィールドプレート構成体９
は、第１のドレイン領域１２の表面上に環状に形成され
たシリコン酸化膜から成る絶縁膜１７と、複数のフィー
ルドプレート用環状金属導体層１８と、複数の誘電体層
１９と、複数の接続導体層２０ａ、２０ｂ、２０ｃとか
ら成る。図２から明らかなように、環状金属導体層１８
は絶縁膜１７を介して第１のドレイン領域１２に対向し
てフィールドプレートを構成する。誘電体層１９は各フ
ィールドプレート導体層１８を被覆するように配置され
ている。第１の容量結合手段としての接続導体層２０ａ
は最内周側のフィールドプレート導体層１８に誘電体層
１９を介して対向し且つドレイン電極４に接続されてい
る。第２の容量結合手段としての接続導体層２０ｂは最
外周側のフィールドプレート導体層１８に誘電体層１９
を介して対向し、且つグランド電極８に接続されてい
る。第３の容量結合手段としての接続導体層２０ｃはフ
ィールドプレート導体層１８に対向し且つコンデンサ直
列接続部材として機能している。導体層２０ａ、２０
ｂ、２０ｃと誘電体１９と５個のフィールドプレート導
体層１８とは互いに直接に接続された１０個のコンデン
サを構成し、この１０個のコンデンサの直列回路がドレ
イン電極４とグランド電極８との間に接続されている。
環状の導体層１８はフィールドプレートとして作用し、
第１のドレイン領域１２の図１の左右方向における電位
変化をなだらかにして均一な電界強度を与えることで耐
圧向上に寄与している。

【０００６】第１の半導体素子１としてのＦＥＴは、ド
レイン電極４の電位をソース電極５の電位よりも高く設
定し、ゲート電極７とソース電極５との間にゲート信号
を印加すると、チャネル形成領域１４の表面にＮ形チャ
ネルが形成され、ドレイン電極４、第２のドレイン領域
１３、第１のドレイン領域１２、Ｎ形チャネル、ソース
領域１５、及びソース電極５から成る経路でドレイン電
流が流れる。第１のドレイン領域１２は比較的厚く形成
され且つＰ形サブストレート領域１１よりも高い不純物
濃度を有し、またフィールドプレート構成体９が設けら
れているので、ドレイン電極４とソース電極５との間に
比較的高い電圧を印加することが可能になり、高耐圧Ｍ
ＯＳＦＥＴを提供することができる。

【０００７】

【発明が解決しょうとする課題】ところで、ドレイン電
極４の電位がソース電極５の電位よりも高くされ、サブ
ストレート領域１１と第１のドレイン領域１２との間の
第１のＰＮ接合２１及び第１のドレイン領域１２とチャ
ネル形成領域１４との間の第２のＰＮ接合２２がそれぞ
れ逆バイアス状態となり、且つゲート電極７に電圧が印
加されてドレイン電極４とソース電極５との間に電流が
流れている場合には、図１の２つの破線２３ａ、２３ｂ
で挟まれた領域に空乏層が生じる。第１のドレイン領域
１２は抵抗を有するので、第１のドレイン領域１２にお
ける電位はチャネル形成領域１４側から第２のドレイン
領域１３に向って徐々に高くなる。従って、空乏層２３
ａ、２３ｂは第１のＰＮ接合２１の下方部分において最
も広がる。この結果、第２のドレイン領域１３の近傍で
第１のドレイン領域１２のドレイン電流通路が第１のド
レイン領域１２の空乏層２３ｂによって大幅に狭めら
れ、ドレイン電流通路の抵抗が増大し、且つ電流密度が
大きくなる。第２のドレイン領域１３の近くの抵抗の高
い電流通路に比較的大きな電流が流れると、この領域の
電界の強さが大きくなり、この電界の強さが半導体の最
大電界強度を超えると、Ｎ形の第１のドレイン領域１２
内に高電界に加速された多数の電子が発生し、これ等が
結晶粒子に衝突して更に電子を生成し、加速度的に多数
キヤリア（電子）が増大する。発生した多数キャリアは
Ｐ形のサブストレート領域１１に吸い込まれる。Ｐ形サ
ブストレート領域１１は隣接する他の半導体素子２に共
用されているため、第２の半導体領域２のＮ形コレクタ
領域１６ａとＰ形のサブストレート領域１１及びＰ形の
チャネル形成領域１４とＮ形の第１のドレイン領域１２
とによってＮＰＮ形の寄生トランジスタが形成され、Ｎ
形の第１のドレイン領域１２に生じた多数キャリアのＰ
形サブストレート領域１１への吸い込みが寄生トランジ
スタのベース電流として作用し、寄生トランジスタがオ
ン状態となり、大きな電流が流れ続けて半導体装置が熱
破壊するおそれがある。この熱破壊の発生する電圧は、
トランジスタに電流の流れていない状態のドレイン・ソ
ース間の計算上（理論上）の電圧（耐圧）よりも低いド
レイン・ソース間電圧で発生するため、図１に示すよう
に高耐圧構造にしたにも拘らず、電流を流した場合の実
使用時の耐圧をあまり高めることができなかった。この
様な問題は第２のドレイン領域１３を中心に同心円状に
第１のドレイン領域１２及びソース領域１５を環状に配
置する場合に特に第２のドレイン領域１３の近くで電流
密度が高くなり、より顕著となる。

【０００８】そこで、本発明の目的は第２のドレイン領
域の近傍での電流密度の増大を抑制することができる半
導体装置を提供することにある。

【０００９】

【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、共通の半導体基体
（３）に基づいて形成された第１の半導体素子（１）と
第２の半導体素子（２）とを含み、前記第１の半導体素
子（１）は絶縁ゲート型電界効果トランジスタである半
導体装置であって、前記半導体基体（３）は、第１導電
形のサブストレート領域（１１）と、第１導電形と反対
の第２導電形の第１及び第２のドレイン領域（１２、１
３）と、第１導電形のチャネル形成領域（１４）と、第
２導電形のソース領域（１５）と、第２導電形の埋め込
み領域（３１又は３１ａ又は３１ｂ）と、前記第２の半
導体素子（２）のための半導体領域（１６）とを有し、
前記サブストレート領域（１１）は前記第１及び第２の
半導体素子（１、２）の共通のサブストレートであり、
前記第１のドレイン領域（１２）は前記サブストレート
領域（１１）の不純物濃度よりも高い不純物濃度を有し
且つ前記半導体基体（３）の一方の主面に露出する部分
を有し且つ前記サブストレート領域（１１）に隣接する
部分を有するように配置され、前記第２のドレイン領域
（１３）は前記第１のドレイン領域（１２）の不純物濃
度よりも高い不純物濃度を有し且つ前記半導体基体
（３）の一方の主面に露出するように配置され且つ前記
第１のドレイン領域（１２）の中に島状に配置され且つ
平面的に見て前記第１のドレイン領域（１２）の中央部
分に配置され、前記チャネル形成領域（１４）は前記半
導体基体（３）の一方の主面に露出する部分を有し且つ
前記第２のドレイン領域（１３）から離間して前記第１
のドレイン領域（１２）に隣接するように配置され、前
記ソース領域（１５）は前記チャネル形成領域（１４）
の中に島状に配置され且つ平面的に見て前記チャネル形
成領域（１４）を介して前記第１のドレイン領域（１
２）を囲むように配置され、前記埋め込み領域（３１）
は、前記第１のドレイン領域（１２）の不純物濃度より
も高い不純物濃度を有し且つ前記サブストレート領域
（１１）と前記第１のドレイン領域（１２）との間に配
置され且つ前記第１のドレイン領域（１２）を介して前
記第２のドレイン領域（１３）に対向する部分を有し、
且つ前記ドレイン電極（４）と前記ソース電極（５）と
の間に定格電圧が印加されると共に前記ゲート電極
（７）に電圧が印加されて前記ドレイン電極（４）と前
記ソース電極（５）との間に電流が流れている時に前記
サブストレート領域（１１）と前記埋め込み領域（３
１）との間のＰＮ接合（３２）に基づいて生じる空乏層
の前記第１のドレイン領域側への広がりを、前記埋め込
み領域（３１）と前記第１のドレイン領域（１２）との
境界又はこの近傍に制限するように形成され、前記第２
のドレイン領域（１３）にドレイン電極（４）が接続さ
れ、前記ソース領域（１５）にソース電極（５）が接続
され、前記半導体基体（３）の一方の主面の前記ソース
領域（１５）と前記第１のドレイン領域（１２）との間
を覆うようにゲート絶縁膜（６）が設けられ、前記ゲー
ト絶縁膜（６）の上にゲート電極（７）が配置されてい
ることを特徴とする半導体装置に係わるものである。

【００１０】なお、請求項２及び３に示すように埋め込
み領域（３１）の第２のドレイン領域（１３）に対向す
る部分の不純物濃度を埋め込み領域（３１）のチャネル
形成領域（１４）寄りの部分の不純物濃度よりも高くす
ることが望ましい。また、請求項４に示すように第１の
ドレイン領域（１２）の上に絶縁層（１７）を介して複
数のフィールドプレート導体層（１８）を設けることが
望ましい。

【００１１】

【発明の効果】各請求項の発明によれば、埋め込み領域
（３１、３１ａ、３１ｂ）の不純物濃度が第１のドレイ
ン領域（１２）の不純物濃度よりも高く設定されている
ので、ここで空乏層の広がりの制限効果が得られ、第１
のドレイン領域（１２）に空乏層が大幅に広がらなくな
り、第１のドレイン領域（１２）におけるドレイン電流
の通路が狭くなることを防ぐことができる。この結果、
第２のドレイン領域（１３）の近くでの電流密度の増大
を抑制し、半導体装置の熱破壊を防止することができ
る。請求項２〜３の発明によれば、第１のドレイン領域
側への空乏層の広がりの制限を良好に達成することがで
き、更に、サブストレート領域（１１）側に広がる空乏
層をなだらかにすることができる。これにより、熱破壊
の防止及び耐圧向上が良好に達成される。また、請求項
４の発明によれば、フィールドプレートの効果を伴なっ
て耐圧向上を良好に達成することができる。

【００１２】

【実施形態及び実施例】次に、図３〜図１１を参照して
本発明の実施形態及び実施例を説明する。但し、図３〜
図１１において図１と実質的に同一の部分には同一の符
号を付してその説明を省略する。

【００１３】

【第１の実施例】図３は第１の実施例の半導体装置の半
導体基体３の表面を示し、図４は半導体装置の図３のＡ
−Ａ線に相当する部分を示す断面図である。図３には第
１の半導体素子１よりも電力容量の小さい第２の半導体
素子２のための半導体領域１６としてＮ形コレクタ領域
１６ａとＰ形ベース領域１６ｂとＮ形エミッタ領域１６
ｃが示されている。図４に示す第１の実施例の半導体装
置は、図１の従来の半導体装置にＮ形の埋め込み領域３
１を付加した他は図１と同一に構成したものである。埋
め込み領域３１は図４から明らかなように第１のドレイ
ン領域１２とサブストレート領域１１との間に配置され
且つ平面的に見て図３に示すようにその中央に第２のド
レイン領域１３の全部を含むように配置されている。更
に詳細には、この埋め込み領域３１は平面的に見て第１
及び第２のドレイン領域１２、１３、ソース領域１５に
対して同心円状に配置され、この外周縁は第２のドレイ
ン領域１３とチャネル形成領域１４との間に位置してい
る。埋め込み領域３１はサブストレート領域１１と第１
のドレイン領域１２とに食い込んだように配置されてい
る。この様な配置はサブストレート領域１１の主面の所
定領域にＮ形不純物を拡散し、この上に第１のドレイン
領域１２を得るためのＮ形シリコンをエピタキシャル成
長させることによって必然的に生じる。

【００１４】埋め込み領域３１は、第１のドレイン領域
１２におけるドレイン電流の通路が空乏層によって狭ま
ることを防ぐために設けられている。従って、ドレイン
電極４とソース電極５との間に定格電圧を印加し、電流
を流した時にＰ形サブストレート領域１１とＮ形埋め込
み領域３１との間のＰＮ接合３２の逆バイアスによって
生じるＮ形埋め込み領域３１側の破線２３ｃで示す空乏
層の広がりの範囲が第１のドレイン領域１２と埋め込み
領域３１との境界又はこの近傍となるようにＮ形埋め込
み領域３１の不純物濃度及び厚さ（深さ）が決定されて
いる。もし、埋め込み領域３１の不純物濃度が低過ぎる
と、ＰＮ接合３２に基づく空乏層が埋め込み領域３１を
埋めつくし、更に第１のドレイン領域１２にも大幅に広
がり、第１のドレイン領域１２におけるドレイン電流の
通路が狭められる。また、埋め込み領域３１の厚さ（深
さ）が薄過ぎると、この不純物濃度が比較的高くても空
乏層によって埋めつくされ、空乏層が第１のドレイン領
域１２に大幅に広がるために第１のドレイン領域１２に
おけるドレイン電流の通路が狭められる。そこで、本実
施例では、サブストレート領域１１の不純物濃度が約
２．５×１０¹⁴ｃｍ^-3、第１のドレイン領域１２の不純
物濃度が約１×１０¹⁵ｃｍ^-3、埋め込み領域３１の不純
物濃度が約１．２×１０¹⁵〜２．５×１０¹⁵ｃｍ^-3に設
定されている。

【００１５】図５で破線で示すＰ形サブストレート領域
１１とＮ形の第１のドレイン領域１２との間のＰＮ接合
２１の延長平面３３と第２のドレイン領域１３との間隔
をＤ1 、上記平面３３と埋め込み領域３１の上面との間
隔をＤ2 とした時に、Ｄ2 ／Ｄ1 が１／３〜２／３の範
囲に収まるように第１のドレイン領域１２及び埋め込み
領域３１の厚み（深さ）が設定されている。

【００１６】Ｎ形埋め込み領域３１は図５に示すように
第１及び第２の不純物濃度領域３４、３５を有する。埋
め込み領域３１の中央の第１の不純物濃度領域３４は第
２のドレイン領域１３に対向するように配置され、平面
形状が円形である。第２の不純物濃度領域３５は第１の
不純物濃度領域３４を環状に囲むように配置され、第１
の不純物濃度領域３４よりも低い不純物濃度を有する。
なお、第１の不純物濃度領域３４の不純物濃度は約２．
５×１０¹⁵ｃｍ^-3であり、第２の不純物濃度領域３５の
不純物濃度は約１．２×１０¹⁵ｃｍ^-3である。この実施
例では埋め込み領域３１の不純物濃度を２段階に変えた
が、３段階以上又は連続的に変えてもよい。

【００２０】図７に示すように３段階に変化する不純物
濃度を有する埋め込み領域３１ａを形成する時には、例
えば、図８（Ａ）に示すようにＰ形サブストレート領域
１１の上に第１の部分４１を得るための第１のＮ形不純
物拡散層４１ａを形成し、次に、図８（Ｂ）に示すよう
に第２の部分４２を得るための第２のＮ形不純物拡散層
４２ａを第１のＮ形不純物拡散層４１ａに重ねて形成
し、次に、図８（Ｃ）に示すように第３の部分４３を得
るための第３のＮ形不純物拡散層４３ａを第１及び第２
のＮ形不純物拡散層４１ａ、４２ａに重ねて形成する。
しかる後、サブストレート領域１１上にＮ形半導体をエ
ピタキシャル成長させることによって図７の埋め込み領
域３１ａを得る。

【００２１】図７の埋め込み領域３１ａの深さ及び不純
物濃度は図４の埋め込み領域３１と同様に決定されてい
るので、第２の実施例によっても第１の実施例と同一の
効果を得ることができる。

【００２２】

【第３の実施例】図９に示す半導体装置は図４の埋め込
み領域３１を埋め込み領域３１ｂに変形した他は図４と
同一に構成したものである。図９の埋め込み領域３１ｂ
は複数の球状半導体領域５１の集合から成る。複数のＮ
形の球状半導体領域５１はそれぞれほぼ同一の不純物濃
度を有する。しかし、複数の球状半導体領域５１の互い
に重なり合っている部分は重なり合っていない部分に比
べて不純物濃度が高い。複数の球状半導体領域５１は第
２のドレイン領域１３の下方において密に配置され、こ
こから離れるに従って粗に配置されている。従って、第
２のドレイン領域１３の下方の中央領域で平均不純物濃
度が高く、ここから離れるに従って平均不純物濃度が低
下する。図９の埋め込み領域３１ｂの平均的厚み（高
さ）及び平均的不純物濃度は第１の実施例の埋め込み領
域３１と同様に決定されている。これにより、図９の第
３の実施例によっても第１の実施例と同一の効果を得る
ことができる。

【００２３】

【第４の実施例】図１０及び図１１の半導体装置は図３
及び図４の第１の実施例の第２の半導体素子２の代りに
ＦＥＴから成る第２の半導体素子２ａを設け、また、第
１の実施例の円形の第２のドレイン領域１３を環状の第
２のドレイン領域１３ａに変形し、この内側に第２の半
導体素子２ａを配置した他は第１の実施例と同一に構成
したものである。図１０及び図１１に概略的に示す第２
の半導体素子２ａはＰ形チャネル形成領域６１とＮ⁺ 形
ソース領域６２とＮ⁺ 形ドレイン領域６３とゲート絶縁
膜６４とソース電極６５とドレイン電極６６とゲート電
極６７とを有する。Ｐ形チャネル形成領域６１はＮ形の
第１のドレイン領域１２の中に島状に形成されている。
ソース領域６２及びドレイン領域６３はＰ形チャネル形
成領域６１の中に島状に形成されている。ソース電極６
５はソース領域６２に接続され、ドレイン電極６６はド
レイン領域６３に接続され、ゲート電極６７はゲート絶
縁膜６４の上に配置されている。この様に構成した場合
においても、第１の半導体素子１を第１の実施例と同一
に構成することにより、第１のドレイン領域１２におけ
る電流密度の増大が抑制される。これにより、第１の半
導体素子１の第１のドレイン領域１２から第２の半導体
素子２ａのＰ形チャネル形成領域６１への多数キャリア
の流入を防ぐことができ、第１の実施例と同様な効果が
得られる。

【００２４】

【変形例】本発明は上述の実施例に限定されるものでは
なく、例えば次の変形が可能なものである。 （１） 図９では多数の球状半導体領域５１の組み合せ
で埋め込み領域３１ｂを構成したが、この代りに、複数
の平板状半導体領域の組み合せ、又は平板状半導体領域
と球状半導体領域の組み合せで埋め込み領域を構成する
ことができる。 （２） 各実施例では埋め込み領域３１、３１ａ、３１
ｂが第２のドレイン領域１３に対向する中央部で不純物
濃度が最も高く、ここから離れるに従って不純物濃度が
低くなっているが、領域３１、３１ａ、３１ｂの全部を
これ等の中央部分と同一の不純物濃度とすることができ
る。 （３） 各実施例のようにシリンドリカル構造にするこ
とによって顕著な効果が得られるが、第２のドレイン領
域１３の左側半分又は右側半分を取り除いたような構造
にすることもできる。 （４） 図９に示す第３の実施例において、球状半導体
領域５１の代りに、平面的に見て第２のドレイン領域１
３を中心にして環状の半導体領域を設け、この環状半導
体領域の切断面を図９の球状半導体領域５１の位置に一
致させることができる。

【図面の簡単な説明】

【図１】従来の半導体装置の断面図である。

【図２】図１のフィールドプレート構成体の一部を拡大
して示す断面図である。

【図３】本発明の第１の実施例の半導体装置の半導体基
体の表面の一部を示す平面図である。

【図４】本発明の第１の実施例の半導体装置の図３のＡ
−Ａ線に相当する部分を拡大して示す断面図である。

【図５】図４の埋め込み領域及びこの近傍を説明するた
めの断面図である。

【図６】図４の埋め込み領域の形成方法を説明するため
の断面図である。

【図７】本発明の第２の実施例の半導体装置を図４と同
様な方法で示す断面図である。

【図８】図７の埋め込み領域の形成方法を説明するため
の断面図である。

【図９】本発明の第３の実施例の半導体装置を図４と同
様な方法で示す断面図である。

【図１０】本発明の第４の実施例の半導体装置の半導体
基体の第２の半導体素子及びこの近傍を示す平面図であ
る。

【図１１】第４の実施例の第２の半導体素子及びこの近
傍を図１０のＢ−Ｂ線に相当する部分で示す断面図であ
る。

【符号の説明】

１ 第１の半導体素子 ２ 第２の半導体素子 ３ 半導体基体 １１ サブストレート領域 １２ 第１のドレイン領域 １３ 第２のドレイン領域 １４ チャネル形成領域 １５ ソース領域 ３１ 埋め込み領域

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8234 H01L 27/088 H01L 29/78 H01L 21/336

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 共通の半導体基体（３）に基づいて形成
   された第１の半導体素子（１）と第２の半導体素子
   （２）とを含み、前記第１の半導体素子（１）は絶縁ゲ
   ート型電界効果トランジスタである半導体装置であっ
   て、 前記半導体基体（３）は、第１導電形のサブストレート
   領域（１１）と、第１導電形と反対の第２導電形の第１
   及び第２のドレイン領域（１２、１３）と、第１導電形
   のチャネル形成領域（１４）と、第２導電形のソース領
   域（１５）と、第２導電形の埋め込み領域（３１又は３
   １ａ又は３１ｂ）と、前記第２の半導体素子（２）のた
   めの半導体領域（１６）とを有し、 前記サブストレート領域（１１）は前記第１及び第２の
   半導体素子（１、２）の共通のサブストレートであり、 前記第１のドレイン領域（１２）は前記サブストレート
   領域（１１）の不純物濃度よりも高い不純物濃度を有し
   且つ前記半導体基体（３）の一方の主面に露出する部分
   を有し且つ前記サブストレート領域（１１）に隣接する
   部分を有するように配置され、 前記第２のドレイン領域（１３）は前記第１のドレイン
   領域（１２）の不純物濃度よりも高い不純物濃度を有し
   且つ前記半導体基体（３）の一方の主面に露出するよう
   に配置され且つ前記第１のドレイン領域（１２）の中に
   島状に配置され且つ平面的に見て前記第１のドレイン領
   域（１２）の中央部分に配置され、 前記チャネル形成領域（１４）は前記半導体基体（３）
   の一方の主面に露出する部分を有し且つ前記第２のドレ
   イン領域（１３）から離間して前記第１のドレイン領域
   （１２）に隣接するように配置され、 前記ソース領域（１５）は前記チャネル形成領域（１
   ４）の中に島状に配置され且つ平面的に見て前記チャネ
   ル形成領域（１４）を介して前記第１のドレイン領域
   （１２）を囲むように配置され、 前記埋め込み領域（３１）は、前記第１のドレイン領域
   （１２）の不純物濃度よりも高い不純物濃度を有し且つ
   前記サブストレート領域（１１）と前記第１のドレイン
   領域（１２）との間に配置され且つ前記第１のドレイン
   領域（１２）を介して前記第２のドレイン領域（１３）
   に対向する部分を有し、且つ前記ドレイ ン電極（４）と
   前記ソース電極（５）との間に定格電圧が印加されると
   共に前記ゲート電極（７）に電圧が印加されて前記ドレ
   イン電極（４）と前記ソース電極（５）との間に電流が
   流れている時に前記サブストレート領域（１１）と前記
   埋め込み領域（３１）との間のＰＮ接合（３２）に基づ
   いて生じる空乏層の前記第１のドレイン領域側への広が
   りを、前記埋め込み領域（３１）と前記第１のドレイン
   領域（１２）との境界又はこの近傍に制限するように形
   成され、 前記第２のドレイン領域（１３）にドレイン電極（４）
   が接続され、前記ソース領域（１５）にソース電極
   （５）が接続され、前記半導体基体（３）の一方の主面
   の前記ソース領域（１５）と前記第１のドレイン領域
   （１２）との間を覆うようにゲート絶縁膜（６）が設け
   られ、前記ゲート絶縁膜（６）の上にゲート電極（７）
   が配置されていることを特徴とする半導体装置。
2. 【請求項２】 前記埋め込み領域（３１又は３１ａ又は
   ３１ｂ）は前記第２のドレイン領域（１３）に対向する
   第１の部分の他に、前記チャネル形成領域（１４）と前
   記第２のドレイン領域（１３）との間において前記第１
   のドレイン領域（１２）に隣接する第２の部分を有し、
   前記第１の部分の平均不純物濃度が前記第２の部分の平
   均不純物濃度よりも高く設定されていることを特徴とす
   る請求項１記載の半導体装置。
3. 【請求項３】 前記埋め込み領域（３１ａ又は３１ｂ）
   の前記第２の部分の不純物濃度が前記第２のドレイン領
   域（１３）から前記チャネル形成領域（１４）の方向に
   向って段階的又は連続的に低下していることを特徴とす
   る請求項２記載の半導体装置。
4. 【請求項４】 更に、前記チャネル形成領域（１４）の
   前記ゲート絶縁膜（６）が配置された部分から離れた部
   分に接続されたグランド電極（８）と、前記半導体基体
   （３）の前記第２のドレイン領域（１３）と前記チャネ
   ル形成領域（１４）との間の表面上に形成された絶縁膜
   （１７）と、前記絶縁膜（１７）の上に配置された複数
   のフィールドプレート導体層（１８）と、前記複数のフ
   ィールドプレート導体層（１８）の内で前記ドレイン電
   極（４）に最も近いものを前記ドレイン電極（４）に容
   量結合させるための第１の結合手段と、前記複数のフィ
   ールドプレート導体層（１８）の内で前記ドレイン電極
   （４）から最も遠いものを前記グランド電極（８）に容
   量結合させるための第２の結合手段と、前記複数のフィ
   ールドプレート導体層（１８）を順次に容量結合させる
   第３の結合手段とを備えていることを特徴とする請求項
   １又は２又は３記載の半導体装置。