JP4244672B2

JP4244672B2 - Light emitting element array chip

Info

Publication number: JP4244672B2
Application number: JP2003079673A
Authority: JP
Inventors: 誠治大野
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2003-03-24
Filing date: 2003-03-24
Publication date: 2009-03-25
Anticipated expiration: 2023-03-24
Also published as: JP2004288905A

Description

【０００１】
【発明の属する技術分野】
本発明は、発光素子アレイチップ、特に、チップ表面を平コレットで保持しても、チップ機能部分を傷めることのない発光素子アレイチップを提供することにある。本発明は、さらには、このような発光素子アレイチップを有する光書込みヘッド、および光書込みヘッドを備える光学装置に関する。
【０００２】
【従来の技術】
光プリンタなどの光学装置の光書込みヘッドに用いられる発光素子アレイは、ボンディングパッドの数を少なくでき、したがって、コンパクトな構造を実現できる自己走査型発光素子アレイが知られている（特許文献１参照）。この自己走査型発光素子アレイは、ｐｎｐｎ構造の半導体層よりなる発光サイリスタを用いて構成されている。
【０００３】
図１に、このような自己走査型発光素子アレイの回路図を示す。この自己走査型発光素子アレイは、サイリスタＴ₁ ，Ｔ₂ ，Ｔ₃ ，…を含むシフト部１と、サイリスタＬ₁ ，Ｌ₂ ，Ｌ₃ ，…を含む発光部２とを備えている。シフト部の構成は、ダイオード接続を用いている。すなわち、サイリスタのゲート間は、ダイオードＤ₁ ，Ｄ₂ ，…で結合されている。Ｖ_GAは電源であり、電源配線から負荷抵抗Ｒ_L を経て各シフト部サイリスタのゲートに接続されている。また、シフト部サイリスタのゲートは、発光部サイリスタのゲートにも接続される。サイリスタＴ₁ のゲートは、スタートパルスφ_S 端子に接続されている。シフト部サイリスタのカソードは、交互に転送用クロックパルスφ１，φ２配線を経て、クロックパルスφ１，φ２端子に接続されている。発光部サイリスタのカソードは、書込み信号配線を経て、書込み信号φ_I 端子に接続されている。このような構造の自己走査型発光素子アレイチップは、シフト部サイリスタのオン状態が転送され、これに対応して発光部サイリスタを順次オンしていく。
【０００４】
図２および図３に自己走査型発光素子アレイチップの構成を示す。図２は、チップ４０の一部平面図、図３は図２のＸ−Ｘ′線断面図である。この発光素子アレイチップは、例えばｐ型ＧａＡｓ基板１０上に、ｐ型エピ層１２，ｎ型エピ層１４，ｐ型エピ層１６，ｎ型エピ層１８が順次積層されてｐｎｐｎ構造が形成される。ｐｎｐｎ構造は、メサエッチングで分離され、最上層のｎ型エピ層１８上にｎ型用オーミック電極２０が、下層のｐ型エピ層１６上にｐ型用オーミック電極２２が形成される。全体に絶縁膜２４が設けられ、絶縁膜に開けられたスルーホールを介して、各オーミック電極は、アルミニウム（Ａｌ）配線に接続される。図２，図３において、２６はＶ_GA電源配線、２８はクロックφ１配線、３０はクロックφ２配線、３２は書込み信号φ_I 配線を、それぞれ示している。さらに、図２において、３４は発光点、３６はカソード電極、３８はゲート電極である。
【０００５】
図３からわかるように、ｐｎｐｎ構造の最上層１８のオーミック電極２０に接続されるＡｌ配線の部分が位置的に最も高くなる。このように電極が設けられる部分は、自己走査型発光素子アレイの機能部分である。
【０００６】
図４は、上記の発光素子アレイチップ４０の全体平面図であり、チップ両側にボンディングパッド４２を設けた例である。各ボンディングパッド４２は、Ｖ_GA電源配線２６、クロックφ１配線２８、クロックφ２配線３０、書込み信号φ_I 配線３２に、それぞれ接続されている。
【０００７】
以上のような発光素子アレイチップ４０を複数個、基板上にダイボンドして実装する工程では、屋根型のコレットを使い、チップ長辺の上角稜線２本に接触してチップの保持を行っていた。屋根型のコレットを用いる理由は、発光素子アレイチップは構造上、前述したように、発光点など機能を持った素子の電極部分がもっとも位置的に高くなるため、チップ表面を保持すると、機能部分を傷め、信頼性などに問題を引き起こす危険があるためである。
【０００８】
【特許文献１】
特開平２−２６３６６８号公報
【０００９】
【発明が解決しようとする課題】
発光素子アレイチップのコストを低下させるために、チップ幅を細くする必要がある。しかし、チップ幅が細くなると、チップ長辺の２本の稜線間隔が狭くなり、屋根型のコレットで保持するときにチップの姿勢が安定しなくなる。このため、ダイボンディング時にチップが傾いて実装されてしまうという問題点があった。
【００１０】
本発明の目的は、ダイボンディング時にチップが傾いて実装されない発光素子アレイチップの構造を提供することにある。
【００１１】
【課題を解決するための手段】
このような細幅チップをハンドリングするためには、チップ表面を面的に接触させる平コレットを使うことが望ましい。平コレットを使うためには、チップ表面を保持しても、機能部分を傷めない素子構造にする必要がある。そこで、チップ上に保護壁を設け、その高さが機能部分の金属配線よりも高い位置となるようにする。
【００１２】
第１の態様では、金属配線の上にリフトオフにより金属層を形成し、これを保護壁とすることができる。
【００１３】
第２の態様では、ｐｎｐｎ構造上に電極形成のための金属を利用して、２つの層を積層し、その上に絶縁膜、さらには配線と同一の金属よりなる層を積層することによって保護壁を形成する。
【００１４】
第３の態様では、第２の態様において、絶縁膜を設けずに、電極金属と配線金属とで金属間化合物を形成し、その体積膨張を利用して保護壁の高さを確保する。
【００１５】
第４の態様では、チップ表面上に、フォトレジストまたは有機膜を用いて保護壁を形成する。
【００１６】
第５の態様では、チップ上に樹脂でレンズが形成される場合には、レンズを形成する樹脂の一部に保護壁を成型する。
【００１７】
【発明の実施の形態】
【実施例１】
従来の技術で説明したように、自己走査型発光素子アレイチップの機能部分で最も高いのは、例えばカソード電極の上のＡｌ配線（φ_I 配線）である。そこで、カソード電極上のＡｌ配線が平コレットに直線に触れないようにするために、非機能部分上のＡｌ配線上に保護壁を形成する。
【００１８】
図５〜図７は、保護壁を形成した自己走査型発光素子アレイのチップ構造を示す図であり、図５は、チップ５０の一部平面図、図６は図５のＹ−Ｙ′線断面図、図７はチップ全体の平面図である。図２〜図４と同一の構成要素には、同一の参照番号を付して示してある。
【００１９】
保護壁として、φ_I 配線３２およびこの配線のボンディングパッド４２上にＡｌの保護壁５２を、Ｖ_GA配線２６およびこの配線のボンディングパッド４２上にＡｌの保護壁５４を形成した。
【００２０】
このような保護壁５２，５４は、通常のＡｌ配線パターニングの後、リフトオフにより必要な部分のＡｌ配線およびボンディングパッドのＡｌ厚を増やすことにより形成される。そして、保護壁の高さは、最も高いカソード電極上のＡｌ配線３２よりも、１μｍ厚くなるようにした。以上の構造の上に、保護膜（図示せず）を形成した。
【００２１】
本実施例で作製したチップ５０を平コレットでハンドリングしたところ、発光部など機能部分のＡｌ配線３２には、傷はほとんどつかなかった。また、副次的な効果として、Ａｌ配線が厚くなった分、φ_I ライン３２の配線抵抗が減少し、チップ内の発光量分布が小さくなった。
【００２２】
本実施例によれば、保護壁はチップの非機能部分上のＡｌ配線の上であればどこでもよい。また、その頂上が機能部分の最高位置よりも高くなるような厚さの膜を成膜できるならば、必ずしもＡｌ配線上に形成する必要はない。また、材料はＡｌに限らず、リフトオフで形成できるならばいかなる材料でもよい。
【００２３】
しかし、Ａｌは柔らかいため、傷が付いてしまう危険性がある。そこで、硬質な金属をＡｌに代えて用いることができる。硬質な金属としては、タングステン（Ｗ）、チタン（Ｔｉ）、白金（Ｐｔ）、クロム（Ｃｒ）などが使える。
【００２４】
【実施例２】
実施例１では、Ａｌ配線厚を増やすために、通常のＡｌ配線上に加えて、リフトオフによりＡｌを付加した。しかし、この方法ではＡｌリフトオフの工程が増えてしまう。そこで、本実施例では、工程を増やさずに、チップの非能動部分のｐｎｐｎ構造上に、Ａｌ層＋電極金属２層による保護壁を形成して、チップ全体で最も高い場所を作るようにする。
【００２５】
図８〜図１０は、本実施例のチップ構造を示す図であり、図８は、チップ６０の一部平面図、図９は図８のＺ−Ｚ′線断面図、図１０はチップ全体の平面図である。図２〜図４と同一の構成要素には、同一の参照番号を付して示してある。
【００２６】
本実施例では、非能動部分として、発光点列とは反対側のＶ_GA電源配線２６の外側のｐｎｐｎ構造部分を選ぶ。この部分上に、Ａｌ層＋電極金属２層による保護壁を形成する。すなわち、ｐｎｐｎ構造の最上層のエピ層１８上に、ｐ型用オーミック電極２２を形成する材料である金（Ａｕ）の層（ｐ型オーミック電極と同じ２２で示す）と、ｎ型オーミック電極２０を形成する材料であるＡｕの層（ｎ型オーミック電極と同じ２０で示す）とを積層した上に、Ａｌ層５６を設けることにより、全体でも最も高い場所を作ることができる。図１０には、このＡｌ層５６を、Ａｌ配線と区別するために斜線を施して示している。
【００２７】
さらには、図１０に示すように、ボンディングパッド４２の周縁部分に同様の保護壁を設けた。周縁部分の盛り上がったＡｌ層を５８で示す。このようにボンディングパッド４２の周縁部分にのみ保護壁を形成する理由は、ボンディングパッド中央部真下にＡｕ層が設けられていると、ボンディング時に絶縁膜２４が破壊されてＡｌとＡｕが接触するおそれがあるためである。また、Ａｕ層の面積はできるだけ小さくした。これは、Ａｕ蒸着の突沸などにより、Ａｌ層と短絡しないようにするためである。
【００２８】
前述したように、機能部分で最も高いところは、カソード層１８の上にカソード電極２０（２００ｎｍ）＋絶縁膜２４（４００ｎｍ）＋Ａｌ配線３２（１μｍ）＋保護膜（４００ｎｍ）の合わせて２μｍの高さにある。
【００２９】
本実施例では、Ａｌ層の下に、ｐ型用オーミック電極（ゲート電極）２２およびｎ型用オーミック電極（カソード電極）２０の形成材料である金（Ａｕ）を用いて２つの層を形成して保護壁を作ることにより、保護壁部分の方がゲート電極分２００ｎｍ高くなった。
【００３０】
なお、本実施例では、Ａｕ層とＡｌ層との間を絶縁膜で完全に分離したが、部分的に絶縁膜を取り除いて、Ａｕ層とＡｌ層を直接接触させてもよい。これは、Ａｌ層の成膜条件によってはＡｕとＡｌとの間で金属間化合物が形成され、体積膨張が起こるため、この金属間化合物を形成したエリアが最も高くなる場合があるためである。
【００３１】
【実施例３】
実施例１では、Ａｌ配線の厚さを増やすために、通常のＡｌ配線上に、リフトオフによるＡｌ層を形成した。しかし、本実施例では、保護膜のパターニング用のフォトレジストの一部を除去せずに残すことによって、ボンディングパッド周辺などの高さを高くした。
【００３２】
図１１，図１２は、本実施例のチップ７０の構造を示す図であり、図１１は断面図、図１２はチップ全部の平面図である。図２〜図４と同一の構成要素には、同一の参照番号を付して示してある。
【００３３】
本実施例はＡｌ配線の上に更に保護膜６２を設け、ボンディングパッドの部分だけこの保護膜を除去するときに使ったフォトレジスト６４の一部を残して、保護壁として用いている。図１１からわかるように、ボンディングパッド４２および発光部付近のレジストを除去している。これは、ボンディングパッド上はボンディングワイヤを接続しなければならず、機能部上はコレットによるハンドリング時に、力が加わることを避けるためである。ここでは、フォトレジストを再露光し、除去することによって不要な部分を取り除いた。
【００３４】
なお、ここでは、フォトレジストの一部を除去せずに表面保護に用いたが、保護膜エッチング後に一度フォトレジスト全部を取り除き、再塗布、パターニングを行ってもよい。また、フォトレジストではなく感光性ポリイミドなどの有機膜、また通常のポリイミド＋フォトレジストを用いてもよい。
【００３５】
【実施例４】
本実施例は、発光点上に樹脂レンズを集積したチップに関するものである。
【００３６】
このようなチップは、レンズの頂上が最も高くなる。しかし、ダイボンディング時にレンズ表面を傷つけないように扱いたい。
【００３７】
図１３，図１４は、本実施例のチップ８０の構造を示す図であり、図１３は断面図、図１４はチップ全部の平面図である。図２〜図４と同一の構成要素には、同一の参照番号を付して示してある。
【００３８】
レンズ７２を押し型で作製する場合を考える。押し型は、ガラスエッチングによって作製した。このような押し型でレンズを成型する際に、レンズ表面よりも高くなる部分７４（保護壁）でレンズ部分を取り囲むようにした。
【００３９】
押し型の作製の際、レンズ部分は、細い線状穴をマスクにしてエッチングを行うことにより、半円筒状とした。一方、保護壁部分はある程度広い開口でのエッチングを行うことにより、レンズ部分よりも実質的なエッチング速度を早めることが可能となり、結果的には保護壁部分の方がレンズ頂点よりも高くできた。レンズと保護壁を同じマスクで同時に形成したが、別々のフォトリソ工程によって形成してもよい。また、半円筒型レンズだけではなく、半球状でも、また、非球面レンズ、フレネルレンズなどであってもよい。
【００４０】
【実施例５】
以上のような自己走査型発光素子アレイは、直線状に配列されて、光プリンタの光書込みヘッドに用いられる。このような光書込みヘッドを用いた光プリンタを図１５に示す。
【００４１】
光プリンタには、光書込みヘッド１００が設置される。円筒形の感光ドラム１０２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１０４で一様に帯電させる。そして、光書込みヘッド１００で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和し、潜像を形成する。続いて、現像器１０６で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１１８でカセット１２０中から送られてきた用紙１２２上に、トナーを転写する。用紙は、定着器１２４にて熱等を加えられ定着され、スタッカ１２６に送られる。一方、転写の終了したドラムは、消去ランプ１２８で帯電が全面にわたって中和され、清掃器１３０で残ったトナーが除去される。
【００４２】
【発明の効果】
本発明の発光素子アレイは、チップ上での高さが最も大きい保護壁を備えているので、ダイボンディング時に平コレットを使用することができる。したがってチップ幅が細くなっても、平コレットによりチップが傾くことなく、基板上に取り付けることが可能となる。
【図面の簡単な説明】
【図１】自己走査型発光素子アレイの回路図である。
【図２】自己走査型発光素子アレイチップの一部平面図である。
【図３】図２のＸ−Ｘ′線断面図である。
【図４】発光素子アレイチップの全体平面図である。
【図５】本発明の自己走査型発光素子アレイチップの一部平面図である。
【図６】図５のＹ−Ｙ′線断面図である。
【図７】発光素子アレイチップの全体平面図である。
【図８】本発明の自己走査型発光素子アレイチップの一部平面図である。
【図９】図８のＺ−Ｚ′線断面図である。
【図１０】発光素子アレイチップの全体平面図である。
【図１１】本発明の自己走査型発光素子アレイチップの断面図である。
【図１２】図１１の発光素子アレイチップの全体平面図である。
【図１３】本発明の自己走査型発光素子アレイチップの一部平面図である。
【図１４】図１３の発光素子アレイチップの全体平面図である。
【図１５】光プリンタの構成を示す図である。
【符号の説明】
１シフト部
２発光部
１０ｐ−ＧａＡｓ基板
１２，１６ｐ型エピ層
１４，１８ｎ型エピ層
２０ｎ型用オーミック電極
２２ｐ型用オーミック電極
２４絶縁膜
２６Ｖ_GA電源配線
２８クロックφ１配線
３０クロックφ２配線
３２書込み信号φ_I 配線
３４発光点
３６カソード電極
３８ゲート電極
４０，５０，６０，７０，８０発光素子アレイチップ
４２ボンディングパッド
５２，５４，７４保護壁
５６，５８Ａｌ層
６４フォトレジスト
７２レンズ[0001]
BACKGROUND OF THE INVENTION
It is an object of the present invention to provide a light emitting element array chip, particularly a light emitting element array chip that does not damage the chip functional part even if the chip surface is held by a flat collet. The present invention further relates to an optical writing head having such a light emitting element array chip, and an optical apparatus including the optical writing head.
[0002]
[Prior art]
A light-emitting element array used for an optical writing head of an optical device such as an optical printer is known as a self-scanning light-emitting element array that can reduce the number of bonding pads and thus can realize a compact structure (see Patent Document 1). ). This self-scanning light-emitting element array is configured using a light-emitting thyristor made of a semiconductor layer having a pnpn structure.
[0003]
FIG. 1 shows a circuit diagram of such a self-scanning light emitting element array. This self-scanning light emitting element array includes a shift unit 1 including thyristors T ₁ , T ₂ , T ₃ ,... And a light emitting unit 2 including thyristors L ₁ , L ₂ , L ₃ ,. The configuration of the shift unit uses a diode connection. That is, the gates of the thyristors are coupled by the diodes D ₁ , D ₂ ,. _VGA is a power supply, and is connected to the gate of each shift unit thyristor via a load resistance R _L from the power supply wiring. The gate of the shift unit thyristor is also connected to the gate of the light emitting unit thyristor. The gate of the thyristor T ₁ is connected to the start pulse φ _S terminal. The cathode of the shift unit thyristor is connected to the clock pulse φ1 and φ2 terminals via the transfer clock pulse φ1 and φ2 wirings alternately. The cathode of the light emitting unit thyristor passes through the write signal lines are connected to a write signal phi _I terminals. In the self-scanning light emitting element array chip having such a structure, the ON state of the shift unit thyristor is transferred, and the light emitting unit thyristor is sequentially turned ON in response to this.
[0004]
2 and 3 show the configuration of the self-scanning light emitting element array chip. 2 is a partial plan view of the chip 40, and FIG. 3 is a cross-sectional view taken along the line XX 'of FIG. In the light emitting element array chip, for example, a p-type epi layer 12, an n-type epi layer 14, a p-type epi layer 16, and an n-type epi layer 18 are sequentially stacked on a p-type GaAs substrate 10 to form a pnpn structure. . The pnpn structure is separated by mesa etching, and an n-type ohmic electrode 20 is formed on the uppermost n-type epi layer 18 and a p-type ohmic electrode 22 is formed on the lower p-type epi layer 16. An insulating film 24 is provided as a whole, and each ohmic electrode is connected to an aluminum (Al) wiring through a through hole opened in the insulating film. 2, 3, 26 V _GA power wiring, 28 denotes a clock φ1 wiring, 30 denotes a clock φ2 wiring, 32 a write signal phi _I lines, respectively. Further, in FIG. 2, 34 is a light emitting point, 36 is a cathode electrode, and 38 is a gate electrode.
[0005]
As can be seen from FIG. 3, the portion of the Al wiring connected to the ohmic electrode 20 of the uppermost layer 18 of the pnpn structure is the highest in position. The portion where the electrode is provided in this manner is a functional portion of the self-scanning light emitting element array.
[0006]
FIG. 4 is an overall plan view of the light emitting element array chip 40, and is an example in which bonding pads 42 are provided on both sides of the chip. Each bonding pad 42, V _GA power supply wiring 26, the clock φ1 line 28, the clock φ2 wiring 30, the write signal phi _I wirings 32 are connected.
[0007]
In the process of mounting a plurality of light emitting element array chips 40 as described above by die-bonding on a substrate, a roof-type collet is used to hold the chip by contacting the two upper corner ridge lines of the long side of the chip. It was. The reason for using a roof-type collet is that the light emitting element array chip has a structure where the electrode part of the element having a function such as a light emitting point becomes the highest position as described above. This is because there is a risk of damaging the device and causing problems such as reliability.
[0008]
[Patent Document 1]
Japanese Patent Laid-Open No. 2-263668
[Problems to be solved by the invention]
In order to reduce the cost of the light emitting element array chip, it is necessary to reduce the chip width. However, when the chip width is narrowed, the distance between the two ridge lines on the long side of the chip is narrowed, and the posture of the chip becomes unstable when it is held by a roof-type collet. For this reason, there is a problem that the chip is inclined and mounted during die bonding.
[0010]
An object of the present invention is to provide a structure of a light emitting element array chip in which the chip is not inclined and mounted during die bonding.
[0011]
[Means for Solving the Problems]
In order to handle such a narrow chip, it is desirable to use a flat collet that makes the chip surface come into surface contact. In order to use a flat collet, it is necessary to have an element structure that does not damage the functional part even if the chip surface is held. Therefore, a protective wall is provided on the chip so that its height is higher than that of the metal wiring of the functional part.
[0012]
In the first aspect, a metal layer can be formed on the metal wiring by lift-off and used as a protective wall.
[0013]
In the second aspect, two layers are stacked on the pnpn structure by using a metal for electrode formation, and an insulating film and further a layer made of the same metal as the wiring are stacked thereon to protect. Form a wall.
[0014]
In the third aspect, in the second aspect, an intermetallic compound is formed by the electrode metal and the wiring metal without providing the insulating film, and the height of the protective wall is secured by utilizing the volume expansion.
[0015]
In the fourth aspect, a protective wall is formed on the chip surface using a photoresist or an organic film.
[0016]
In the fifth aspect, when the lens is formed of resin on the chip, the protective wall is molded on a part of the resin forming the lens.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
[Example 1]
As described in the prior art, the highest functional part of the self-scanning light-emitting array chips, for example, Al wiring on the cathode electrode (phi _I wiring). In order to prevent the Al wiring on the cathode electrode from touching the flat collet in a straight line, a protective wall is formed on the Al wiring on the non-functional part.
[0018]
5 to 7 are diagrams showing a chip structure of a self-scanning light emitting element array in which a protective wall is formed, FIG. 5 is a partial plan view of the chip 50, and FIG. 6 is a YY ′ line in FIG. FIG. 7 is a sectional view of the entire chip. The same components as those in FIGS. 2 to 4 are denoted by the same reference numerals.
[0019]
As protective walls, an Al protective wall 52 was formed on the φ _I wiring 32 and the bonding pad 42 of this wiring, and an Al protective wall 54 was formed on the _VGA wiring 26 and the bonding pad 42 of this wiring.
[0020]
Such protective walls 52 and 54 are formed by increasing the Al thickness of necessary portions of Al wiring and bonding pads by lift-off after normal Al wiring patterning. The height of the protective wall was set to be 1 μm thicker than the Al wiring 32 on the highest cathode electrode. A protective film (not shown) was formed on the above structure.
[0021]
When the chip 50 produced in this example was handled with a flat collet, the Al wiring 32 of the functional part such as the light emitting part was hardly damaged. Further, as a secondary effect, the wiring resistance of the φ _I line 32 is reduced by the thickness of the Al wiring, and the light emission amount distribution in the chip is reduced.
[0022]
According to this embodiment, the protective wall may be anywhere on the Al wiring on the non-functional part of the chip. Further, if a film having such a thickness that the top is higher than the highest position of the functional part can be formed, it is not necessarily formed on the Al wiring. The material is not limited to Al, and any material can be used as long as it can be formed by lift-off.
[0023]
However, since Al is soft, there is a risk of scratching. Therefore, a hard metal can be used instead of Al. As the hard metal, tungsten (W), titanium (Ti), platinum (Pt), chromium (Cr), or the like can be used.
[0024]
[Example 2]
In Example 1, in order to increase the Al wiring thickness, Al was added by lift-off in addition to the normal Al wiring. However, this method increases the Al lift-off process. Therefore, in this embodiment, without increasing the number of steps, a protective wall made of an Al layer and two electrode metal layers is formed on the pnpn structure of the inactive portion of the chip so as to make the highest place in the entire chip. .
[0025]
8 to 10 are views showing the chip structure of this embodiment. FIG. 8 is a partial plan view of the chip 60, FIG. 9 is a sectional view taken along the line ZZ 'of FIG. 8, and FIG. FIG. The same components as those in FIGS. 2 to 4 are denoted by the same reference numerals.
[0026]
In this embodiment, as a non-active portion, pick outer pnpn structure portion on the opposite side of the V _GA power supply wiring 26 and the light emitting point sequence. On this part, a protective wall is formed by Al layer + two electrode metal layers. That is, a gold (Au) layer (shown by the same 22 as the p-type ohmic electrode), which is a material for forming the p-type ohmic electrode 22, on the uppermost epilayer 18 of the pnpn structure, and the n-type ohmic electrode 20 By providing the Al layer 56 on the Au layer (indicated by the same 20 as the n-type ohmic electrode), which is a material for forming the layer, the highest place can be made as a whole. In FIG. 10, the Al layer 56 is shown with hatching to distinguish it from the Al wiring.
[0027]
Furthermore, as shown in FIG. 10, a similar protective wall is provided on the peripheral portion of the bonding pad 42. A raised Al layer at the peripheral edge is indicated by 58. The reason why the protective wall is formed only at the peripheral portion of the bonding pad 42 is that if the Au layer is provided directly below the center of the bonding pad, the insulating film 24 may be destroyed during bonding and Al and Au may come into contact with each other. Because there is. The area of the Au layer was made as small as possible. This is to prevent a short circuit with the Al layer due to bumping of Au deposition or the like.
[0028]
As described above, the highest part in the functional part is a high 2 μm on the cathode layer 18 in combination of the cathode electrode 20 (200 nm) + insulating film 24 (400 nm) + Al wiring 32 (1 μm) + protective film (400 nm). There is.
[0029]
In this embodiment, two layers are formed under the Al layer using gold (Au) which is a material for forming the p-type ohmic electrode (gate electrode) 22 and the n-type ohmic electrode (cathode electrode) 20. By making the protective wall, the protective wall portion was higher by 200 nm for the gate electrode.
[0030]
In this embodiment, the Au layer and the Al layer are completely separated by an insulating film, but the insulating film may be partially removed and the Au layer and the Al layer may be in direct contact with each other. This is because an intermetallic compound is formed between Au and Al depending on the film formation conditions of the Al layer, and volume expansion occurs, so that the area where the intermetallic compound is formed may be the highest.
[0031]
[Example 3]
In Example 1, in order to increase the thickness of the Al wiring, an Al layer was formed on the normal Al wiring by lift-off. However, in this example, the height of the periphery of the bonding pad and the like was increased by leaving a part of the photoresist for patterning the protective film without removing it.
[0032]
11 and 12 are diagrams showing the structure of the chip 70 of the present embodiment. FIG. 11 is a sectional view and FIG. 12 is a plan view of the entire chip. The same components as those in FIGS. 2 to 4 are denoted by the same reference numerals.
[0033]
In this embodiment, a protective film 62 is further provided on the Al wiring, and only a portion of the bonding pad is left as a protective wall, leaving a part of the photoresist 64 used for removing the protective film. As can be seen from FIG. 11, the bonding pad 42 and the resist near the light emitting portion are removed. This is because a bonding wire must be connected on the bonding pad, and a force is not applied on the functional part during handling by the collet. Here, unnecessary portions were removed by re-exposing and removing the photoresist.
[0034]
Note that here, the photoresist is used for surface protection without removing a part of the photoresist, but the entire photoresist may be removed once after the protective film etching, and re-coating and patterning may be performed. Further, instead of a photoresist, an organic film such as photosensitive polyimide, or a normal polyimide + photoresist may be used.
[0035]
[Example 4]
The present embodiment relates to a chip in which resin lenses are integrated on a light emitting point.
[0036]
Such a chip has the highest top of the lens. However, I want to handle it so that the lens surface is not damaged during die bonding.
[0037]
FIGS. 13 and 14 are views showing the structure of the chip 80 of the present embodiment. FIG. 13 is a cross-sectional view, and FIG. 14 is a plan view of the entire chip. The same components as those in FIGS. 2 to 4 are denoted by the same reference numerals.
[0038]
Consider a case where the lens 72 is manufactured by a pressing mold. The stamping die was produced by glass etching. When the lens was molded with such a pressing mold, the lens portion was surrounded by a portion 74 (protective wall) that was higher than the lens surface.
[0039]
At the time of manufacturing the pressing mold, the lens portion was etched into a semi-cylindrical shape by using a thin linear hole as a mask. On the other hand, the protective wall portion can be etched at a somewhat wide opening, so that the substantial etching rate can be increased compared to the lens portion. As a result, the protective wall portion can be higher than the lens apex. . Although the lens and the protective wall are formed simultaneously with the same mask, they may be formed by separate photolithography processes. In addition to a semi-cylindrical lens, a hemispherical lens, an aspherical lens, a Fresnel lens, or the like may be used.
[0040]
[Example 5]
The self-scanning light emitting element array as described above is linearly arranged and used for an optical writing head of an optical printer. An optical printer using such an optical writing head is shown in FIG.
[0041]
An optical writing head 100 is installed in the optical printer. A photoconductive material (photosensitive member) such as amorphous Si is formed on the surface of the cylindrical photosensitive drum 102. This drum rotates at the speed of printing. The surface of the photosensitive drum of the rotating drum is uniformly charged by the charger 104. Then, the optical writing head 100 irradiates the photosensitive member with the light of the dot image to be printed, neutralizes the charge where the light hits, and forms a latent image. Subsequently, the developing device 106 applies toner to the photoconductor according to the charged state on the photoconductor. Then, the toner is transferred onto the paper 122 sent from the cassette 120 by the transfer device 118. The sheet is heated and fixed by the fixing unit 124 and sent to the stacker 126. On the other hand, the drum that has been transferred is neutralized by the erasing lamp 128 over the entire surface, and the remaining toner is removed by the cleaner 130.
[0042]
【The invention's effect】
Since the light emitting element array of the present invention includes a protective wall having the largest height on the chip, a flat collet can be used during die bonding. Therefore, even if the chip width is reduced, the chip can be mounted on the substrate without being tilted by the flat collet.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a self-scanning light emitting element array.
FIG. 2 is a partial plan view of a self-scanning light-emitting element array chip.
3 is a cross-sectional view taken along the line XX ′ of FIG.
FIG. 4 is an overall plan view of a light emitting element array chip.
FIG. 5 is a partial plan view of the self-scanning light-emitting element array chip of the present invention.
6 is a cross-sectional view taken along line YY ′ of FIG.
FIG. 7 is an overall plan view of a light emitting element array chip.
FIG. 8 is a partial plan view of the self-scanning light emitting element array chip of the present invention.
9 is a cross-sectional view taken along the line ZZ ′ of FIG.
FIG. 10 is an overall plan view of a light emitting element array chip.
FIG. 11 is a cross-sectional view of a self-scanning light emitting element array chip of the present invention.
12 is an overall plan view of the light emitting element array chip of FIG. 11. FIG.
FIG. 13 is a partial plan view of the self-scanning light emitting element array chip of the present invention.
14 is an overall plan view of the light emitting element array chip of FIG. 13; FIG.
FIG. 15 is a diagram illustrating a configuration of an optical printer.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Shift part 2 Light-emitting part 10 p-GaAs substrate 12, 16 p-type epi layer 14, 18 n-type epi layer 20 n-type ohmic electrode 22 p-type ohmic electrode 24 Insulating film 26 _VGA power supply wiring 28 clock φ1 wiring 30 clock φ2 wiring 32 write signal phi _I wirings 34 emission point 36 cathode electrode 38 the gate electrode 40,50,60,70,80 light emitting element array chip 42 bonding pads 52,54,74 protection walls 56, 58 Al layer 64 photoresist 72 lens

Claims

A first semiconductor layer, a second semiconductor layer, a third semiconductor layer, and a fourth semiconductor layer are formed on a semiconductor substrate on the pnpn structure and the third semiconductor layer stacked in this order. A first electrode formed on the fourth semiconductor layer, an insulating film covering the pnpn structure and the first and second electrodes, and an insulating film formed on the insulating film. A light emitting element array chip comprising a metal wiring and a bonding pad connected to the metal wiring,
On the non-functional portion of the chip, the protection walls are formed, the height of the protective wall Ri maximum height Sadea chip,
The protective wall is formed by lifting off a metal harder than the metal wiring on the metal wiring on the non-functional part of the chip.
A light-emitting element array chip.

2. The protective wall according to claim 1, wherein a metal harder than the metal wiring is formed by lift-off on the metal wiring on the non-functional part of the chip and the bonding pad connected to the metal wiring. The light emitting element array chip of description.

The metal wiring is made of Al, the metal of the rigid, W, Ti, of Pt or Cr, the light emitting element array chip according to claim 1 or 2.

A first semiconductor layer, a second semiconductor layer, a third semiconductor layer, and a fourth semiconductor layer are formed on a semiconductor substrate on the pnpn structure and the third semiconductor layer stacked in this order. A first electrode formed on the fourth semiconductor layer, an insulating film covering the pnpn structure and the first and second electrodes, and an insulating film formed on the insulating film. A light emitting element array chip comprising a metal wiring and a bonding pad connected to the metal wiring,
A protective wall is formed on the non-functional part of the chip, and the height of this protective wall is the maximum height of the chip,
The protective wall includes a first metal layer made of the same metal as the first electrode and a metal same as the second electrode on the fourth semiconductor layer having the pnpn structure in the non-functional part of the chip. and more becomes the second metal layer, the insulating and film, and a third metal layer made of the same metal as the metal wiring is made of those formed by laminating in this order
A light-emitting element array chip.

The protective wall is
A first metal layer made of the same metal as the first electrode and a second metal made of the same metal as the second electrode are formed on the fourth semiconductor layer of the pnpn structure in the non-functional part of the chip. A metal layer, the insulating film, and a third metal layer made of the same metal as the metal wiring are stacked in this order;
A first metal layer made of the same metal as the first electrode and a metal made of the same metal as the second electrode are formed on the fourth semiconductor layer having the pnpn structure below the peripheral edge of the bonding pad. 5. The light-emitting element array chip according to claim 4 , wherein the second metal layer, the insulating film, and the metal at the peripheral edge of the bonding pad are laminated in this order.

The light emitting element array chip according to claim 4 or 5 , wherein the metal wiring is made of Al, and the first and second electrodes are mainly made of Au.

A first semiconductor layer, a second semiconductor layer, a third semiconductor layer, and a fourth semiconductor layer are formed on a semiconductor substrate on the pnpn structure and the third semiconductor layer stacked in this order. A first electrode formed on the fourth semiconductor layer, an insulating film covering the pnpn structure and the first and second electrodes, and an insulating film formed on the insulating film. A light emitting element array chip comprising a metal wiring and a bonding pad connected to the metal wiring ,
A protective wall is formed on the non-functional part of the chip, and the height of this protective wall is the maximum height of the chip,
The protective wall includes a first metal layer made of the same metal as the first electrode and a metal same as the second electrode on the fourth semiconductor layer having the pnpn structure in the non-functional part of the chip. A second metal layer and a third metal layer made of the same metal as the metal wiring are stacked in this order, and between the second metal layer and the third metal layer, Consists of intermetallic compounds formed
A light-emitting element array chip.

The protective wall is
A first metal layer made of the same metal as the first electrode and a second metal made of the same metal as the second electrode are formed on the fourth semiconductor layer of the pnpn structure in the non-functional part of the chip. A metal layer and a third metal layer made of the same metal as the metal wiring are stacked in this order, and an intermetallic compound is formed between the second metal layer and the third metal layer. What has been
A first metal layer made of the same metal as the first electrode and a metal made of the same metal as the second electrode are formed on the fourth semiconductor layer having the pnpn structure below the peripheral edge of the bonding pad. The second metal layer and the metal at the periphery of the bonding pad are laminated in this order, and an intermetallic compound is formed between the second metal layer and the third metal layer. The light emitting element array chip according to claim 7 , comprising:

The metal wiring is made of Al, the first and second electrode is made of Au, the light emitting element array chip according to claim 7 or 8.

The light emitting element array chip according to any one of claims 1 to 9 , which is a self-scanning light emitting element array.

Optical writing head having light emitting element array chip according to any one of claims 1-10.

An optical device comprising the optical writing head according to claim 11 .

An optical printer comprising the optical writing head according to claim 11 .