JP4257232B2

JP4257232B2 - 不良チップマーキング方法及び不良チップマーキング装置

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Publication number: JP4257232B2
Application number: JP2004055597A
Authority: JP
Inventors: 彰谷口
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-02-27
Filing date: 2004-02-27
Publication date: 2009-04-22
Anticipated expiration: 2024-02-27
Also published as: JP2005244142A

Description

この発明は、不良チップマーキング方法及び不良チップマーキング装置に係り、詳しくは、半導体チップの電気特性の検査で判定した半導体ウエハ上の不良チップに不良マークを印字する不良チップマーキング方法及び不良チップマーキング装置に関する。

半導体ウエハ上の不良チップへの不良マークの印字は、従来より、プローバ及びＬＳＩテスタ等で構成される半導体チップ検査装置により各チップの電気特性を測定してその良品／不良品の検査を行った後に、同じ半導体チップ検査装置に備えられている不良マーキング手段を通して行われてきたが、最近では、半導体チップ検査装置とは切り離された専用のマーキング装置で行われるようになってきている。これは、最近のＬＳＩ製品の高機能化あるいはシステム化に伴って、半導体チップ検査装置を構成するＬＳＩテスタあるいはプローバ等が高価になり、半導体チップ検査装置のランニングコストが上昇してきたためである。このように半導体チップ検査装置から不良マーキング手段を切り離すことで、半導体チップ検査装置は上記良品／不良品の検査のためにのみ稼動しその稼働効率が向上しその生産性が向上するようになる。なお、この不良チップマーキング工程を経た半導体ウエハはダイシングされ、良品チップのみ組立実装工程に送られてＬＳＩ製品となる。

上述した専用マーキング装置を用いた従来の不良チップのマーキング方法では、半導体チップ検査装置において電子情報化したＭＡＰデータ、例えば半導体ウエハ上での良品／不良品データ、不良チップの位置座標データ、各チップの品質データ等に基づき、半導体ウエハ上の不良チップに不良マークを印字していく。

図６は、従来の不良チップのマーキング方法を示すための概略斜視図であり、図７は、同不良チップのマーキング方法をさらに詳細に説明するための半導体ウエハの平面図である。図６に示すように、吸着テーブル１０１上に半導体ウエハ１０２を載置する。ここで、半導体ウエハ１０２には半導体チップ１０３が多数個形成されている。そして、上記吸着テーブル１０１は、図中の矢印のＸ方向およびＹ方向に順次に移動し、上述したＭＡＰデータに基づき、不良チップの座標位置に来た時にのみマーカ１０４でもってその不良チップに不良マーク１０５を印す。この不良マーク１０５は、スクラッチ、インク打点、あるいは最近ではレーザマーキングで印字される。

図７においては、あたかもマーカ１０４が半導体ウエハ１０２上を移動し走査しているように図示している。実際は図６で説明したように、吸着テーブル１０１がＸ方向からＹ方向へと移動するものであり、図７では、上記マーカ１０４の走査は、吸着テーブル１０１の移動により、図中に一点鎖線で示したように第一行の一番端の半導体チップＡから開始して、その行のもう一方の端のチップまで順次にラスタスキャンし不良マーク１０５を印字していく。ここで、この行方向を主方向とし、それに垂直な方向を従方向とすると、上記の行のすべての半導体チップ１０３の走査及び不良マークの印字が終了したら、次の行の半導体チップを前行と逆の主方向に端から順次にラスタスキャンするという具合にして、隣接する行で交互に逆の方向の順序で半導体チップ上を走査及び印字しながら、従方向に走査する行を変化させてすべての半導体チップ上の走査及び不良マーク印字をする。

しかし、このようなラスタスキャンによる不良チップのマーキング方法では、そのマーク印字のために半導体チップの検査時と同様の移動が必要となり、不良チップのマーキング工程で要する時間が長くなるという問題がある。特に、これは、半導体ウエハが例えば３００ｍｍφと大口径化になるとより顕在化する。

そこで、上記不良マークの印字時間を短縮する方法として図８に示すような印字方法が提案されている（例えば、特許文献１参照）。図８は、複数個のマーカを用いたマーキング方法を示すための概略斜視図である。この方法では、複数個のマーカでもって同時に不良マークの印字を行う。図８に示すように、支持部１０６でＹ方向に配列した複数個のマーカ１０４を支持し、先ず初めに、半導体ウエハ１０２のＸ方向の第一列の半導体チップ１０３がマーカ１０４の配列に一致する位置まで吸着テーブル１０１を移動させる。そして、半導体ウエハ１０２を−Ｘ方向に半導体チップの配列ピッチ距離だけ移動させ、上述した半導体チップ検査装置からのＭＡＰデータ情報に基づき、不良チップ位置のマーカのみを作動させ、複数個の不良マーク１０５を同時に印字していく。そして、この操作を順次に繰り返して行いすべての半導体チップ上の不良チップに不良マーク印字をする。
特開平１−１６５１３５号公報（第１図）

確かに、この複数個配列したマーカを用いた不良チップのマーキング方法によれば、上述したラスタスキャンによる不良チップのマーキング方法に比べて不良チップのマーキング工程で要する時間は短縮する。しかしながら、この場合には、専用マーキング装置に複数個の不良マークを同時印字するためのメカニカル機構が必要になりマーキング装置が高価なものになってくる。その上に上記メカニカル機構を駆動するための新たなソフトウエアが必要になる。そして、これらのためにマーキング装置のランニングコストが大幅に上昇し、専用マーキング装置を用いた不良チップのマーキング処理の工程が高コストになってくるという問題があった。

また、多品種のＬＳＩ製品を同一のマーキング装置でマーキング処理する場合に、ＬＳＩ製品により半導体チップのサイズが種々に異なってくるために、それに合わせて複数個のマーカ間隔を自在に変えなければならなくなる。このマーカ間隔の自在な変更は、マーカの更に高度なメカニカル機構およびその駆動機構を必要としてくる。このため、多品種のＬＳＩ製品を安価なマーキング装置でマーキング処理しうることが困難になるという問題があった。

また、スクラッチあるいはインク打点の場合には、複数個のマーカのノズル等の高さを高精度に均一になるように調整することが必須になり、マーキング装置の稼動および管理が煩雑になるという問題があった。更に、マーカ間隔の縮小化においてメカニカルな限界が元々あるために、半導体チップのサイズが小さくなると、それに対応できなくなるという問題も生じてくる。

この発明は、上述の事情に鑑みてなされたもので、不良チップのマーキング処理の高速化、低コスト化および簡素化を達成でき、しかも多品種のＬＳＩ製品への自在で迅速な対応を可能にする不良チップマーキング方法及び不良チップマーキング装置を提供することを目的としている。

上記課題を解決するために、請求項１記載の発明は、互いに垂直な２方向に沿って半導体ウエハ上に２次元配列され、かつ、矩形に区分された半導体チップの全個数又は所定個数に対する電気特性検査の結果、不良品と判定された不良チップに対して不良マークを印字する不良チップマーキング方法であって、前記電気特性検査で不良品と判定された不良チップの前記半導体ウエハ上における分布状態を調べ、隣接する不良チップ同士を不良ブロックとしてまとめるクラスタ化処理を行った後、不良ブロック間をランダムスキャンして、前記不良マークの印字を行っていくことを特徴としている。

請求項２記載の発明は、請求項１記載の不良マーキング方法に係り、一の前記不良ブロックに属する前記不良チップの全個数に不良マークを印字し、次いで、前記一の不良ブロックから最短距離に位置する他の不良ブロックへランダムスキャンして、当該別の不良ブロックに属する前記不良チップの全個数に不良マークを印字していくことを特徴としている。

請求項３記載の発明は、請求項１記載の不良チップマーキング方法に係り、前記半導体チップの電気特性検査をする工程で電子情報化した不良チップの半導体ウエハ上での座標データに基づき、任意の一の不良チップに、一辺を共通にして、隣接する不良チップを抽出し、次いで、このように抽出して連なる不良チップの群れの中の少なくとも任意の一の不良チップに、一辺を共通にして、隣接する不良チップを抽出して、前記不良チップのクラスタ化処理を行うことを特徴としている。

請求項４記載の発明は、請求項３記載の不良チップマーキング方法に係り、前記電子情報化した不良チップの半導体ウエハ上での座標データに基づいて、前記半導体ウエハ上の一の不良チップを前記クラスタ化の始点として２次元検索し、前記一の不良チップを始点として、一辺を共通にして隣接する不良チップを順次に抽出し追加累積して前記不良チップのクラスタ化処理を行うことを特徴としている。

請求項５記載の発明は、請求項２記載の不良チップマーキング方法に係り、前記半導体チップの電気特性検査をする工程で電子情報化した不良チップの半導体ウエハ上での座標データに基づいて、前記半導体ウエハ上の前記一の不良ブロックから最短距離にある前記他の不良ブロックを求めることを特徴としている。

請求項６記載の発明は、請求項５記載の不良チップマーキング方法に係り、前記一の不良ブロックを形成するための前記クラスタ化で最後に前記追加した不良チップの座標と前記他の不良ブロックの前記クラスタ化の始点となる不良チップの座標との距離を算出して、前記一の不良ブロックから最短距離にある前記他の不良ブロックを求めることを特徴としている。

そして、請求項７記載の発明は、互いに垂直な２方向に沿って半導体ウエハ上に２次元配列され、かつ、矩形に区分された半導体チップの全個数又は所定個数に対する電気特性検査の結果、不良品と判定された不良チップに対して不良マークを印字する不良チップマーキング装置であって、不良マークの印字を行う印字手段と、前記電気特性検査で不良品と判定された不良チップの前記半導体ウエハ上における分布状態を調べ、隣接する不良チップ同士を不良ブロックとしてまとめるクラスタ化手段と、不良ブロック間をランダムスキャンして、前記印字手段に前記不良マークの印字を行わせる印字制御手段と、を備えてなることを特徴としている。

請求項８記載の発明は、請求項７記載の不良チップマーキング装置に係り、前記印字制御手段は、前記印字手段の駆動を制御して、一の前記不良ブロックに属する前記不良チップの全個数に不良マークを印字させ、次いで、前記一の不良ブロックから最短距離に位置する他の不良ブロックへランダムスキャンして、当該別の不良ブロックに属する前記不良チップの全個数に不良マークを印字させていくことを特徴としている。

請求項９記載の発明は、請求項７記載の不良チップマーキング装置に係り、前記クラスタ化手段は、前記半導体チップの電気特性検査をする工程で電子情報化した不良チップの半導体ウエハ上での座標データに基づき、任意の一の不良チップに、一辺を共通にして、隣接する不良チップを抽出し、次いで、このように抽出して連なる不良チップの群れの中の少なくとも任意の一の不良チップに、一辺を共通にして、隣接する不良チップを抽出して、前記不良チップのクラスタ化処理を行うことを特徴としている。

請求項１０記載の発明は、請求項９記載の不良チップマーキング装置に係り、前記クラスタ化手段は、前記電子情報化した不良チップの半導体ウエハ上での座標データに基づいて、前記半導体ウエハ上の一の不良チップを前記クラスタ化の始点として２次元検索し、前記一の不良チップを始点として、一辺を共通にして隣接する不良チップを順次に抽出し追加累積して前記不良チップのクラスタ化処理を行うことを特徴としている。

請求項１１記載の発明は、請求項８記載の不良チップマーキング装置に係り、前記印字制御手段は、前記半導体チップの電気特性検査をする工程で電子情報化した不良チップの半導体ウエハ上での座標データに基づいて、前記半導体ウエハ上の前記一の不良ブロックから最短距離にある前記他の不良ブロックを求めることを特徴としている。

請求項１２記載の発明は、請求項１１記載の不良チップマーキング装置に係り、前記印字制御手段は、前記一の不良ブロックを形成するための前記クラスタ化で最後に前記追加した不良チップの座標と前記他の不良ブロックの前記クラスタ化の始点となる不良チップの座標との距離を算出して、前記一の不良ブロックから最短距離にある前記他の不良ブロックを求めることを特徴としている。

この発明の構成によれば、不良チップのマーキング処理が高速化し、この処理工程に要する時間が大幅に短縮する。また、不良チップのマーキング処理の工程が簡便になりその低コスト化が極めて容易になる。そして、多品種ＬＳＩ製品（あるいは少量ＬＳＩ製品）の半導体製品に対して自在で迅速な対応ができるようになる。

互いに垂直な２方向に沿って半導体ウエハ上に２次元配列され、かつ、矩形に区分された半導体チップの全個数又は所定個数に対する電気特性検査の結果、不良品と判定された不良チップに対して不良マークを印字する不良チップマーキングにおいて、不良チップマーキング装置の中央処理部にあるクラスタ化処理手段により、前記電気特性検査で不良品と判定された不良チップの前記半導体ウエハ上における分布状態を調べ、隣接する不良チップ同士を不良ブロックとしてまとめるクラスタ化処理を行い、前記中央処理部の指令の下に、同装置の印字制御手段と印字手段を用いて、前記不良ブロック間をランダムスキャンし前記不良マークの印字を行っていくことで、不良チップのマーキング処理の高速化と処理時間の大幅な短縮化、さらに、処理工程の簡素化と低コスト化を実現した。ここで、ランダムスキャンとは、その詳細は実施例で明らかになるが、ラスタスキャンのような規則性を持たない任意方向への走査のことである。

以下、図面を参照して、この発明の実施の形態について説明する。図１は、この発明の一実施例である不良チップマーキング方法を説明するための半導体ウエハの平面図であり、図２乃至５は、同不良チップマーキング方法あるいは装置での処理ならびに手順を説明するための図である。

図１に示すように、半導体ウエハ１上に多数の同一製品となる半導体チップ２が配列してある。ここで、従来の技術において図７で説明したのと同様に、あたかもマーカが半導体ウエハ１上を移動し走査するように図示しているが、実際は図６において説明したように、マーカが固定され吸着テーブル等に載置した半導体ウエハ１の方が移動し走査するものである。以下の説明では、簡明にするために、マーカが半導体ウエハ１上を移動し走査するものとして説明する。

先ず、半導体ウエハ１の第一行の一番端の半導体チップＡから開始して、マーカ（図示せず）は、半導体ウエハ１上において半導体チップＡからの位置座標の距離が最小（最短距離）になる第１不良ブロック３の始点チップ３ａに移動する。そして、マーカは、第１不良ブロック３内に存在する全ての不良チップに不良マーク４を印字し終点チップ３ｂまで移動する。この第１不良ブロック３内での不良マークの印字は予め決められた順（後述する）に従って行う。

続いて、マーカは、上記第１不良ブロック３の終点チップ３ｂからの位置座標の距離が最小（最短距離）になる第２不良ブロック５に移動し同様に不良マークを印字する。図１では、不良ブロック５には不良チップは１個の場合を示している。

後は、上述したのと同じ手順により、半導体ウエハ１上にある各不良ブロックへと移動しその中の不良チップに不良マークを印字していくことになる。すなわち、第２不良ブロック５から最短距離の第３不良ブロック６へ、第３不良ブロック６から最短距離の第４不良ブロック７へ、第４不良ブロック７から最短距離の第５不良ブロック８へ、以下同様にして第６不良ブロック９、そしてこの半導体ウエハ１の最終の第７不良ブロック１０へと順次に移動して、各不良ブロック内の不良チップに不良マークを印字し、最終的に半導体ウエハ１内の全ての不良チップに不良マークを印字する。上記不良ブロック間の経路は後で詳述するが、２つの不良ブロック間を最短にするように決定している。このように、不良ブロック間の移動は、従来のようなラスタスキャンでは全くなくランダムスキャンと言えるものになる。

上記半導体ウエハ１上の不良ブロック群すなわち不良ブロック３乃至１０は、専用の不良チップマーキング装置に備えられている中央処理部（コンピュータ）において、上述した半導体ウエハ上の全ての半導体チップの良品／不良品の検査により電子情報化したＭＡＰデータの不良チップの位置座標データに基づき、コンピュータの演算部にある所定のプログラムに従った数理的演算により形成される。そして、これがこの発明の不良チップマーキング装置のクラスタ化手段になる。また、この演算部は同時に各不良ブロック間の最短距離も算出する。上述した演算部による不良ブロック群の形成および上記最短距離の算出等は半導体ウエハ毎に行われ、上記コンピュータの記憶部に格納される。この発明では、従来の専用のマーキング装置に備わっているコンピュータに上述した所定のプログラムを組み込むことで不良ブロック群の形成および各不良ブロック間の最短距離の算出が簡便に行える。ここで、上記不良チップを含めた半導体チップの位置座標とは、半導体チップの所定の場所（例えば、中心部、端部等）の半導体ウエハ上での座標のことである。

次に、クラスタ化手段を用いた上記数理的演算による不良ブロックの形成方法について図２乃至４を参照して説明する。以下、この発明において不良ブロック群の形成は、半導体ウエハ内の全不良チップの後述するところのクラスタ化を通したチップリンク（追加累積）と呼称する方式で行う。ここで、半導体ウエハ１上で形成した不良ブロックが複数個になる場合にはまとめて不良ブロック群とも呼び、それが一つしかない場合には単に不良ブロックと言う。

初めに、図２を参照して、上記不良チップのクラスタ化の一例について説明する。図２は、図１に示した各不良ブロックを形成するためのクラスタ化の処理を示す半導体ウエハ上の平面図である。コンピュータのクラスタ化手段は、上記ＭＡＰデータの不良チップの位置座標データのリストから、具体的な半導体ウエハ上においては図２（ａ）に記した検索方向１１のように、半導体ウエハの左側より右側へ不良チップの位置座標を検索していく。そして、この検索で最初に見つかる不良チップの位置座標を始点座標１２とする。この始点座標１２が見つかると、これを不良ブロック形成の開始点とし隣接する不良チップを順次に抽出し追加累積してクラスタ化していく。

このクラスタ化においては、図２（ｂ）に示すような決められた所定の検索規則の下に行うとよい。図２（ｂ）に示すように、例えば上記検索方向１１の矢印方向すなわちＷ０から、左方Ｗ１、前方Ｗ２、右方Ｗ３、後方Ｗ４の順に優先度を設けた検索規則でもって、隣接する次の不良チップの座標を検索していく。そして、図２（ａ）に示す次の不良チップ座標１３を検索すると、上記始点座標１２から次の不良チップ座標１３の矢印方向をＷ０として再度、左方、前方、右方、後方の順の優先順位で更に次の隣接する不良チップ座標を検索していく。この操作を繰り返していくことで、最後には隣接する不良チップ座標を見つけることができない終点座標１４にたどり着く。このようにして、一辺を共通にして隣接する不良チップのクラスタ化を行う。そして、このようなクラスタ化で形成したものをチップリンクし、これを不良ブロック１５のように不良ブロック番号を付与し、図１で示した第１不良ブロック３〜第７不良ブロック１０のような不良ブロック群を形成する。ここで、一辺を共通にして隣接する不良チップとは、具体的には、上述した半導体ウエハのダイシングのために設けられるところの半導体チップ間のスクライブ領域を挟んで半導体チップの辺が隣接しているチップのことである。

次に、図３を参照して、１枚の半導体ウエハの不良ブロック群を形成する手順について説明する。図３は、半導体ウエハ上の不良チップを区分し不良ブロック群を形成する手順を示すフローチャートである。図３に示すように、例えばコンピュータの検索システムにおいて、対象とする半導体ウエハの半導体チップの位置座標（Ｘ，Ｙ）＝（１，１）にする（ステップＳＴ１）。次に、対象の半導体ウエハの不良／良品の検査工程で形成したＭＡＰデータの不良チップの位置座標データの中を検索し、図２で説明したような始点座標の検索を行う（ステップＳＴ２）。そして、座標（Ｘ，Ｙ）を上記始点座標に設定し直す（ステップＳＴ３）。その上で、図２を参照して説明した方法により、上記始点座標を基にして互いに隣接する不良チップをクラスタ化しチップリンクする（ステップＳＴ４）。そして、上記チップリンクした不良チップの位置座標のリストに不良ブロック番号を付与する（ステップＳＴ５）。

次に、上記ＭＡＰデータの不良チップの位置座標データのリストからチップリンクした不良チップの位置座標を削除する（ステップＳＴ６）。次に、上記ＭＡＰデータの不良チップの位置座標データリスト中で上記削除後に残されている半導体チップの位置座標の数がゼロかどうか判定し（ステップＳＴ７）、ゼロでないならば上記ステップＳＴ２に進む。そして、再び上記座標（Ｘ，Ｙ）に戻り、ＭＡＰデータの不良チップ検索を始めて、上述したステップＳＴ２乃至ステップＳＴ７の処理を行っていく。また、上記削除後に残されている半導体チップの位置座標の数がゼロになった時点で処理終了となる（ステップＳＴ８）。

このようにして、図４に示すような不良ブロック群が形成される。図４に示すように、第１不良ブロック、第２不良ブロック・・・第ｎ不良ブロックが形成され、各不良ブロックにはチップリンクした不良チップの位置座標リストが形成される。例えば、第１不良ブロックには、チップリンクした不良チップの位置座標、（Ｘ_１１，Ｙ_１１）、（Ｘ_１２，Ｙ_１２）、・・・、（Ｘ_１ａ，Ｙ_１ａ）リストが、第２不良ブロックには、チップリンクした不良チップの位置座標、（Ｘ_２１，Ｙ_２１）、（Ｘ_２２，Ｙ_２２）、・・・、（Ｘ_２ｂ，Ｙ_２ｂ）リストが、そして、第ｎ不良ブロックには、チップリンクした不良チップの位置座標、（Ｘ_ｎ１，Ｙ_ｎ１）、（Ｘ_ｎ２，Ｙ_ｎ２）、・・・、（Ｘ_ｎｃ，Ｙ_ｎｃ）リストが形成される。ここで、（Ｘ_１１，Ｙ_１１）、（Ｘ_２１，Ｙ_２１）、・・・、（Ｘ_ｎ１，Ｙ_ｎ１）がそれぞれ各不良ブロックの上述したところの始点座標になり、（Ｘ_１ａ，Ｙ_１ａ）、（Ｘ_２ｂ，Ｙ_２ｂ）、・・・、（Ｘ_ｎｃ，Ｙ_ｎｃ）がそれぞれ各不良ブロックの終点座標になる。

次に、図５を参照して、上述したところの１枚の半導体ウエハの不良ブロック群において、図１で行った不良ブロック間の上述した演算部による経路決定の手順を説明する。図５は、不良ブロック間の経路を決めるための手順を示すフローチャートである。図５に示すように、演算部において、対象とする半導体ウエハの半導体チップの位置座標（Ｘ，Ｙ）を（１，１）とする（ステップＳＴ９）。次に、対象の半導体ウエハの不良ブロック群の上述したところの各始点座標と座標（１，１）との半導体ウエハ上での実距離を算出する（ステップＳＴ１０）。この算出は半導体製品により半導体チップの実寸法が予め判っているので、簡単な数理演算処理で行える。次に、上記実距離の算出から最小距離の始点座標を有する不良ブロックを選択し（ステップＳＴ１１）、上記選択した不良ブロックの中の終点座標を取り出し、上記座標（Ｘ，Ｙ）を上記終点座標に設定し直す（ステップＳＴ１２）。

次に、上記１枚の半導体ウエハの不良ブロック群から選択した不良ブロックを削除する（ステップＳＴ１３）。次に、上記１枚の半導体ウエハの不良ブロック群の中に上記削除後に残されている不良ブロック数がゼロかどうか判定し（ステップＳＴ１４）、ゼロでないならば上記ステップＳＴ１０に進み再度上述したステップＳＴ１０乃至ステップＳＴ１４の処理を行う。そして、上記削除後に残されている不良ブロック数がゼロになった時点で処理終了となる（ステップＳＴ１５）。

このようにして、専用のマーキング装置に備えられているコンピュータによる数理的演算により形成した各半導体ウエハの不良ブロック群および各不良ブロック間の最短距離の算出に基づき、専用マーキング装置の印字手段のマーカを図１で説明したように走査し、半導体ウエハ上の不良チップに不良マークを印字する。ここで、印字手段はマーカとマーカ駆動部を基本構造として有しており、印字制御手段が、上述したコンピュータからの指令の下に、半導体ウエハが載置する吸着テーブルを駆動制御し、更にマーカ駆動部を制御して上述したような不良マークを印字していく。

このようにして、この実施の形態の構成によれば、１枚の半導体ウエハ上の不良チップに不良マークを印字するのに要する時間が、従来のラスタスキャンによる印字方法に比べて、例えば口径２００ｍｍφの半導体ウエハの場合に、１／２に半減するようになる。この不良チップへの不良マークのマーキング時間の短縮は、半導体ウエハの口径が大きくなる程に顕著になる。シミュレーション予測では、半導体ウエハ口径が３００ｍｍφの場合にある条件では１／３と大幅に低減することを確認している。

また、この実施の形態の構成によれば、上述したように半導体チップの良品／不良品の検査の工程で半導体チップ検査装置により電子情報化したＭＡＰデータから数理的演算で行ったところの、半導体ウエハ上の不良チップのクラスタ化による不良ブロック群の形成と、各不良ブロック間の経路決定とに基づいて、従来の専用マーキング装置により半導体ウエハ上の全ての不良チップに不良マークを印字していく。このように、ソフトウエアを駆使したマーキング方法あるいはマーキング装置であるために、特許文献１で説明したようなマーキング装置のメカニカル機構の改造により生じてくる問題は皆無になる。

具体的には、上述したところの複数個配列のマーカを用いた不良チップのマーキングでは、専用マーキング装置が高価なものになり、装置のランニングコストも上昇することになるが、この実施の形態の場合には、上述したように新たなソフトウエアを既存のマーキング装置に組み込むだけであり、上記コストは大幅に低減するようになる。

また、この実施の形態の構成によれば、特許文献１と異なり多品種のＬＳＩ製品を同一のマーキング装置でマーキング処理する場合にも、ソフトウエア上でＬＳＩ製品の半導体チップのサイズを変更できるために、簡便にしかも自在に、多品種のＬＳＩ製品を安価なマーキング装置でマーキング処理しうるようになる。

また、特許文献１の場合には、不良チップへの不良マーク印字がスクラッチあるいはインク打点の場合に、マーキング装置の稼動および管理が煩雑になるという問題が生じ、更には、半導体チップのサイズが小さくなるとマーカ間の距離の縮小に限界があり対応できなくなるということが生じていたが、この実施の形態の構成によれば、１個のマーカで充分に対応できるために、マーキング装置の稼動および管理が非常に簡単になり、しかも上記半導体チップサイズの縮小にも充分に対応できるようになる。

上述した実施の形態においては、同一の半導体製品となる矩形の半導体チップが半導体ウエハ上に配列している場合について説明している。この発明は、このような場合に限定されるものではない。この発明は、カスタム製品のような多品種製品が複数種、同一半導体ウエハ上に製造されて配列している場合においても同様に適用できる。ここで、半導体ウエハ上の複数種の半導体チップのうちで同一製品の半導体チップの電気特性のみを測定し、同製品の良品／不良品の検査をした後に、この発明を適用して、上記同製品の不良チップに不良マークを印字しても良い。

また、この発明の不良チップのクラスタ化では、図２で説明したような不良チップの位置座標の検索規則に従うことに限定されるものではない。検索方向に向かい右方、前方、左方、後方の優先順位に従った不良チップの検索とそれらのチップリンクで上記クラスタ化を行っても良い。いずれにしても定めた検索規則でもって隣接する不良チップを検索すればよい。

また、この発明は、不良ブロック内での不良マークの印字の順番が、上記チップリンクの順番に限定されるものではなく、同一不良ブロック内でのマーカの経路が最短になるように不良チップに不良マークを印字していっても良い。この場合には、不良ブロック内での最短経路を上述したコンピュータの検索システムで導出する必要がある。

また、上記の実施の形態では、一の不良ブロックからの最短距離に位置する不良ブロックを求める方法として、一の不良ブロックの上記終点座標と他の不良ブロックの上記始点座標とが最短になるものを算出したが、この発明はこの方法に限定されない。上述したように不良ブロック内でのマーカの経路を最短にする不良マークの印字のやり方で最終となった不良チップの位置座標と、他の不良ブロックの上記始点座標とが最短になるものを求めるようにしても良い。

また、この発明では、半導体ウエハ上の不良ブロック群の全てに亘ったマーカ経路が最短になるようにして、上述したところの経路決定を行っても良い。このような経路に沿って不良ブロック間を移動するのもランダムスキャンである。この場合には、不良ブロック群を全て経由する最短経路を上述した演算部で導出する必要がある。このために、上記の実施の形態の場合よりも演算部による数理的演算が複雑になりシミュレーションコストが少し高くなるが、上述した従来の技術の場合よりも不良チップマーキング処理工程で要するコストは低減する。

以上、この発明の実施の形態を図面を参照して詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、上述した演算部は、不良マーキング装置に備えられているのではなく、半導体チップ検査装置に備えられており、この演算部で数理的演算した結果データに基づき不良マーキング装置のマーカが半導体ウエハ上を走査し不良マークを印字する場合でも良い。

この発明の一実施例である不良チップマーキング方法を示す半導体ウエハの平面図である。同不良チップマーキング方法における不良ブロックのクラスタ化を示す半導体ウエハの一部拡大平面図である。同不良チップマーキング方法における不良ブロック形成を示すフローチャートである。同不良チップマーキング方法における不良ブロック群を示す図である。同不良チップマーキング方法における不良ブロック間の経路決定を示すフローチャートである。従来の技術のマーキング装置の構成を示す概略斜視図である。同技術のマーキング方法を示す半導体ウエハの平面図である。別の従来の技術のマーキング装置の構成を示す概略斜視図である。

符号の説明

１半導体ウエハ
２半導体チップ
３第１不良ブロック
３ａ始点チップ
３ｂ終点チップ
４不良マーク
５第２不良ブロック
６第３不良ブロック
７第４不良ブロック
８第５不良ブロック
９第６不良ブロック
１０第７不良ブロック
１１検索方向
１２始点座標
１３次の不良チップ座標
１４終点座標
１５不良ブロック

Claims

互いに垂直な２方向に沿って半導体ウエハ上に２次元配列され、かつ、矩形に区分された半導体チップの全個数又は所定個数に対する電気特性検査の結果、不良品と判定された不良チップに対して不良マークを印字する不良チップマーキング方法であって、
前記電気特性検査で不良品と判定された不良チップの前記半導体ウエハ上における分布状態を調べ、隣接する不良チップ同士を不良ブロックとしてまとめるクラスタ化処理を行った後、不良ブロック間をランダムスキャンして、前記不良マークの印字を行っていくことを特徴とする不良チップマーキング方法。
一の前記不良ブロックに属する前記不良チップの全個数に不良マークを印字し、次いで、前記一の不良ブロックから最短距離に位置する他の不良ブロックへランダムスキャンして、当該別の不良ブロックに属する前記不良チップの全個数に不良マークを印字していくことを特徴とする請求項１記載の不良チップマーキング方法。
前記半導体チップの電気特性検査をする工程で電子情報化した不良チップの半導体ウエハ上での座標データに基づき、任意の一の不良チップに、一辺を共通にして、隣接する不良チップを抽出し、次いで、このように抽出して連なる不良チップの群れの中の少なくとも任意の一の不良チップに、一辺を共通にして、隣接する不良チップを抽出して、前記不良チップのクラスタ化処理を行うことを特徴とする請求項１記載の不良チップマーキング方法。
前記電子情報化した不良チップの半導体ウエハ上での座標データに基づいて、前記半導体ウエハ上の一の不良チップを前記クラスタ化の始点として２次元検索し、前記一の不良チップを始点として、一辺を共通にして隣接する不良チップを順次に抽出し追加累積して前記不良チップのクラスタ化処理を行うことを特徴とする請求項３記載の不良チップマーキング方法。
前記半導体チップの電気特性検査をする工程で電子情報化した不良チップの半導体ウエハ上での座標データに基づいて、前記半導体ウエハ上の前記一の不良ブロックから最短距離にある前記他の不良ブロックを求めることを特徴とする請求項２記載の不良チップマーキング方法。
前記一の不良ブロックを形成するための前記クラスタ化で最後に前記追加した不良チップの座標と前記他の不良ブロックの前記クラスタ化の始点となる不良チップの座標との距離を算出して、前記一の不良ブロックから最短距離にある前記他の不良ブロックを求めることを特徴とする請求項５記載の不良チップマーキング方法。
互いに垂直な２方向に沿って半導体ウエハ上に２次元配列され、かつ、矩形に区分された半導体チップの全個数又は所定個数に対する電気特性検査の結果、不良品と判定された不良チップに対して不良マークを印字する不良チップマーキング装置であって、
不良マークの印字を行う印字手段と、
前記電気特性検査で不良品と判定された不良チップの前記半導体ウエハ上における分布状態を調べ、隣接する不良チップ同士を不良ブロックとしてまとめるクラスタ化手段と、
不良ブロック間をランダムスキャンして、前記印字手段に前記不良マークの印字を行わせる印字制御手段と、を備えてなることを特徴とする不良チップマーキング装置。
前記印字制御手段は、前記印字手段の駆動を制御して、一の前記不良ブロックに属する前記不良チップの全個数に不良マークを印字させ、次いで、前記一の不良ブロックから最短距離に位置する他の不良ブロックへランダムスキャンして、当該別の不良ブロックに属する前記不良チップの全個数に不良マークを印字させていくことを特徴とする請求項７記載の不良チップマーキング装置。
前記クラスタ化手段は、前記半導体チップの電気特性検査をする工程で電子情報化した不良チップの半導体ウエハ上での座標データに基づき、任意の一の不良チップに、一辺を共通にして、隣接する不良チップを抽出し、次いで、このように抽出して連なる不良チップの群れの中の少なくとも任意の一の不良チップに、一辺を共通にして、隣接する不良チップを抽出して、前記不良チップのクラスタ化処理を行うことを特徴とする請求項７記載の不良チップマーキング装置。
前記クラスタ化手段は、前記電子情報化した不良チップの半導体ウエハ上での座標データに基づいて、前記半導体ウエハ上の一の不良チップを前記クラスタ化の始点として２次元検索し、前記一の不良チップを始点として、一辺を共通にして隣接する不良チップを順次に抽出し追加累積して前記不良チップのクラスタ化処理を行うことを特徴とする請求項９記載の不良チップマーキング装置。
前記印字制御手段は、前記半導体チップの電気特性検査をする工程で電子情報化した不良チップの半導体ウエハ上での座標データに基づいて、前記半導体ウエハ上の前記一の不良ブロックから最短距離にある前記他の不良ブロックを求めることを特徴とする請求項８記載の不良チップマーキング装置。
前記印字制御手段は、前記一の不良ブロックを形成するための前記クラスタ化で最後に前記追加した不良チップの座標と前記他の不良ブロックの前記クラスタ化の始点となる不良チップの座標との距離を算出して、前記一の不良ブロックから最短距離にある前記他の不良ブロックを求めることを特徴とする請求項１１記載の不良チップマーキング装置。