JP4261158B2

JP4261158B2 - Hold circuit, time code demodulating circuit using the hold circuit, and radio-controlled clock

Info

Publication number: JP4261158B2
Application number: JP2002319440A
Authority: JP
Inventors: 秀行中村; 正行高橋; 充良小山
Original assignee: Seiko NPC Corp; Seiko Clock Inc
Current assignee: Seiko NPC Corp; Seiko Time Creation Inc
Priority date: 2002-11-01
Filing date: 2002-11-01
Publication date: 2009-04-30
Anticipated expiration: 2022-11-01
Also published as: JP2004151055A

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、ホールド回路に関し、より詳細には、安定時間を短縮したホールド回路、そのホールド回路を使用した時刻コード復調回路、及びその時刻コード復調回路を使用した電波修正時計に関する。
【０００２】
【従来の技術】
従来のホールド回路として、図８に示すような入力信号のピーク値をホールドするピークホールド回路や、図９に示すような入力信号のボトム値をホールドするボトムホールド回路が存在する。これらのホールド回路は、例えば、電波修正時計が受信した入力信号から時刻コードを復調する時刻コード復調回路に使用されている。図８及び図９に示された従来のホールド回路は、受信・整流された入力信号中、正しい入力信号のピーク値よりも大きな振幅を持つ突発的なノイズが入力された場合、このノイズをホールドして動作が不安定になることを防止するために、例えば、ホールド電圧に充電する時間が比較的に長くなるよう、コンデンサーＣ８、Ｃ９の容量を比較的大きくし、入力信号に対するホールド電圧の応答速度を比較的遅くし、短期間の突発的ノイズに応答しないようにしている。
【０００３】
また、特許文献１には、リセットスイッチをホールド回路に設けて、リセット信号によりリセットスイッチでホールド回路のホールドノードを所定の電圧に接続してリセットするピークホールド回路が記載されている。
【０００４】
【特許文献１】
特開平１０−３１０４０号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、突発的なノイズ入力対策として、図８及び図９に示す従来のホールド回路のようにコンデンサＣ８、Ｃ９の容量を大きくし、入力信号に対するホールド電圧の応答速度（充電速度）を遅くしたホールド回路では、電源投入時等の動作開始時点においてホールドノードの電圧が０Ｖ等の初期値になっている場合、応答速度が遅いため、図１０に示すように、ホールドノードの電圧が入力信号のピーク電圧に安定するまでの時間Ｔ（以下、「安定時間」という。）が長くかかってしまうという問題が生じ、その分だけ動作時間が長くなり、消費電流が増大してしまう。
【０００６】
このような従来のホールド回路を備えた時刻コード復調回路を持つ電波修正時計の場合、ホールド電圧を使用して時刻コードを復調するので、時刻コード復調回路が動作を開始してから時刻コードを復調するまでの全体の時間が長くなり、電池駆動の電波修正時計では電池消耗が早いという問題点がある。
【０００７】
また、特許文献１に記載された従来技術では、電源投入時にリセットスイッチを閉成することにより、ホールドノードの電圧を瞬時に所定電圧に設定することが可能となるが、この動作を実行するためにはリセットスイッチを閉成するためのリセット信号が必要となるために、リセット信号発生回路が必要となる問題点がある。
【０００８】
本発明の目的は、突発的なノイズに対して過敏に応答することがなく且つ動作開始時の安定時間を短縮可能なホールド回路、このホールド回路を含みノイズの影響を少なくし且つ動作を開始してから時刻コードを復調するまでの時間を短縮可能な時刻コード復調回路、及び、この時刻コード復調回路を含み電源電池の消耗を抑えた電波修正時計を提供することである。
【０００９】
【課題を解決するための手段】
請求項１に記載された発明では、２つの入力端子を有してその内の一方の入力端子に外部からの入力信号が入力されてその内の他方の入力端子にホールドノードの電位が帰還される信号入力用演算増幅器と、当該信号入力用演算増幅器の出力端子と上記ホールドノードの間に接続されたホールド用整流素子と、当該ホールドノードに接続された容量素子と、上記ホールドノードの電位が所定の基準電位に達しない場合のみ上記ホールドノードの電位を上記所定の基準電位に設定する第１のホールドノード電位調整手段とを含むことを特徴とするホールド回路が提供される。
【００１０】
上記構成によれば、ホールドノードの電位が所定の基準電位に達しない場合にのみ、ホールドノードの電位を所定の基準電圧に設定する第１のホールドノード電位調整手段を備えているので、ホールド回路が突発的なノイズに応答しないようにするために例えば容量素子の容量を大きくすることにより入力信号に対するホールド電圧の応答速度を遅くしても、その応答速度に関係無く電源投入時等の動作開始時に、ホールドノードの電位を所定の基準電圧に予備充電設定可能のため、動作開始時の安定時間をかなり短縮できる。この結果、安定時間に消費する電力を節約できる。また、ホールドノードの電位が所定の基準電位に満たない場合のみにホールドノードの電位を所定の基準電位に予備充電して設定する構成により、リセット信号等の動作開始信号を不要にでき、回路構成を簡単にできる。
【００１１】
請求項２に記載された発明では、２つの入力端子を有し、その内の一方の入力端子に外部からの入力信号が入力され、その内の他方の入力端子にホールドノードの電位が帰還される信号入力用演算増幅器と、当該信号入力用演算増幅器の出力端子と上記ホールドノードの間に接続されたホールド用整流素子と、当該ホールドノードに接続された容量素子と、上記ホールドノードの電位が上記入力信号の電位よりも所定のレベル以上離間している場合のみ、上記ホールドノードの電位を上記所定のレベルに設定する第２のホールドノード電位調整手段と、を含むことを特徴とするホールド回路が提供される。
【００１２】
上記構成によれば、ホールドノードの電位が入力信号の電位よりも所定のレベル以上離間している場合にのみ、ホールドノードの電位を所定のレベルに設定する第２のホールドノード電位調整手段を備えているので、ホールド回路が突発的なノイズに応答しないようにするために例えば容量素子の容量を大きくすることにより入力信号に対するホールド電圧の応答速度を遅くしても、その応答速度に関係無く入力信号の電位とホールドノードの電位が所定レベル以上離間している場合にのみ、ホールドノードの電位を入力信号の電位の所定レベル離間する様に予備充電により設定可能なため、動作開始時の安定時間をかなり短縮できる。この結果、安定時間に消費する電力を節約できる。
【００１３】
請求項３に記載された発明では、請求項２に記載のホールド回路において、上記信号入力用演算増幅器及び上記第２のホールドノード電位調整手段は、共通の動作制御信号により動作状態と非動作状態が択一的に設定されることを特徴とするホールド回路が提供される。
【００１４】
上記構成によれば、共通の動作制御信号により、上記信号入力用演算増幅器及び上記第２のホールドノード電位調整手段を、時計のステップモータの動作時などノイズ発生の可能性が予測できるタイミングに動作停止できる。従って、ノイズ発生可能性が高い時の動作を停止することにより、ノイズ耐性を有し、且つ、無駄な電力消費を一層に回避できる。
【００１５】
請求項４に記載された発明では、請求項１乃至３のいずれかに記載のホールド回路において、上記ホールド用整流素子のアノード側が上記信号入力用演算増幅器の出力端子に接続され、上記ホールド用整流素子のカソード側が上記ホールドノードと接続され、上記ホールドノードで上記入力信号のピークをホールドすることを特徴とするホールド回路が提供される。
【００１６】
上記構成によれば、ノイズ耐性を有し、無駄な電力消費を回避しながら、入力信号のピークをホールドするピークホールド回路を提供できる。
【００１７】
請求項５に記載された発明では、請求項１乃至３のいずれかに記載のホールド回路において、上記ホールド用整流素子のカソード側が上記信号入力用演算増幅器の出力端子に接続され、上記ホールド用整流素子のアノード側が上記ホールドノードと接続され、上記ホールドノードで上記入力信号のボトムをホールドすることを特徴とするホールド回路が提供される。
【００１８】
上記構成によれば、ノイズ耐性を有し、無駄な電力消費を回避しながら、入力信号のボトムをホールドするボトムホールド回路を提供できる。
【００１９】
請求項６に記載された発明では、時刻コードを含む長波標準電波を受信して当該長波標準電波に対応した信号を出力する受信部と、当該受信部の出力を整流する整流回路と、当該整流回路の出力のピーク電圧を保持するピークホールド回路と、上記整流回路の出力のボトム電圧を保持するボトムホールド回路と、上記ピークホールド回路の出力及び上記ボトムホールド回路の出力に基づき復調用基準値を求めて当該復調用基準値及び上記整流回路の出力の比較結果に基づいて上記時刻コードの復調して上記時刻コードを出力する復調回路とを含む時刻コード復調回路であって、上記ピークホールド回路が上記整流回路の出力を上記入力信号とする請求項４に記載のホールド回路であり、及び／又は、上記ボトムホールド回路が上記整流回路の出力を上記入力信号とする請求項５に記載のホールド回路であることを特徴とする時刻コード復調回路が提供される。
【００２０】
上記構成によれば、ノイズ耐性を有し、無駄な電力消費を回避しながら、長波標準電波から時刻コードを復調できる時刻コード復調回路が提供される。
【００２１】
請求項７に記載された発明では、時刻を計時する計時部と、時刻コードを含む長波標準電波を受信して上記時刻コードを復調する時刻コード復調回路と、当該時刻コード復調回路からの復調された上記時刻コードにより取得した時刻情報に基づいて上記計時部の時刻を修正する時刻修正部とを含む電波修正時計であって、上記時刻コード復調回路が請求項６に記載の時刻コード復調回路であることを特徴とする電波修正時計が提供される。
【００２２】
上記構成によれば、ノイズ耐性を有し、無駄な電力消費を回避しながら、長波標準電波から時刻コードを取得して時刻修正できる電波修正時計が提供される。
【００２３】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の１つの実施の形態によるピークホールド回路１を示す回路図である。ピークホールド回路１は、２つの入力端子（＋入力及び−入力）と１つの出力端子を持つ信号入力用演算増幅器１０を有する。１つの入力端子（＋入力）にはピークホールドされる入力信号が入力している。出力端子にはホールド用整流素子のダイオードＤ１のアノード側が接続されている。ダイオードＤ１のカソード側は、入力信号のピーク値がホールドされるホールドノード１１に接続されている。ダイオードＤ１のカソード側は、容量素子のコンデンサＣ１の一端と信号入力用演算増幅器１０の他方の入力端子（−入力）に接続されていて、ホールドノード１１の電位が演算増幅器１０に帰還されている。コンデンサＣ１の他端は接地されている。ダイオードＤ１のカソード側及びコンデンサＣ１の一端側には接地に接続された電流源Ｉ１が接続されていて、コンデンサＣ１の充電電荷を徐々に放電する。演算増幅器１０及び電流源Ｉ１には、共通の動作制御信号であるホールド制御信号が入力していて、演算増幅器１０及び電流源Ｉ１を同時に動作状態にしたり、停止（非動作）状態にしたりする。演算増幅器１０は動作時に入力信号（＋端子）と帰還されたホールドノード１１の電位（−端子）の電位差に応じて電圧を出力端子に出力するが、停止（非動作）時には出力しない。電流源Ｉ１は動作時にコンデンサＣ１の充電電荷を接地へ放電するが、停止（非動作）時にはコンデンサＣ１の充電電荷を接地へ放電することなく保持する。
【００２４】
すなわち、動作時に、入力信号（＋端子）の電位がホールドノード１１の電位（−端子）よりも高ければ、通常、演算増幅器１０の出力端子の出力電圧が電源電圧に近い高電圧となり、ダイオードＤ１を導通状態にしてコンデンサＣ１に充電し、ホールドノード１１の電圧を入力信号の電位まで上昇させる。入力信号（＋端子）の電位がホールドノード１１の電位（−端子）よりも低ければ、通常、演算増幅器１０の出力端子の出力電圧が接地電位に近い低電圧となり、ダイオードＤ１を非導通状態にしてコンデンサＣ１の電位を保持してホールドノード１１の電位を保持しようとするが、一方、電流源Ｉ１がコンデンサＣ１の充電電荷を徐々に接地に放電するため、ホールドノード１１の電位が徐々に下降する。
【００２５】
入力信号（＋端子）がホールドノード１１の電位（−端子）よりも高い時の、ホールドノード１１の電位（ピーク電位）の上昇速度は、コンデンサＣ１の容量値と演算増幅器１０の出力電流値で決まる。入力信号（＋端子）がホールドノード１１の電位（−端子）よりも低い時の、ホールドノード１１の電位（ピーク電位）の下降速度は、コンデンサＣ１の容量値と電流源Ｉ１の電流量で決まる。
【００２６】
通常は、上昇速度を下降速度の１０倍程度に設定されていて、ホールドノード１１の電位が入力信号（＋端子）のピーク電位を保持するようにしている。上昇速度は、本実施の形態において、一例として、数ｍＶ／ｍ秒程度である。しかし、電源電圧及び動作電圧により変動し得る。なお、コンデンサＣ１の容量値は、入力信号に含まれる突発的なノイズによりホールドノード１１の電位が大きな影響を受けないノイズ耐性を持つように、比較的大きな値に設定されている。
【００２７】
本実施の形態のピークホールド回路１では、ホールドノード１１にカソード側が接続され電源に接続された電流源Ｉ２にアノード側が接続されたダイオードＤ３と、抵抗Ｒ１にカソード側が接続され電流源Ｉ２にアノード側が接続されたダイオードＤ２とを有する。抵抗Ｒ１のダイオードＤ２の接続端との反対側は接地されている。このため、ホールドノード１１の電位が、抵抗Ｒ１の抵抗値及びこの抵抗Ｒ１に流れる電流値により決定される電圧Ｖ１に等しい所定の基準電位よりも低い場合、ホールドノード１１が基準電位Ｖ１に達するまで、ダイオードＤ３が導通状態になり、コンデンサＣ１を充電する。このように、電流源Ｉ２、ダイオードＤ２、Ｄ３、及び抵抗Ｒ１は、ホールドノード１１の電位が電圧Ｖ１に等しい所定の基準電位に達しない場合のみ、ホールドノード１１の電位を所定の基準電位Ｖ１に設定する第１のホールドノード電位調整手段１２を構成する。
【００２８】
従って、電源投入時等、ホールド回路１の容量素子のコンデンサＣ１が完全に放電しきっている状態では、ノイズ耐性のために比較的容量を大きくしたコンデンサＣ１の充電に時間が要するが、本実施の形態の第１のホールドノード電位調整手段１２が所定の基準電位Ｖ１に達するまでコンデンサＣ１を充電するため、ホールドノード１１の電位を入力信号のピーク値の近くまで急速に上昇することができ、図２のピーク出力の安定時間ｔに示すように、図１０に示す従来例のピークホールド回路の安定時間Ｔに比較して大幅に短縮できる。
【００２９】
所定の基準電位Ｖ１の大きさは、第１のホールドノード電位調整手段１２を構成する電流源Ｉ２、ダイオードＤ２、Ｄ３、及び抵抗Ｒ１を選択することで、ホールドノード１１がホールドする入力信号のピーク値に対して適宜調整できる。通常は、ホールドノードがホールドするピーク値の、例えば、７割程度の大きさに選択する。なお、抵抗Ｒ１に代えて、ダイオード等の抵抗性素子を使用してもよい。
【００３０】
なお、例えば、ピークホールド回路を電波修正時計に組み込んだ場合、電波修正時計の運針用ステップモーターが駆動される場合等、ノイズ発生が予想される時間帯には、共通の動作制御信号であるホールド制御信号が、演算増幅器１０及び電流源Ｉ１を共に停止（非動作）状態にする。すると、演算増幅器１０は出力を停止し、電流源Ｉ１はコンデンサＣ１の電荷の放電を停止する。この結果、ホールドノード１１は、入力信号中のノイズの影響を排除して、停止直前のピーク値の電位を維持することができる。
【００３１】
図３は、本発明の１つの実施の形態によるボトムホールド回路３１を示す回路図である。ボトムホールド回路３１は、２つの入力端子（＋入力及び−入力）と１つの出力端子を持つ信号入力用演算増幅器３０を有する。１つの入力端子（＋入力）にはボトムホールドされる入力信号が入力している。出力端子にはホールド用整流素子のダイオードＤ４のカソード側が接続されている。ダイオードＤ４のアノード側は、入力信号のボトム値がホールドされるホールドノード３３に接続されている。ダイオードＤ４のアノード側は、容量素子のコンデンサＣ３の一端と信号入力用演算増幅器３０の他方の入力端子（−入力）に接続されていて、ホールドノード３３の電位が演算増幅器３０に帰還されている。コンデンサＣ３の他端は接地されている。ダイオードＤ４のアノード側及びコンデンサＣ３の一端側には電源に接続された電流源Ｉ３が接続されていて、コンデンサＣ３を徐々に充電する。演算増幅器３０及び電流源Ｉ３には、共通の動作制御信号であるホールド制御信号が入力していて、演算増幅器３０及び電流源Ｉ３を同時に動作状態にしたり、停止（非動作）状態にしたりする。演算増幅器３０は動作時に入力信号（＋端子）と帰還されたホールドノード３３の電位（−端子）の電位差に応じて電圧を出力端子に出力するが、停止（非動作）時には出力しない。電流源Ｉ３は動作時にコンデンサＣ３に電荷を充電するが、停止（非動作）時にはコンデンサＣ３に充電することなく電荷を維持する。
【００３２】
すなわち、動作時に、入力信号（＋端子）の電位がホールドノード３３の電位（−端子）よりも低ければ、通常、演算増幅器３０の出力端子の出力電圧が接地電位に近い低電圧となり、ダイオードＤ４を導通状態にして、コンデンサＣ３を放電し、ホールドノード３３の電圧を入力信号のボトム電位まで下降させる。入力信号（＋端子）の電位がホールドノード３３の電位（−端子）よりも高ければ、通常、演算増幅器３０の出力端子の出力電圧は電源電位に近い高電圧となり、ダイオードＤ４を非導通状態にしてコンデンサＣ３の電位を保持してホールドノード３３のボトム電位を保持しようとするが、一方、電流源Ｉ３がコンデンサＣ３に徐々に充電するため、ホールドノード３３の電位が徐々に上昇する。
【００３３】
図１のピークホールド回路と同様に、入力信号（＋端子）がホールドノード１１の電位（−端子）よりも低い時の、ホールドノード３３の電位（ボトム電位）の下降速度は、コンデンサＣ３の容量値と演算増幅器３０の出力電流値で決まる。入力信号（＋端子）がホールドノード３３の電位（−端子）よりも高い時の、ホールドノード３３の電位（ボトム電位）の上昇速度は、コンデンサＣ３の容量値と電流源Ｉ３の電流量で決まる。
【００３４】
図１のピークホールド回路と同様に、通常は、下降速度を上昇速度の１０倍程度に設定していて、ホールドノード３３の電位が入力信号（＋端子）のボトム電位を保持するようにしている。下降速度は、本実施の形態において、一例として、数ｍＶ／ｍ秒程度である。しかし、電源電圧及び動作電圧により変動し得る。なお、コンデンサＣ３の容量値は、入力信号に含まれる突発的なノイズによりホールドノード３３の電位が大きな影響を受けないノイズ耐性を持つように、比較的大きな値に設定されている。
【００３５】
本実施の形態のボトムホールド回路３１では、ホールドノード３３にカソード側が接続され電源に接続された電流源Ｉ４にアノード側が接続されたダイオードＤ６と、抵抗Ｒ３にカソード側が接続され電流源Ｉ４にアノード側が接続されたダイオードＤ５とを有する。抵抗Ｒ３のダイオードＤ５の接続端と反対側は接地されている。このため、ホールドノード３３の電位が、抵抗Ｒ３の抵抗値及びこの抵抗Ｒ３に流れる電流値により決定される電圧Ｖ２に等しい所定の基準電位よりも低い場合、ホールドノード３３が基準電位Ｖ２に達するまで、ダイオードＤ６が導通状態になり、コンデンサＣ３を充電する。このように、電流源Ｉ４、ダイオードＤ５、Ｄ６、及び抵抗Ｒ３は、ホールドノード３３の電位が電圧Ｖ２に等しい所定の基準電位に達しない場合のみ、ホールドノード３３の電位を所定の基準電位Ｖ２に設定する第１のホールドノード電位調整手段３２を構成する。
【００３６】
従って、電源投入時等、ボトムホールド回路３１の容量素子のコンデンサＣ３が完全に放電しきっていて非常に低い電位にある状態では、ノイズ耐性のために比較的容量を大きくしたコンデンサＣ３の充電に時間が要するが、本実施の形態の第１のホールドノード電位調整手段３２が所定の基準電位Ｖ２に達するまでコンデンサＣ３を充電するため、ホールドノード３３の電位を入力信号のボトム値の近くまで急速に上昇することができ、図２のボトム出力の安定時間に示すように、図１０に示す従来例のボトムホールド回路の安定時間に比較して大幅に短縮できる。
【００３７】
図１のピークホールド回路１と同様にして、所定の基準電位Ｖ２の大きさは、第１のホールドノード電位調整手段３２を構成する電流源Ｉ４、ダイオードＤ５、Ｄ６、及び抵抗Ｒ３を選択することで、ホールドノード３３がホールドする入力信号のボトム値に対して適宜調整できる。通常は、ホールドノード３３がホールドするボトム値の、例えば、７割程度の大きさに選択する。なお、抵抗Ｒ３に代えて、ダイオード等の抵抗性素子を使用してもよい。
【００３８】
図１のピークホールド回路１と同様にして、例えば、ボトムホールド回路３１を電波修正時計に組み込んだ場合、電波修正時計の運針用ステップモーターが駆動される場合等、ノイズ発生が予想される時間帯には、共通の動作制御信号であるホールド制御信号が、演算増幅器３０及び電流源Ｉ３を共に停止（非動作）状態にする。すると、演算増幅器３０は出力を停止し、電流源Ｉ３はコンデンサＣ３の電荷の充電を停止する。この結果、ホールドノード３３は、入力信号中のノイズの影響を排除して、停止直前のボトム値の電位を維持することができる。
【００３９】
図４は、本発明の別の実施の形態によるピークホールド回路４１の回路図である。このピークホールド回路４１の構成において、図１の実施の形態のピークホールド回路１と同じ部分には、同じ参照番号を付して説明を簡略にする。ピークホールド回路４１は、図１のピークホールド回路１と同様に演算増幅器１０、ホールド用整流素子のダイオードＤ１、容量素子のコンデンサＣ１、ホールドノード１１、電流源Ｉ１を有する。演算増幅器１０及び電流源Ｉ１には、共通の動作制御信号であるホールド制御信号が入力していて、演算増幅器１０及び電流源Ｉ１を同時に動作状態にしたり、停止（非動作）状態にしたりする。
【００４０】
本実施の形態のピークホールド回路４１のホールドノード１１には、ＮチャンネルトランジスタＮ４のソースが接続されていて、このＮチャンネルトランジスタＮ４のドレインはＮＰＮトランジスタＱ４のエミッタ側に接続されている。ＮＰＮトランジスタＱ４のコレクタ側は電源電位に接続されている。ＮＰＮトランジスタＱ４のベース側は入力信号が入力されている。ＮチャンネルトランジスタＮ４のゲートはホールド制御信号が入力されている。これらＮＰＮトランジスタＱ４及びＮチャンネルトランジスタＮ４により、第２のホールドノード電位調整手段４２が構成されている。
【００４１】
ピークホールド回路４１の通常状態の動作は、図１に示したピークホールド回路１と同様に、ホールドノード１１に入力信号のピーク電位を保持して出力する。
【００４２】
これに対して電源投入時等、コンデンサＣ１が放電しきっている場合は、ホールドノード１１の電位が低下しており、入力信号のピーク値に対して非常に低い。コンデンサＣ１はノイズ耐性を持たすために比較的に大きな容量を有する。このため、コンデンサＣ１が充電されてホールドノード１１の電位が入力信号のピーク値に達するための安定時間は長くなる傾向を有する。
【００４３】
しかし、本実施の形態では、ホールド制御信号の動作状態では、ＮチャンネルトランジスタＮ４が導通した状態であり、ＮＰＮトランジスタＱ４もベースに印加される入力信号のピーク値がホールドノード１１の電位よりも相当高いため導通した状態にある。この結果、電源電位から、ＮＰＮトランジスタＱ４、ＮチャンネルトランジスタＮ４を通じて、電流が流れて、コンデンサＣ１を急速に充電する。ＮＰＮトランジスタＱ４は、そのベースに印加される入力信号が、そのエミッタ電位に比して所定の大きさ以上に高い場合にのみ導通して、コンデンサＣ１を充電する。従って、コンデンサＣ１の充電が進んでホールドノード１１の電位が高くなり、ＮチャンネルトランジスタＮ４を介してＮＰＮトランジスタＱ４のエミッタ電位も高くなり、ベースの入力信号との電位差が小さくなると、ＮＰＮトランジスタＱ４は遮断（非導通）状態になる。
【００４４】
このように、第２のホールドノード電位調整手段４２は、ホールドノード１１の電位が入力信号の電位よりも所定レベル以上離間している場合のみ、入力信号とホールドノード１１との電位差が上記所定レベルに達するまで、ＮＰＮトランジスタＱ４及びＮチャンネルトランジスタＮ４を通じてコンデンサＣ１を充電する。このため、ホールドノード１１の電位を入力信号のピーク値の近くまで急速に上昇することができ、図２のピーク出力の安定時間ｔに示すように、図１０に示す従来例のピークホールド回路の安定時間Ｔに比較して大幅に短縮できる。
【００４５】
上記所定レベルは、ＮＰＮトランジスタＱ４が導通・非導通状態に切り換わるベース・エミッタ間電位差とＮチャンネルトランジスタＮ４の導通に伴なう電圧降下の和で決定される。従って、両者を選択することで、上記所定レベルを適宜調整できる。また、ＮＰＮトランジスタＱ４とＮチャンネルトランジスタＮ４との間に抵抗性素子を挿入することでも調整できる。このように選択された上記所定レベル以上に入力信号のピーク値とホールドノード１１との電位差がある場合にのみＮＰＮトランジスタＱ４が導通する。
【００４６】
なお、例えば、ピークホールド回路４２を電波修正時計に組み込んだ場合、ＮチャンネルトランジスタＮ４のゲートに印加されるホールド制御信号は、図１のピークホールド回路１で説明したのと同様に、ステップモータの駆動時等のノイズ発生が予想される時に、ＮチャンネルトランジスタＮ４を非導通状態にして、ホールドノード１１を切離し、ホールドノード１１の電位を直前のピーク値に維持する。
【００４７】
図５は、本発明の別の実施の形態によるボトムホールド回路５１を示す回路図である。このボトムホールド回路５１の構成のうち、図３に示したボトムホールド回路３１と同じ部分は同じ参照番号を付して説明を簡単にする。ボトムホールド回路５１は、図３のボトムホールド回路３１と同様に演算増幅器３０、ホールド用整流素子のダイオードＤ４、容量素子のコンデンサＣ３、ホールドノード３３、電流源Ｉ３を有する。演算増幅器３０及び電流源Ｉ３には、共通の動作制御信号であるホールド制御信号が入力していて、演算増幅器３０及び電流源Ｉ３を同時に動作状態にしたり、停止（非動作）状態にしたりする。
【００４８】
本実施の形態のボトムホールド回路５１のホールドノード３３には、ＮチャンネルトランジスタＮ５のソースが接続されていて、このＮチャンネルトランジスタＮ５のドレインはダイオードＤ７のカソード側に接続されている。ダイオードＤ７のアノード側はＮＰＮトランジスタＱ５のエミッタ側に接続されている。ＮＰＮトランジスタＱ５のコレクタ側は電源電位に接続されている。ＮＰＮトランジスタＱ５のベース側には入力信号が入力されている。ＮチャンネルトランジスタＮ５のゲートにはホールド制御信号が入力されている。これらＮＰＮトランジスタＱ５、ダイオードＤ７及びＮチャンネルトランジスタＮ５により、第２のホールドノード電位調整手段５２が構成されている。
【００４９】
ボトムホールド回路５１の通常状態の動作は、図３に示したボトムホールド回路３１と同様に、ホールドノード３３に入力信号のボトム電位を保持して出力する。
【００５０】
これに対して電源投入時等、コンデンサＣ３が放電しきっている場合は、ホールドノード３３の電位が非常に低下しており、入力信号のボトム値に対して低い。コンデンサＣ３はノイズ耐性を持たすために比較的に大きな容量を有する。このため、コンデンサＣ３が充電されてホールドノード３３の電位が入力信号のボトム値に達するための安定時間は長くなる傾向を有する。
【００５１】
しかし、本実施の形態では、ホールド制御信号の動作状態では、ＮチャンネルトランジスタＮ５が導通した状態であり、ＮＰＮトランジスタＱ５もベースに印加される入力信号のボトム値がホールドノード３３の電位よりも高いため導通した状態にある。この結果、電源電位から、ＮＰＮトランジスタＱ５、ダイオードＤ７、ＮチャンネルトランジスタＮ５を通じて電流が流れて、トランジスタＣ３を急速に充電する。ＮＰＮトランジスタＱ５は、そのベースに印加される入力信号が、そのエミッタ電位に比して所定の大きさ以上に高い場合にのみ導通してコンデンサＣ３を充電する。従って、コンデンサＣ３の充電が進んでホールドノード３３の電位が高くなり、ＮチャンネルトランジスタＮ５、ダイオードＤ７を介してＮＰＮトランジスタＱ５のエミッタ電位が高くなり、ベースの入力信号との電位差が小さくなると、ＮＰＮトランジスタＱ５は遮断（非導通）状態になる。
【００５２】
このようにして、第２のホールドノード電位調整手段５２は、ホールドノード３３の電位が入力信号の電位よりも所定レベル以上離間している場合のみ、入力信号とホールドノード３３との電位差が上記所定レベルに達するまで、ＮＰＮトランジスタＱ５、ダイオードＤ７及びＮチャンネルトランジスタＮ５を通じてコンデンサＣ３を充電する。このため、ホールドノード３３の電位を入力信号のボトム値の近くまで急速に上昇することができ、図２のボトム出力の安定時間に示すように、図１０に示す従来例のボトムホールド回路の安定時間に比較して大幅に短縮できる。
【００５３】
上記所定レベルは、ＮＰＮトランジスタＱ５が導通・非導通状態に切り換わるベース・エミッタ間電位差とダイオードＤ７及びＮチャンネルトランジスタＮ５の導通に伴なう電圧降下の和で決定される。従って、両者を選択することで、上記所定レベルを適宜調整できる。また、これらの間に抵抗性素子を挿入することでも調整できる。このように選択された上記所定レベル以上に入力信号のピーク値とホールドノード３３との電位差がある場合にのみＮＰＮトランジスタＱ５が導通する。
【００５４】
なお、例えば、ボトムホールド回路５１を電波修正時計に組み込んだ場合、ＮチャンネルトランジスタＮ５のゲートに印加されるホールド制御信号は、図３のボトムホールド回路３１で説明したのと同様に、ステップモータの駆動時等のノイズ発生が予想される時に、ＮチャンネルトランジスタＮ５を非導通状態にして、ホールドノード３３を切離し、ホールドノード３３の電位を直前のボトム値に維持する。
【００５５】
次ぎに、図６及び図７を参照して、上述した本発明のピークホールド回路及びボトムホールド回路を組み込んだ電波修正時計及び時刻コード復調回路を説明する。図６には、電波修正時計６０の全体のブロック図が示される。電波修正時計６０は、上述した本発明のピークホールド回路及びボトムホールド回路を備えた時刻コード復調回路を有する電波受信回路６１と、制御回路６２と、計時部６３と、図示しないステップモータを備えた運針機構により運針される図示しない時針、分針、秒針を有する表示部６４とを含む。
【００５６】
図７には、電波受信回路６１のブロック図が示されている。電波受信回路６１には、フェライト等のコアを有するバーアンテナ７１ａと同調用コンデンサ７１ｂを有する同調回路７１と、同調回路７１の出力を増幅するゲインコントロール増幅器７２と、水晶振動子をフィルタ素子として有し増幅器７２の出力の内で特定の周波数の信号を透過させるフィルタ回路７３と、フィルタ回路７３の出力を整流する整流回路７４と、整流回路７４の整流出力を入力信号として入力する上述した本発明のピークホールド回路１又は４１及びボトムホールド回路３１又は５１と、ピークホールド回路１又は４１からのピーク値及びボトムホールド回路３１又は５１からのボトム値を入力して整流回路からの整流出力を検波して時刻コードを復調する検波回路７５とを含む。ピークホールド回路１又は４１のピーク値はゲインコントロール増幅器７２にも戻されてゲインを調整するためにも使用される。上述した本発明のピークホールド回路１又は４１及びボトムホールド回路３１又は５１は検波回路７５と一緒に時刻コード復調回路７６を構成する。時刻コード復調回路７６からの時刻コードを含んだ検波出力は、図６中の制御回路６２に供給されて、計時部６３の時刻修正のために使用される。図６中の制御回路６２からはホールド制御信号が図７中のピークホールド回路１又は４１及びボトムホールド回路３１又は５１に送られて、上述したように図示しないステップモータが駆動される時間帯は、ホールド回路のホールド動作を停止する。
【００５７】
次ぎに、この実施の形態の動作を説明する。日本では、福島にある送信所からは４０ｋＨｚ、九州にある送信所からは６０ｋＨｚの周波数で長波標準電波信号が送信されている。電波修正時計６０の制御回路６２は、１日数回程度、計時部６３が所定の時刻になったら、又は、図示しないスイッチが押されたら、電波受信回路６１の電源を立ち上げて長波標準電波の受信を開始する。同調回路７１で受信された信号はゲインコントロール増幅器７２により増幅されて出力される。この増幅器７２の増幅率はピークホールド回路１又は４１からのピーク値により所定範囲の電圧の信号、すなわち、整流回路７４により時刻コードが正確に復調できる範囲の電圧の信号、を出力するように制御されている。そして、増幅器７２からの出力信号は、フィルタ回路７３に入力されて、４０ｋＨｚ又は６０ｋＨｚの内の１つの長波標準電波信号のみを選択してフィルタ回路７３から出力される。フィルタ回路７３から出力された信号は、整流回路７４に入力されて、整流回路７４により包絡線の電圧信号に変換される。この包絡線の電圧信号はそれぞれピークホールド回路１又は４１、及びボトムホールド回路３１又は５１に入力信号として入力されて、その最大電圧（ピーク値）と最小電圧（ボトム値）が保持されて出力される。検波回路７５は、図２に示すように、ピークホールド回路１又は４１及びボトムホールド回路３１又は５１から出力された最大電圧（ピーク値）と最小電圧（ボトム値）からその中間電圧を作る。検波回路７５はさらに、この中間電圧と整流回路７４から出力信号とを比較して、整流回路７４の出力信号を時間コードに復調した検波信号（パルス信号）を出力する。例えば、上記中間電圧をしきい値として、整流回路の出力信号を２値化することで、検波信号を得る。
【００５８】
このように復調された時間コードを含む検波信号は、制御回路６２に送られる。制御回路６２は検波信号から時刻情報を抽出して、計時部６３の現在時刻を修正するのに使用する。計時部６３の現在時刻が時刻情報に基づいて修正されると、表示部６４の図示しない時針、分針、秒針も計時部６３の時刻に合うように修正される。
【００５９】
図２から容易に理解されるように、本発明のピークホールド回路１又は４１及びボトムホールド回路３１又は５１を使用した時刻コード復調回路７６によれば、ピーク値及びボトム値の安定時間ｔが、図１０に示す従来例の安定時間Ｔよりも大幅に短縮されている。この結果、電波受信回路６１に電源が投入されてから、より短時間で時刻コードの復調と時刻情報の取得が可能となっている。
【００６０】
制御回路６２は、図示しないステップモータにより運針する場合、ステップモータの駆動時にノイズが発生して時刻コードの復調と時刻情報の抽出を妨害するため、ステップモータの駆動時には上述したようにホールド制御信号により、ピークホールド回路１又は４１及びボトムホールド回路３１又は５１を一時的に非動作（停止）状態にして、ノイズの影響を受けないようにしている。
【００６１】
なお、図７の時刻コード復調回路７６では、ピークホールド回路及びボトムホールド回路として、図１又は図４及び図３又は図５に示され本発明のホールド回路を使用したものを説明したが、時刻コード復調回路のピークホールド回路又はボトムホールド回路のいずれか一方は、図８又は図９に示すような従来例の回路を使用してもよい。
【００６２】
【発明の効果】
以上説明したように、本発明のホールド回路によれば、電源投入時等の動作開始時の安定時間を短縮できるので、回路の消費電流の節約が図れ、また、例えば、時刻情報取得用に使用すれば、時刻情報を取得する全体時間の短縮や、電波修正時計の修正時における時刻情報取得中の時間表示停止の違和感を少なくすることができる。
【００６３】
本発明のホールド回路を時刻コード復調回路に使用して電波修正時計に用いると、電波修正時計は１日数回程度、数分間、標準電波を受信するが、１回の受信の際、電源投入から受信開始までの時間を数秒程度乃至１０秒程度短縮することが可能である。この結果、電波修正時計の消費電力を節約して電源電池の寿命を伸ばすことができる。さらに、標準電波から時刻情報の取得が早くできるため、受信中の時刻表示の停止時間が短くなり、受信中のユーザの違和感を少なくすることができる。
【図面の簡単な説明】
【図１】本発明の１つの実施の形態によるピークホールド回路の回路図。
【図２】本発明の実施の形態によるピークホールド回路のピーク値出力及びボトムホールド回路のボトム値出力を時間を横軸にとって示すタイミング・チャート。
【図３】本発明の１つの実施の形態によるボトムホールド回路の回路図。
【図４】本発明の別の実施の形態によるピークホールド回路の回路図。
【図５】本発明の別の実施の形態によるボトムホールド回路の回路図。
【図６】本発明の実施の形態による電波修正時計のブロック図。
【図７】図６の電波修正時計の電波受信回路に使用される時刻コード復調回路のブロック図。
【図８】従来のピークホールド回路の回路図。
【図９】従来のボトムホールド回路の回路図。
【図１０】従来のピークホールド回路のピーク値出力及びボトムホールド回路のボトム値出力を時間を横軸にとって示すタイミング・チャート。
【符号の説明】
１、４１ピークホールド回路
１０、３０信号入力用演算増幅器
１１、３３ホールドノード
１２、３２第１のホールドノード電位調整手段
３１、５１ボトムホールド回路
４２、５２第２のホールドノード電位調整手段
Ｄ１、Ｄ４ホールド用整流素子
Ｃ１、Ｃ３容量素子[0001]
BACKGROUND OF THE INVENTION
The present invention generally relates to a hold circuit, and more particularly to a hold circuit with a shortened stabilization time, a time code demodulating circuit using the hold circuit, and a radio wave correction timepiece using the time code demodulating circuit.
[0002]
[Prior art]
As a conventional hold circuit, there is a peak hold circuit for holding a peak value of an input signal as shown in FIG. 8, and a bottom hold circuit for holding a bottom value of an input signal as shown in FIG. These hold circuits are used, for example, in a time code demodulating circuit that demodulates a time code from an input signal received by a radio-controlled timepiece. The conventional hold circuit shown in FIG. 8 and FIG. 9 holds this noise when sudden noise having an amplitude larger than the peak value of the correct input signal is inputted in the received and rectified input signal. In order to prevent the operation from becoming unstable, for example, the capacitances of the capacitors C8 and C9 are made relatively large so that the charge time to the hold voltage becomes relatively long, and the response of the hold voltage to the input signal is made. The speed is relatively slow so that it does not respond to short-term sudden noise.
[0003]
Patent Document 1 describes a peak hold circuit in which a reset switch is provided in a hold circuit, and a reset signal is used to reset the hold circuit by connecting the hold node of the hold circuit to a predetermined voltage.
[0004]
[Patent Document 1]
Japanese Patent Laid-Open No. 10-31040
[0005]
[Problems to be solved by the invention]
However, as a measure against sudden noise input, a hold in which the capacity of capacitors C8 and C9 is increased and the response speed (charging speed) of the hold voltage with respect to the input signal is reduced as in the conventional hold circuit shown in FIGS. In the circuit, when the voltage of the hold node is an initial value such as 0 V at the time of starting the operation such as when the power is turned on, the response speed is slow. Therefore, as shown in FIG. There is a problem that it takes a long time T (hereinafter referred to as “stable time”) until the voltage stabilizes, and the operation time becomes longer and the current consumption increases accordingly.
[0006]
In the case of a radio-controlled timepiece having a time code demodulating circuit having such a conventional hold circuit, the time code is demodulated using the hold voltage, so that the time code is demodulated after the time code demodulating circuit starts operating. The entire time until the operation is increased, and the battery-driven radio-controlled timepiece has a problem that the battery is consumed quickly.
[0007]
Further, in the prior art described in Patent Document 1, it is possible to instantaneously set the voltage of the hold node to a predetermined voltage by closing the reset switch when the power is turned on. However, there is a problem that a reset signal generation circuit is required because a reset signal for closing the reset switch is required.
[0008]
An object of the present invention is to provide a hold circuit that does not respond sensitively to sudden noise and can shorten the stabilization time at the start of operation, and includes this hold circuit to reduce the influence of noise and to start operation. It is an object to provide a time code demodulating circuit capable of shortening a time from demodulating a time code to a time code, and a radio-controlled timepiece including the time code demodulating circuit and suppressing consumption of a power battery.
[0009]
[Means for Solving the Problems]
According to the first aspect of the present invention, there are two input terminals, an input signal from the outside is input to one of the input terminals, and the potential of the hold node is fed back to the other input terminal. A signal input operational amplifier, a hold rectifier connected between the output terminal of the signal input operational amplifier and the hold node, a capacitive element connected to the hold node, and a potential of the hold node There is provided a hold circuit including first hold node potential adjusting means for setting the potential of the hold node to the predetermined reference potential only when the predetermined reference potential is not reached.
[0010]
According to the above configuration, the hold circuit includes the first hold node potential adjusting unit that sets the potential of the hold node to the predetermined reference voltage only when the potential of the hold node does not reach the predetermined reference potential. To prevent response to sudden noise, for example, even if the hold voltage response speed is slowed down by increasing the capacitance of the capacitor, the operation starts when the power is turned on regardless of the response speed. Sometimes the hold node potential can be precharged to a predetermined reference voltage, so the stabilization time at the start of operation can be significantly reduced. As a result, it is possible to save power consumed in a stable time. In addition, the configuration in which the hold node potential is precharged to the predetermined reference potential and set only when the hold node potential is less than the predetermined reference potential eliminates the need for an operation start signal such as a reset signal. Can be easy.
[0011]
The invention described in claim 2 has two input terminals, an input signal from the outside is input to one of the input terminals, and the potential of the hold node is fed back to the other input terminal. A signal input operational amplifier, a hold rectifier connected between the output terminal of the signal input operational amplifier and the hold node, a capacitive element connected to the hold node, and a potential of the hold node And a second hold node potential adjusting means for setting the potential of the hold node to the predetermined level only when the input signal is separated by a predetermined level or more from the potential of the input signal. Is provided.
[0012]
According to the above configuration, the second hold node potential adjusting means for setting the potential of the hold node to the predetermined level only when the potential of the hold node is separated from the potential of the input signal by a predetermined level or more. Therefore, in order to prevent the hold circuit from responding to sudden noise, even if the response speed of the hold voltage to the input signal is slowed down by increasing the capacitance of the capacitive element, for example, the input is performed regardless of the response speed. Only when the signal potential and the hold node potential are separated from each other by a predetermined level or more, the hold node potential can be set by precharging so as to be separated from the input signal potential by a predetermined level. Can be shortened considerably. As a result, it is possible to save power consumed in a stable time.
[0013]
According to a third aspect of the present invention, in the hold circuit according to the second aspect, the signal input operational amplifier and the second hold node potential adjusting means are operated and non-operated by a common operation control signal. Is set alternatively, a hold circuit is provided.
[0014]
According to the above configuration, the signal input operational amplifier and the second hold node potential adjusting means are operated by a common operation control signal at a timing at which the possibility of noise generation can be predicted, such as during operation of a step motor of a watch. You can stop. Therefore, by stopping the operation when there is a high possibility of noise generation, noise tolerance can be achieved and wasteful power consumption can be further avoided.
[0015]
According to a fourth aspect of the present invention, in the hold circuit according to any one of the first to third aspects, an anode side of the hold rectifier element is connected to an output terminal of the signal input operational amplifier, and the hold rectifier A hold circuit is provided in which the cathode side of the element is connected to the hold node, and the peak of the input signal is held at the hold node.
[0016]
According to the above configuration, it is possible to provide a peak hold circuit that has noise tolerance and holds the peak of the input signal while avoiding unnecessary power consumption.
[0017]
According to a fifth aspect of the present invention, in the hold circuit according to any one of the first to third aspects, a cathode side of the hold rectifier element is connected to an output terminal of the signal input operational amplifier, and the hold rectifier An anode side of an element is connected to the hold node, and a hold circuit is provided that holds the bottom of the input signal at the hold node.
[0018]
According to the above configuration, it is possible to provide a bottom hold circuit that has noise tolerance and holds the bottom of the input signal while avoiding unnecessary power consumption.
[0019]
In the invention described in claim 6, a receiving unit that receives a longwave standard radio wave including a time code and outputs a signal corresponding to the longwave standard radio wave, a rectifier circuit that rectifies the output of the receiving unit, and the rectifier Based on the peak hold circuit that holds the peak voltage of the output of the circuit, the bottom hold circuit that holds the bottom voltage of the output of the rectifier circuit, the reference value for demodulation based on the output of the peak hold circuit and the output of the bottom hold circuit A time code demodulating circuit including a demodulating circuit that demodulates the time code and outputs the time code based on a comparison result of the demodulation reference value and the output of the rectifier circuit, wherein the peak hold circuit is 5. The hold circuit according to claim 4, wherein the output of the rectifier circuit is the input signal, and / or the bottom hold circuit of the rectifier circuit. Time code demodulation circuit is provided, characterized in that the force is a hold circuit of claim 5, said input signal.
[0020]
According to the above configuration, there is provided a time code demodulating circuit that has noise resistance and can demodulate the time code from the long wave standard radio wave while avoiding unnecessary power consumption.
[0021]
According to the seventh aspect of the present invention, a time measuring unit that measures time, a time code demodulating circuit that receives the long wave standard radio wave including the time code and demodulates the time code, and a demodulator from the time code demodulating circuit. And a time correction unit that corrects the time of the timekeeping unit based on time information acquired by the time code, wherein the time code demodulation circuit is a time code demodulation circuit according to claim 6. A radio-controlled timepiece characterized by being provided is provided.
[0022]
According to the above configuration, there is provided a radio-controlled timepiece that has noise resistance and can correct the time by acquiring a time code from a long-wave standard radio wave while avoiding unnecessary power consumption.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below in detail with reference to the accompanying drawings.
FIG. 1 is a circuit diagram showing a peak hold circuit 1 according to one embodiment of the present invention. The peak hold circuit 1 includes a signal input operational amplifier 10 having two input terminals (+ input and −input) and one output terminal. An input signal to be peak-held is input to one input terminal (+ input). The anode terminal of the diode D1 of the hold rectifier is connected to the output terminal. The cathode side of the diode D1 is connected to a hold node 11 where the peak value of the input signal is held. The cathode side of the diode D <b> 1 is connected to one end of the capacitor C <b> 1 of the capacitive element and the other input terminal (−input) of the signal input operational amplifier 10, and the potential of the hold node 11 is fed back to the operational amplifier 10. . The other end of the capacitor C1 is grounded. A current source I1 connected to the ground is connected to the cathode side of the diode D1 and one end side of the capacitor C1, and the charge of the capacitor C1 is gradually discharged. A hold control signal, which is a common operation control signal, is input to the operational amplifier 10 and the current source I1, and the operational amplifier 10 and the current source I1 are simultaneously operated or stopped (not operated). The operational amplifier 10 outputs a voltage to the output terminal according to the potential difference between the input signal (+ terminal) during operation and the potential of the hold node 11 fed back (− terminal), but does not output it during stop (non-operation). The current source I1 discharges the charge of the capacitor C1 to the ground during operation, but holds the charge of the capacitor C1 without discharging to the ground when stopped (non-operation).
[0024]
That is, during operation, if the potential of the input signal (+ terminal) is higher than the potential of the hold node 11 (−terminal), the output voltage of the output terminal of the operational amplifier 10 is normally a high voltage close to the power supply voltage, and the diode D1. Is turned on to charge the capacitor C1, and the voltage of the hold node 11 is raised to the potential of the input signal. If the potential of the input signal (+ terminal) is lower than the potential (− terminal) of the hold node 11, normally, the output voltage of the output terminal of the operational amplifier 10 becomes a low voltage close to the ground potential, and the diode D1 is turned off. While holding the potential of the capacitor C1 and trying to hold the potential of the hold node 11, the current source I1 gradually discharges the charge of the capacitor C1 to the ground, so the potential of the hold node 11 gradually decreases. To do.
[0025]
When the input signal (+ terminal) is higher than the potential (−terminal) of the hold node 11, the rising speed of the potential (peak potential) of the hold node 11 is determined by the capacitance value of the capacitor C1 and the output current value of the operational amplifier 10. Determined. When the input signal (+ terminal) is lower than the potential (−terminal) of the hold node 11, the decreasing speed of the potential (peak potential) of the hold node 11 is determined by the capacitance value of the capacitor C1 and the current amount of the current source I1. .
[0026]
Normally, the ascending speed is set to about 10 times the descending speed, and the potential of the hold node 11 holds the peak potential of the input signal (+ terminal). In the present embodiment, the rising speed is, for example, about several mV / msec. However, it may vary depending on the power supply voltage and the operating voltage. Note that the capacitance value of the capacitor C1 is set to a relatively large value so that the potential of the hold node 11 is not significantly affected by sudden noise included in the input signal.
[0027]
In the peak hold circuit 1 of the present embodiment, the diode D3 whose cathode side is connected to the hold node 11 and connected to the power source is connected to the diode D3, and the cathode side is connected to the resistor R1, and the anode side is connected to the current source I2. And a connected diode D2. The opposite side of the resistor R1 from the connection end of the diode D2 is grounded. Therefore, when the potential of the hold node 11 is lower than a predetermined reference potential equal to the voltage V1 determined by the resistance value of the resistor R1 and the current value flowing through the resistor R1, until the hold node 11 reaches the reference potential V1. The diode D3 becomes conductive and charges the capacitor C1. As described above, the current source I2, the diodes D2, D3, and the resistor R1 set the potential of the hold node 11 to the predetermined reference potential V1 only when the potential of the hold node 11 does not reach the predetermined reference potential equal to the voltage V1. First hold node potential adjusting means 12 to be set is configured.
[0028]
Therefore, when the capacitor C1 of the capacitive element of the hold circuit 1 is completely discharged, such as when the power is turned on, it takes time to charge the capacitor C1 having a relatively large capacity for noise resistance. Since the capacitor C1 is charged until the first hold node potential adjusting means 12 of the configuration reaches the predetermined reference potential V1, the potential of the hold node 11 can be rapidly increased to near the peak value of the input signal. As shown in the stabilization time t of the peak output of 2, it can be significantly shortened compared to the stabilization time T of the conventional peak hold circuit shown in FIG.
[0029]
The magnitude of the predetermined reference potential V1 is the peak of the input signal held by the hold node 11 by selecting the current source I2, the diodes D2 and D3, and the resistor R1 constituting the first hold node potential adjusting means 12. The value can be adjusted appropriately. Normally, the peak value held by the hold node is selected to be about 70%, for example. Instead of the resistor R1, a resistive element such as a diode may be used.
[0030]
Note that, for example, when a peak hold circuit is incorporated in a radio-controlled timepiece, or when a stepping motor for a radio-controlled timepiece is driven, a common operation control signal is held in a time zone where noise generation is expected. The control signal causes both the operational amplifier 10 and the current source I1 to be stopped (not operating). Then, the operational amplifier 10 stops outputting, and the current source I1 stops discharging the capacitor C1. As a result, the hold node 11 can eliminate the influence of noise in the input signal and maintain the potential of the peak value immediately before the stop.
[0031]
FIG. 3 is a circuit diagram illustrating a bottom hold circuit 31 according to one embodiment of the present invention. The bottom hold circuit 31 includes a signal input operational amplifier 30 having two input terminals (+ input and −input) and one output terminal. A bottom-hold input signal is input to one input terminal (+ input). The cathode side of the diode D4 of the hold rectifier is connected to the output terminal. The anode side of the diode D4 is connected to a hold node 33 that holds the bottom value of the input signal. The anode side of the diode D4 is connected to one end of the capacitor C3 of the capacitive element and the other input terminal (−input) of the signal input operational amplifier 30, and the potential of the hold node 33 is fed back to the operational amplifier 30. . The other end of the capacitor C3 is grounded. A current source I3 connected to a power source is connected to the anode side of the diode D4 and one end side of the capacitor C3, and the capacitor C3 is gradually charged. A hold control signal, which is a common operation control signal, is input to the operational amplifier 30 and the current source I3, and the operational amplifier 30 and the current source I3 are simultaneously operated or stopped (not operated). The operational amplifier 30 outputs a voltage to the output terminal according to the potential difference between the input signal (+ terminal) during operation and the potential of the hold node 33 fed back (− terminal), but does not output it during stop (non-operation). The current source I3 charges the capacitor C3 when operating, but maintains the charge without charging the capacitor C3 when stopped (not operating).
[0032]
That is, during operation, if the potential of the input signal (+ terminal) is lower than the potential (−terminal) of the hold node 33, the output voltage of the output terminal of the operational amplifier 30 is normally a low voltage close to the ground potential, and the diode D4 Is made conductive, the capacitor C3 is discharged, and the voltage of the hold node 33 is lowered to the bottom potential of the input signal. If the potential of the input signal (+ terminal) is higher than the potential (− terminal) of the hold node 33, the output voltage of the output terminal of the operational amplifier 30 is normally a high voltage close to the power supply potential, and the diode D4 is turned off. The capacitor C3 is held to try to hold the bottom potential of the hold node 33. However, since the current source I3 gradually charges the capacitor C3, the potential of the hold node 33 gradually increases.
[0033]
Similar to the peak hold circuit of FIG. 1, when the input signal (+ terminal) is lower than the potential (−terminal) of the hold node 11, the decreasing speed of the potential (bottom potential) of the hold node 33 is the capacitance of the capacitor C3. It is determined by the value and the output current value of the operational amplifier 30. The rising speed of the potential (bottom potential) of the hold node 33 when the input signal (+ terminal) is higher than the potential (−terminal) of the hold node 33 is determined by the capacitance value of the capacitor C3 and the current amount of the current source I3. .
[0034]
Similar to the peak hold circuit of FIG. 1, normally, the descending speed is set to about 10 times the ascending speed so that the potential of the hold node 33 holds the bottom potential of the input signal (+ terminal). . In this embodiment, the descending speed is about several mV / msec as an example. However, it may vary depending on the power supply voltage and the operating voltage. Note that the capacitance value of the capacitor C3 is set to a relatively large value so that the potential of the hold node 33 is not significantly affected by sudden noise included in the input signal.
[0035]
In the bottom hold circuit 31 of the present embodiment, the diode D6 whose cathode side is connected to the hold node 33 and connected to the power source is connected to the diode D6, and the cathode side is connected to the resistor R3 and the anode side is connected to the current source I4. And a connected diode D5. The side of the resistor R3 opposite to the connection end of the diode D5 is grounded. Therefore, when the potential of the hold node 33 is lower than a predetermined reference potential equal to the voltage V2 determined by the resistance value of the resistor R3 and the current value flowing through the resistor R3, the hold node 33 reaches the reference potential V2. The diode D6 becomes conductive and charges the capacitor C3. As described above, the current source I4, the diodes D5 and D6, and the resistor R3 set the potential of the hold node 33 to the predetermined reference potential V2 only when the potential of the hold node 33 does not reach the predetermined reference potential equal to the voltage V2. First hold node potential adjusting means 32 to be set is configured.
[0036]
Therefore, when the capacitor C3 of the capacitive element of the bottom hold circuit 31 is completely discharged and at a very low potential, such as when the power is turned on, it takes time to charge the capacitor C3 having a relatively large capacity for noise resistance. However, since the capacitor C3 is charged until the first hold node potential adjusting means 32 of the present embodiment reaches the predetermined reference potential V2, the potential of the hold node 33 is rapidly increased to near the bottom value of the input signal. As shown in the bottom output stabilization time of FIG. 2, the time can be significantly shortened compared to the stabilization time of the conventional bottom hold circuit shown in FIG.
[0037]
As in the peak hold circuit 1 of FIG. 1, the magnitude of the predetermined reference potential V2 is selected from the current source I4, the diodes D5 and D6, and the resistor R3 that constitute the first hold node potential adjusting means 32. Thus, the bottom value of the input signal held by the hold node 33 can be appropriately adjusted. Normally, the bottom value held by the hold node 33 is selected to be, for example, about 70%. Instead of the resistor R3, a resistive element such as a diode may be used.
[0038]
Similar to the peak hold circuit 1 in FIG. 1, for example, when the bottom hold circuit 31 is incorporated in a radio-controlled timepiece, or when a stepping motor for driving the radio-controlled timepiece is driven, a time period in which noise is expected to occur In other words, a hold control signal, which is a common operation control signal, stops both the operational amplifier 30 and the current source I3. Then, the operational amplifier 30 stops outputting, and the current source I3 stops charging the capacitor C3. As a result, the hold node 33 can eliminate the influence of noise in the input signal and maintain the bottom value potential immediately before the stop.
[0039]
FIG. 4 is a circuit diagram of a peak hold circuit 41 according to another embodiment of the present invention. In the configuration of the peak hold circuit 41, the same reference numerals are given to the same portions as those of the peak hold circuit 1 of the embodiment of FIG. 1 to simplify the description. The peak hold circuit 41 includes an operational amplifier 10, a hold rectifier diode D1, a capacitor capacitor C1, a hold node 11, and a current source I1 as in the peak hold circuit 1 of FIG. A hold control signal, which is a common operation control signal, is input to the operational amplifier 10 and the current source I1, and the operational amplifier 10 and the current source I1 are simultaneously operated or stopped (not operated).
[0040]
The source of the N channel transistor N4 is connected to the hold node 11 of the peak hold circuit 41 of the present embodiment, and the drain of the N channel transistor N4 is connected to the emitter side of the NPN transistor Q4. The collector side of the NPN transistor Q4 is connected to the power supply potential. An input signal is input to the base side of the NPN transistor Q4. A hold control signal is input to the gate of the N-channel transistor N4. These NPN transistor Q4 and N-channel transistor N4 constitute second hold node potential adjusting means 42.
[0041]
The normal operation of the peak hold circuit 41 holds the peak potential of the input signal at the hold node 11 and outputs it as in the peak hold circuit 1 shown in FIG.
[0042]
On the other hand, when the capacitor C1 is completely discharged, such as when the power is turned on, the potential of the hold node 11 is lowered and is very low with respect to the peak value of the input signal. The capacitor C1 has a relatively large capacity in order to have noise resistance. For this reason, the stabilization time for the capacitor C1 to be charged and the potential of the hold node 11 to reach the peak value of the input signal tends to be long.
[0043]
However, in the present embodiment, in the operation state of the hold control signal, the N-channel transistor N4 is in a conductive state, and the peak value of the input signal applied to the base of the NPN transistor Q4 also corresponds to the potential of the hold node 11. Since it is high, it is in a conductive state. As a result, a current flows from the power supply potential through the NPN transistor Q4 and the N-channel transistor N4, and the capacitor C1 is rapidly charged. The NPN transistor Q4 conducts only when the input signal applied to its base is higher than a predetermined magnitude as compared with its emitter potential, and charges the capacitor C1. Therefore, when the capacitor C1 is further charged, the potential of the hold node 11 is increased, the emitter potential of the NPN transistor Q4 is increased via the N-channel transistor N4, and the potential difference from the base input signal is reduced, the NPN transistor Q4 becomes It will be in the interruption (non-conduction) state.
[0044]
As described above, the second hold node potential adjusting means 42 determines that the potential difference between the input signal and the hold node 11 is the predetermined level only when the potential of the hold node 11 is separated from the potential of the input signal by a predetermined level or more. Until the capacitor C1 is reached, the capacitor C1 is charged through the NPN transistor Q4 and the N-channel transistor N4. Therefore, the potential of the hold node 11 can be rapidly increased to near the peak value of the input signal. As shown in the peak output stabilization time t in FIG. 2, the peak hold circuit of the conventional example shown in FIG. Compared to the stabilization time T, it can be greatly shortened.
[0045]
The predetermined level is determined by the sum of the base-emitter potential difference at which the NPN transistor Q4 is switched between the conductive state and the nonconductive state, and the voltage drop caused by the conduction of the N-channel transistor N4. Therefore, the predetermined level can be appropriately adjusted by selecting both. The adjustment can also be made by inserting a resistive element between the NPN transistor Q4 and the N-channel transistor N4. The NPN transistor Q4 is turned on only when there is a potential difference between the peak value of the input signal and the hold node 11 above the predetermined level selected in this way.
[0046]
For example, when the peak hold circuit 42 is incorporated in the radio-controlled timepiece, the hold control signal applied to the gate of the N-channel transistor N4 is the same as that described in the peak hold circuit 1 in FIG. When noise generation during driving or the like is expected, the N-channel transistor N4 is turned off, the hold node 11 is disconnected, and the potential of the hold node 11 is maintained at the previous peak value.
[0047]
FIG. 5 is a circuit diagram showing a bottom hold circuit 51 according to another embodiment of the present invention. Of the configuration of the bottom hold circuit 51, the same parts as those of the bottom hold circuit 31 shown in FIG. Similar to the bottom hold circuit 31 of FIG. 3, the bottom hold circuit 51 includes an operational amplifier 30, a hold rectifier diode D4, a capacitor C3, a hold node 33, and a current source I3. A hold control signal, which is a common operation control signal, is input to the operational amplifier 30 and the current source I3, and the operational amplifier 30 and the current source I3 are simultaneously operated or stopped (not operated).
[0048]
The source of the N channel transistor N5 is connected to the hold node 33 of the bottom hold circuit 51 of the present embodiment, and the drain of the N channel transistor N5 is connected to the cathode side of the diode D7. The anode side of the diode D7 is connected to the emitter side of the NPN transistor Q5. The collector side of the NPN transistor Q5 is connected to the power supply potential. An input signal is input to the base side of the NPN transistor Q5. A hold control signal is input to the gate of the N-channel transistor N5. These NPN transistor Q5, diode D7 and N-channel transistor N5 constitute second hold node potential adjusting means 52.
[0049]
In the normal operation of the bottom hold circuit 51, the bottom potential of the input signal is held and output to the hold node 33, as in the bottom hold circuit 31 shown in FIG.
[0050]
On the other hand, when the capacitor C3 is completely discharged, such as when the power is turned on, the potential of the hold node 33 is very low and is lower than the bottom value of the input signal. The capacitor C3 has a relatively large capacity in order to have noise resistance. For this reason, the stabilization time for the capacitor C3 to be charged and the potential of the hold node 33 to reach the bottom value of the input signal tends to be long.
[0051]
However, in the present embodiment, in the operation state of the hold control signal, the N-channel transistor N5 is in a conductive state, and the bottom value of the input signal applied to the base of the NPN transistor Q5 is higher than the potential of the hold node 33. Therefore, it is in a conductive state. As a result, a current flows from the power supply potential through the NPN transistor Q5, the diode D7, and the N-channel transistor N5, and the transistor C3 is rapidly charged. NPN transistor Q5 conducts and charges capacitor C3 only when the input signal applied to its base is higher than a predetermined magnitude compared to its emitter potential. Accordingly, the charging of the capacitor C3 proceeds, the potential of the hold node 33 increases, the emitter potential of the NPN transistor Q5 increases via the N-channel transistor N5 and the diode D7, and the potential difference from the base input signal decreases. Transistor Q5 is cut off (non-conducting).
[0052]
In this way, the second hold node potential adjusting unit 52 determines that the potential difference between the input signal and the hold node 33 is the predetermined value only when the potential of the hold node 33 is separated from the potential of the input signal by a predetermined level or more. Capacitor C3 is charged through NPN transistor Q5, diode D7 and N-channel transistor N5 until the level is reached. Therefore, the potential of the hold node 33 can be rapidly increased to near the bottom value of the input signal. As shown in the bottom output stabilization time of FIG. 2, the stability of the conventional bottom hold circuit shown in FIG. It can be greatly reduced compared to time.
[0053]
The predetermined level is determined by the sum of the base-emitter potential difference at which the NPN transistor Q5 is switched between the conductive state and the nonconductive state, and the voltage drop caused by the conduction of the diode D7 and the N-channel transistor N5. Therefore, the predetermined level can be appropriately adjusted by selecting both. It can also be adjusted by inserting a resistive element between them. The NPN transistor Q5 is turned on only when there is a potential difference between the peak value of the input signal and the hold node 33 above the predetermined level thus selected.
[0054]
For example, when the bottom hold circuit 51 is incorporated in the radio-controlled timepiece, the hold control signal applied to the gate of the N-channel transistor N5 is the same as that described for the bottom hold circuit 31 in FIG. When noise such as driving is expected, the N-channel transistor N5 is turned off, the hold node 33 is disconnected, and the potential of the hold node 33 is maintained at the previous bottom value.
[0055]
Next, with reference to FIG. 6 and FIG. 7, a radio-controlled timepiece and a time code demodulating circuit incorporating the above-described peak hold circuit and bottom hold circuit of the present invention will be described. FIG. 6 shows a block diagram of the entire radio-controlled timepiece 60. The radio-controlled timepiece 60 includes a radio wave receiving circuit 61 having a time code demodulating circuit having the above-described peak hold circuit and bottom hold circuit of the present invention, a control circuit 62, a time measuring unit 63, and a step motor (not shown). And a display unit 64 having an hour hand, a minute hand, and a second hand (not shown) moved by a hand moving mechanism.
[0056]
FIG. 7 shows a block diagram of the radio wave receiving circuit 61. The radio wave receiving circuit 61 includes a bar antenna 71a having a core such as a ferrite, a tuning circuit 71 having a tuning capacitor 71b, a gain control amplifier 72 that amplifies the output of the tuning circuit 71, and a crystal resonator as filter elements. The filter circuit 73 that transmits a signal having a specific frequency in the output of the amplifier 72, the rectifier circuit 74 that rectifies the output of the filter circuit 73, and the rectified output of the rectifier circuit 74 that is input as an input signal. The peak hold circuit 1 or 41 and the bottom hold circuit 31 or 51 and the peak value from the peak hold circuit 1 or 41 and the bottom value from the bottom hold circuit 31 or 51 are input to detect the rectified output from the rectifier circuit. And a detection circuit 75 for demodulating the time code. The peak value of the peak hold circuit 1 or 41 is also returned to the gain control amplifier 72 and used for adjusting the gain. The peak hold circuit 1 or 41 and the bottom hold circuit 31 or 51 of the present invention described above together with the detection circuit 75 constitute a time code demodulation circuit 76. The detection output including the time code from the time code demodulation circuit 76 is supplied to the control circuit 62 in FIG. The control circuit 62 in FIG. 6 sends a hold control signal to the peak hold circuit 1 or 41 and the bottom hold circuit 31 or 51 in FIG. The hold operation of the hold circuit is stopped.
[0057]
Next, the operation of this embodiment will be described. In Japan, a long wave standard radio signal is transmitted at a frequency of 40 kHz from a transmitting station in Fukushima and 60 kHz from a transmitting station in Kyushu. The control circuit 62 of the radio-controlled timepiece 60 is activated several times a day when the time measuring unit 63 reaches a predetermined time or when a switch (not shown) is pressed, Start receiving. The signal received by the tuning circuit 71 is amplified by the gain control amplifier 72 and output. The amplification factor of the amplifier 72 is controlled so as to output a voltage signal within a predetermined range based on the peak value from the peak hold circuit 1 or 41, that is, a voltage signal within a range where the time code can be accurately demodulated by the rectifier circuit 74. Has been. The output signal from the amplifier 72 is input to the filter circuit 73, and only one long wave standard radio wave signal of 40 kHz or 60 kHz is selected and output from the filter circuit 73. The signal output from the filter circuit 73 is input to the rectifier circuit 74 and converted into an envelope voltage signal by the rectifier circuit 74. The envelope voltage signal is input as an input signal to the peak hold circuit 1 or 41 and the bottom hold circuit 31 or 51, respectively, and the maximum voltage (peak value) and minimum voltage (bottom value) are held and output. The As shown in FIG. 2, the detection circuit 75 generates an intermediate voltage from the maximum voltage (peak value) and the minimum voltage (bottom value) output from the peak hold circuit 1 or 41 and the bottom hold circuit 31 or 51. The detection circuit 75 further compares the intermediate voltage with the output signal from the rectifier circuit 74, and outputs a detection signal (pulse signal) obtained by demodulating the output signal of the rectifier circuit 74 into a time code. For example, the detection signal is obtained by binarizing the output signal of the rectifier circuit using the intermediate voltage as a threshold value.
[0058]
The detection signal including the time code demodulated in this way is sent to the control circuit 62. The control circuit 62 extracts time information from the detection signal and uses it to correct the current time of the time measuring unit 63. When the current time of the time measuring unit 63 is corrected based on the time information, the hour hand, the minute hand, and the second hand (not shown) of the display unit 64 are also corrected to match the time of the time measuring unit 63.
[0059]
As can be easily understood from FIG. 2, according to the time code demodulation circuit 76 using the peak hold circuit 1 or 41 and the bottom hold circuit 31 or 51 of the present invention, the stabilization time t of the peak value and the bottom value is This is significantly shorter than the stabilization time T of the conventional example shown in FIG. As a result, the time code can be demodulated and the time information can be acquired in a shorter time after the radio wave receiving circuit 61 is turned on.
[0060]
The control circuit 62, when operating with a step motor (not shown), generates noise when the step motor is driven and interferes with time code demodulation and time information extraction. Thus, the peak hold circuit 1 or 41 and the bottom hold circuit 31 or 51 are temporarily inactivated (stopped) so as not to be affected by noise.
[0061]
In the time code demodulating circuit 76 in FIG. 7, the peak hold circuit and the bottom hold circuit are described using the hold circuit of the present invention shown in FIG. 1, FIG. 4, FIG. 3, or 5. A conventional circuit as shown in FIG. 8 or FIG. 9 may be used for either the peak hold circuit or the bottom hold circuit of the code demodulation circuit.
[0062]
【The invention's effect】
As described above, according to the hold circuit of the present invention, the stabilization time at the start of operation such as when the power is turned on can be shortened, so that the current consumption of the circuit can be saved, and for example, used for time information acquisition By doing so, it is possible to shorten the overall time for acquiring the time information and to reduce the uncomfortable feeling of stopping the time display during the time information acquisition when the radio-controlled timepiece is corrected.
[0063]
When the hold circuit of the present invention is used for a radio-controlled timepiece using a time code demodulating circuit, the radio-controlled timepiece receives a standard radio wave for several minutes a day for several minutes. The time until the start of reception can be shortened by several seconds to about 10 seconds. As a result, the power consumption of the radio-controlled timepiece can be saved and the life of the power supply battery can be extended. Furthermore, since the time information can be quickly acquired from the standard radio wave, the time display stop time during reception is shortened, and the user's uncomfortable feeling during reception can be reduced.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a peak hold circuit according to an embodiment of the present invention.
FIG. 2 is a timing chart showing the peak value output of the peak hold circuit and the bottom value output of the bottom hold circuit according to the embodiment of the present invention with time on the horizontal axis.
FIG. 3 is a circuit diagram of a bottom hold circuit according to one embodiment of the present invention.
FIG. 4 is a circuit diagram of a peak hold circuit according to another embodiment of the present invention.
FIG. 5 is a circuit diagram of a bottom hold circuit according to another embodiment of the present invention.
FIG. 6 is a block diagram of a radio-controlled timepiece according to an embodiment of the present invention.
7 is a block diagram of a time code demodulating circuit used in the radio wave receiving circuit of the radio wave correction watch of FIG. 6;
FIG. 8 is a circuit diagram of a conventional peak hold circuit.
FIG. 9 is a circuit diagram of a conventional bottom hold circuit.
FIG. 10 is a timing chart showing the peak value output of the conventional peak hold circuit and the bottom value output of the bottom hold circuit with time on the horizontal axis.
[Explanation of symbols]
1, 41 Peak hold circuit
10, 30 Operational amplifier for signal input
11, 33 Hold node
12, 32 First hold node potential adjusting means
31, 51 Bottom hold circuit
42, 52 Second hold node potential adjusting means
D1, D4 Hold rectifier
C1, C3 capacitive element

Claims

An input signal from outside is input to one of the two input terminals, and the potential of the hold node formed by the first current is fed back to the other input terminal. An operational amplifier;
A hold rectifier connected between the output terminal of the signal input operational amplifier and the hold node;
A capacitive element connected to the hold node;
When the potential of the hold node does not satisfy the predetermined reference potential, the potential of the hold node and a first hold node potential adjusting means for setting to the predetermined reference potential,
The first hold node potential adjusting means further includes a resistance element for determining supply of the second current,
If it is determined by the resistive element that the potential of the hold node does not satisfy the predetermined reference potential, the second current is further supplied until the potential reaches the predetermined reference potential, and the potential of the hold node is A hold circuit, wherein when it is determined that the predetermined reference potential is satisfied, the supply of the second current is stopped .

An input signal from outside is input to one of the two input terminals, and the potential of the hold node formed by the first current is fed back to the other input terminal. An operational amplifier;
A hold rectifier connected between the output terminal of the signal input operational amplifier and the hold node;
A capacitive element connected to the hold node;
If the potential difference between the potential of the potential and the input signal of the hold node is spaced above a predetermined level, and a second hold node potential adjusting means for setting the potential of the hold node to the predetermined level ,
The second hold node potential adjusting means includes a transistor element for determining supply of a second current, and the transistor element causes a potential difference between the potential of the input signal and the potential of the hold node to be a predetermined value. In the case where it is determined that the distance is higher than the level, the second current is further supplied until the potential difference reaches a predetermined range, and the potential difference between the potential of the input signal and the potential of the hold node is A hold circuit characterized in that, when it is determined that it has reached the range, the supply of the second current is stopped .

3. The hold according to claim 2, wherein the operational amplifier for signal input and the second hold node potential adjusting means are set alternatively to an operation state and a non-operation state by a common operation control signal. circuit.

The anode side of the hold rectifier element is connected to the output terminal of the signal input operational amplifier, the cathode side of the hold rectifier element is connected to the hold node, and the hold node holds the peak of the input signal. 4. The hold circuit according to claim 1, wherein

The cathode side of the rectifying element for holding is connected to the output terminal of the operational amplifier for signal input, the anode side of the rectifying element for holding is connected to the hold node, and the bottom of the input signal is held at the hold node. 4. The hold circuit according to claim 1, wherein

A receiver that receives a longwave standard radio wave including a time code and outputs a signal corresponding to the longwave standard radio wave, a rectifier circuit that rectifies the output of the receiver, and a peak that holds a peak voltage of the output of the rectifier circuit A hold circuit; a bottom hold circuit that holds a bottom voltage of the output of the rectifier circuit; a demodulation reference value based on the output of the peak hold circuit and the output of the bottom hold circuit; A time code demodulating circuit including a demodulating circuit that demodulates the time code based on a comparison result of the output of the circuit and outputs the time code,
5. The hold circuit according to claim 4, wherein the peak hold circuit uses the output of the rectifier circuit as the input signal, and / or the bottom hold circuit uses the output of the rectifier circuit as the input signal. A time code demodulating circuit according to claim 1.

A time-counting unit that measures time, a time-code demodulation circuit that receives a long-wave standard radio wave including a time code and demodulates the time code, and time information acquired from the time code demodulated from the time-code demodulation circuit A time correction unit including a time correction unit for correcting the time of the time counting unit based on
7. A radio-controlled timepiece, wherein the time code demodulating circuit is the time code demodulating circuit according to claim 6.