JP4265274B2

JP4265274B2 - Power saving control device

Info

Publication number: JP4265274B2
Application number: JP2003120982A
Authority: JP
Inventors: 昇小野; 雅幸阿部; 陽太高橋; 和也江戸川; 勉星野; 孝寛岩渕
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2003-04-25
Filing date: 2003-04-25
Publication date: 2009-05-20
Anticipated expiration: 2023-04-25
Also published as: JP2004326482A

Description

【０００１】
【発明の属する技術分野】
本発明は、省電力制御装置に関し、特に、メモリデバイスとメモリコントローラとを接続するメモリバスラインの終端部への電圧の供給を制御する省電力制御装置に関するものである。
【０００２】
【従来の技術】
従来、ＤＤＲＳＤＲＡＭインタフェースにおいて、メモリコントローラ（ＤＤＲＳＤＲＡＭコントローラ）とメモリデバイス（ＤＤＲＳＤＲＡＭ）とを接続するメモリバスラインの終端部は、常にＩ／Ｏ電源の１／２電圧（１．２５Ｖ（ｔｙｐ））にプルアップされている。これによりメモリデバイスとメモリコントローラとの間でデータのやり取りを行うときに、メモリバスラインの信号が良好に伝達される。
【０００３】
【発明が解決しようとする課題】
しかしながら、終端部の電圧は常に１．２５Ｖにプルアップされているため、メモリデバイスとメモリコントローラとの間でデータのやり取りを行わない状態のときには電力が無駄に消費され続ける、という問題がある。
【０００４】
本発明は、上述した問題を解決するためになされたものであり、メモリデバイスとメモリコントローラとの間でデータのやり取りを行わない状態のときにはメモリバスラインの終端部の電圧供給をオフして消費電力を削減することができる省電力制御装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明の省電力制御装置は、メモリデバイスと前記メモリデバイスに対する入出力の制御を行うメモリコントローラとを接続するメモリバスラインの終端部への電圧供給をオフするための省電力モード移行信号を出力する制御手段と、前記メモリデバイスに対するアクセスを検出する検出手段と、前記メモリバスラインの終端部に電圧を供給すると共に、前記制御手段から前記省電力モード移行信号を入力する所定時間以上前から前記メモリデバイスに対するアクセスが前記検出手段により検出されなかった状態で、前記省電力モード移行信号が入力されたときに、前記終端部への電圧の供給をオフする電圧供給手段と、を含んで構成されている。
【０００６】
本発明では、制御手段は、メモリデバイスとメモリデバイスに対する入出力の制御を行うメモリコントローラとを接続するメモリバスラインの終端部への電圧供給をオフするための省電力モード移行信号を出力する。検出手段は、メモリデバイスに対するアクセスを検出する。
【００１４】
また、電圧供給手段は、省電力モード移行信号を入力する所定時間以上前からメモリデバイスに対するアクセスが検出手段により検出されなかった状態で、省電力モード移行信号が入力されたときに、終端部への電圧の供給をオフする。
【００１５】
このように、省電力モード移行信号を入力する所定時間以上前からメモリデバイスに対するアクセスが検出されなかった状態で、省電力モード移行信号が入力されたときに、終端部への電圧の供給をオフすることにより、メモリデバイスに対するアクセスの途中で電圧の供給がオフされる事態を防止できると共に省電力モード移行信号が入力されたときに即座に前記終端部への電圧の供給をオフすることができるため、効率的に消費電力を削減することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１７】
図１は、本発明の第１の実施の形態に係るコンピュータシステムのメモリインタフェース及びメモリインタフェース周辺の構成を示すブロック図である。図示されるように、ＣＰＵ１０、ＤＣ／ＤＣコントローラ１２、メモリインタフェースを構成するメモリバスライン１４とその終端部１６、信号線１８、信号線２０、信号線２２、バスブリッジ２４、メモリコントローラ２６、入出力端子２８、及びメモリデバイス（ＤＤＲＳＤＲＡＭ）３０が実装されている。
【００１８】
ＣＰＵ１０は、コンピュータシステム全体の動作を制御する。また、図示しないＲＯＭに記憶されたプログラムにより、メモリバスライン１４の終端部１６（以下、単に終端部１６と呼称する）への電圧供給をオフするための省電力モード移行信号、及び終端部１６への電圧供給をオンするための非省電力モード移行信号を、入出力端子２８及び信号線２２を介してＤＣ／ＤＣコントローラ１２に出力する。
【００１９】
ＤＣ／ＤＣコントローラ１２は、終端部１６に電圧を供給して１．２５Ｖにプルアップさせると共に、ＣＰＵ１０からの省電力モード移行信号或いは非省電力モード移行信号を受けて終端部１６への電圧供給をオン・オフする。
【００２０】
メモリバスライン１４は、メモリデバイス３０とメモリコントローラ２６とを接続する。具体的には、RAS(Row Address Strobe)線、CAS(Column Address Strobe)線、WE(Write Enable)線、及びOE(Output Enable)線などの制御線や、アドレス線、データ線を含む多数の信号線から構成されている。
【００２１】
終端部１６は、ＤＣ／ＤＣコントローラ１２から電圧が供給されて、１．２５Ｖにプルアップされる。
【００２２】
バスブリッジ２４は、ＣＰＵバス（図示せず）と、ＰＣＩ等の拡張バス（図示せず）とを双方向で接続すると共に、メモリコントローラ２６と入出力端子２８とを備えている。
【００２３】
メモリコントローラ２６は、メモリバスライン１４を介してメモリデバイス３０と接続され、メモリデバイス３０に対する入出力制御を行う。
【００２４】
入出力端子２８は、ＣＰＵ１０とＤＣ／ＤＣコントローラ１２とが信号のやり取りを行うために設けられている。具体的には、ＣＰＵ１０からの省電力モード移行信号或いは非省電力モード移行信号をＤＣ／ＤＣコントローラ１２に出力すると共に、ＤＣ／ＤＣコントローラ１２からの、終端部１６への電圧供給をオフした旨を示す通知（以下、電圧供給オフ通知と呼称）をＣＰＵ１２に入力するための端子である。
【００２５】
信号線１８及び信号線２０は、メモリバスライン１４を構成する信号線のいずれかであり、メモリコントローラ２６とメモリデバイス３０との間のデータ（信号）のやり取り、すなわち、メモリデバイス３０に対するアクセスを検出するためにＤＣ／ＤＣコントローラ１２に接続されている。この信号線の種類は、メモリバスライン１４を構成する信号線であれば特に限定されず、例えば、アドレス線やデータ線とすることができる。また、この信号線の本数は２本に限定されず、１本であってもよいし３本以上であってもよい。
【００２６】
以下、ＣＰＵ１０及びＤＣ／ＤＣコントローラ１２により行われる省電力制御処理について説明する。
【００２７】
図２は、ＣＰＵ１０により行われる省電力モード移行制御処理の流れを示すフローチャートである。
【００２８】
ステップ１００で、省電力モード移行のための条件が成立した場合に、ステップ１０２で、ＤＣ／ＤＣコントローラ１２に対して省電力モード移行信号を出力する。
【００２９】
ステップ１０４では、ＤＣ／ＤＣコントローラ１２からの電圧供給オフ通知の入力を待つ。
【００３０】
図３は、ＤＣ／ＤＣコントローラ１２により行われる電圧供給オフ処理の流れを示すフローチャートである。
【００３１】
ステップ２００では、省電力モード移行信号を入力したか否かを判定する。省電力モード移行信号を入力したと判定した場合には、ステップ２０２で、信号線１８及び信号線２０で伝送される信号を検出したか否か、すなわち、メモリデバイス３０に対するアクセスを検出したか否か、を判定する。メモリデバイス３０に対するアクセスを検出したと判定した場合には、メモリデバイス３０に対するアクセスが終了するのを待つ。
【００３２】
ステップ２０２で、メモリデバイス３０に対するアクセスを検出しなかったと判定した場合には、ステップ２０４で、終端部１６への電圧供給をオフする。
【００３３】
ステップ２０６で、ＣＰＵ１２に対して電圧供給オフ通知を出力する。
【００３４】
なお、本実施の形態において、メモリデバイス３０に対する入出力要求等があった場合には、ＣＰＵ１０により非省電力モード移行信号がＤＣ／ＤＣコントローラ１２に出力される。ＤＣ／ＤＣコントローラ１２はこの信号を入力すると、即座に省電力モードから非省電力モードに移行し、終端部１６への電圧供給を再開する。
【００３５】
このように、メモリコントローラ２６とメモリデバイス３０との間でデータのやり取りを行わない状態のときには終端部１６への電圧供給をオフするようにしたため、終端部１６に常時電圧を供給する場合に比して、消費電力を大幅に削減することができる。
【００３６】
上述した第１の実施の形態では、ＤＣ／ＤＣコントローラ１２が、ＣＰＵ１２から省電力モード移行信号を入力したときにメモリデバイス３０に対するアクセスが検出されなければ、即座に終端部１６への電圧供給をオフする例について説明したが、以下、省電力モード移行信号の入力後、メモリデバイス３０に対するアクセス状態の監視を続け、所定時間アクセスが検出されなかった場合に、終端部１６への電圧供給をオフする第２の実施の形態について説明する。なお、コンピュータシステムの構成及びＣＰＵ１０により行われる省電力モード移行制御処理については第１の実施の形態と同様であるため説明を省略する。
【００３７】
図４は、第２の実施の形態に係るＤＣ／ＤＣコントローラ１２により行われる電圧供給オフ処理の流れを示すフローチャートである。
【００３８】
ステップ３００では、省電力モード移行信号を入力したか否かを判定する。省電力モード移行信号を入力したと判定した場合には、ステップ３０２で、タイマＴに０をセットする。ステップ３０４では、メモリデバイス３０に対するアクセスを検出したか否かを判定する。メモリデバイス３０に対するアクセスを検出したと判定した場合には、ステップ３０２に戻る。
【００３９】
ステップ３０４で、メモリデバイス３０に対するアクセスを検出しなかったと判定した場合には、ステップ３０６で、Ｔをインクリメントする。
【００４０】
ステップ３０８では、Ｔが所定時間Ｔ₀以上であるか否かを判定する。Ｔが所定時間Ｔ₀未満であると判定した場合には、ステップ３０４に戻って、アクセス状態の監視を続ける。
【００４１】
すなわち、アクセスが検出されない状態が続けば、ステップ３０４からステップ３０８の処理が繰り返されて、Ｔは所定時間Ｔ₀に到達するまでインクリメントされ続ける。また、Ｔが所定時間Ｔ₀に到達する前にアクセスが検出されれば、ステップ３０２に戻りＴがリセットされて（０がセットされて）、ステップ３０４からステップ３０８の処理が繰り返される。
【００４２】
ステップ３０８で、Ｔが所定時間Ｔ₀以上であると判定した場合には、ステップ３１０で、終端部１６への電圧供給をオフする。
【００４３】
ステップ３１２で、ＣＰＵ１２に対して電圧供給オフ通知を出力する。
【００４４】
なお、省電力モードから非省電力モードに移行する場合の処理は、上述した第１の実施の形態と同様であるため説明を省略する。
【００４５】
このように、省電力モード移行信号の入力時点からメモリデバイス３０に対するアクセスが所定時間検出されなかった場合、或いは省電力モード移行信号が入力された後、メモリデバイス３０に対するアクセスが検出されない状態が所定時間継続したときに、終端部１６への電圧供給をオフすることにより、メモリデバイス３０に対するアクセス途中で電圧供給がオフされるような事態を防止することができ、安全性が高まる。
【００４６】
次に、省電力モード移行信号の入力前からメモリデバイス３０に対するアクセス状態を監視し、省電力モード移行信号を入力する所定時間以上前からアクセスが検出されていない状態であれば、省電力モード移行信号を入力したときに即座にメモリバスラインの終端部１６への電圧供給をオフする第３の実施の形態について説明する。なお、コンピュータシステムの構成及びＣＰＵ１０により行われる省電力モード移行制御処理については第１の実施の形態と同様であるため説明を省略する。
【００４７】
以下、図５から図７を用いて、第３の実施の形態に係るＤＣ／ＤＣコントローラ１２により行われる電圧供給オフ処理の流れを説明する。
【００４８】
図５は、タイマＴをスタートさせる割込み処理を示したフローチャートである。図示されるように、メモリデバイス３０に対するアクセスが検出されなくなったときに割込み処理が実行され、ステップ４００で、タイマＴをスタートさせる。
【００４９】
図６は、タイマＴを停止させる割込み処理を示したフローチャートである。図示されるように、メモリデバイス３０に対するアクセスが検出されたときに割込み処理が実行され、ステップ５００で、タイマＴを停止させる。
【００５０】
すなわち、タイマＴは、アクセスが検出されなくなった時点でスタートして以後自動的にカウントアップし、アクセスが検出された時点で、カウントアップを停止する。
【００５１】
図７は、電圧供給オフ処理のメインルーチンを示したフローチャートである。
【００５２】
ステップ６００で、省電力モード移行信号を入力したか否かを判定する。省電力モード移行信号を入力しなかったと判定した場合には、待機状態を続ける。
【００５３】
ステップ６００で、省電力モード移行信号を入力したと判定した場合には、ステップ６０２で、タイマＴが所定時間Ｔ₀以上であるか否かを判定する。Ｔが所定時間Ｔ₀以上であると判定した場合には、省電力モード移行信号を入力する所定時間Ｔ₀以上前からメモリデバイス３０に対するアクセスが検出されていない状態であるため、ステップ６０４で、終端部１６への電圧供給をオフする。
【００５４】
ステップ６０６では、ＣＰＵ１２に対して電圧供給オフ通知を出力する。
【００５５】
ステップ６０２で、Ｔが所定時間Ｔ₀未満であると判定した場合には、タイマＴが所定時間Ｔ₀以上となるまで、待機状態を続ける。すなわち、Ｔが所定時間Ｔ₀に到達するまで電圧の供給はオフされない。
【００５６】
なお、省電力モードから非省電力モードに移行する場合の処理は、上述した第１の実施の形態と同様であるため説明を省略する。
【００５７】
このように、省電力モード移行信号の入力前からメモリデバイス３０に対するアクセスの状態を監視し、省電力モード移行信号を入力する所定時間以上前からアクセスが検出されていない状態であれば、省電力モード移行信号を入力したときに即座にメモリバスラインの終端部１６への電圧供給をオフするようにしたため、効率的に電圧供給をオフして、消費電力を削減することができる。また、本実施の形態では、省電力モード移行命令が入力された時刻をまたがってタイマＴが所定時間Ｔ₀に到達した場合や、省電力モード移行命令の入力後にアクセスが検出されない状態となってタイマＴが所定時間Ｔ₀に到達した場合にも、電圧供給をオフすることができる。
【００５８】
なお、第２の実施の形態及び第３の実施の形態では、ＤＣ／ＤＣコントローラ１２が、タイマＴを用いて、アクセスが所定時間検出されなかったか否かを判定する例について説明したが、本発明はこのような方法に限定されず、例えば、所定時間おきにアクセスの有無を判定し、アクセスが検出されなかった場合にはフラグをたて、次のアクセスの有無の判定時にアクセスが検出されず、且つフラグがたっていれば、アクセスが所定時間検出されなかったとみなして電圧の供給をオフするようにすることもできる。
【００５９】
なお、上述した各実施の形態では、ＤＣ／ＤＣコントローラ１２が、ＣＰＵ１０からの省電力モード移行信号を入力した後、メモリデバイス３０に対するアクセス状態を判定してから終端部１６への電圧供給をオフする例について説明したが、省電力モード移行信号の入力のみで電圧供給をオフするようにしてもよい。
【００６０】
また、上述した各実施の形態では、ＤＣ／ＤＣコントローラ１２がメモリデバイス３０に対するアクセスの検出を行う例について説明したが、例えば、ＣＰＵ１０がソフトウェア実行中のデータのやり取りの有無から検出するようにしてもよい。
【００６１】
【発明の効果】
本発明に係る省電力制御装置は、メモリデバイスとメモリコントローラとの間でデータのやり取りを行わない状態のときにはメモリバスラインの終端部の電圧供給をオフするため、消費電力を削減することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るコンピュータシステムのメモリインタフェース及びメモリインタフェース周辺の構成を示すブロック図である。
【図２】ＣＰＵにより行われる省電力モード移行制御処理の流れを示すフローチャートである。
【図３】第１の実施の形態に係るＤＣ／ＤＣコントローラにより行われる電圧供給オフ処理の流れを示すフローチャートである。
【図４】第２の実施の形態に係るＤＣ／ＤＣコントローラにより行われる電圧供給オフ処理の流れを示すフローチャートである。
【図５】第３の実施の形態に係るタイマＴをスタートさせる割込み処理を示したフローチャートである。
【図６】第３の実施の形態に係るタイマＴを停止させる割込み処理を示したフローチャートである。
【図７】第３の実施の形態に係るＤＣ／ＤＣコントローラにより行われる電圧供給オフ処理のメインルーチンを示すフローチャートである。
【符号の説明】
１０ＣＰＵ
１２ＤＣ／ＤＣコントローラ
１４メモリバスライン
１６終端部
１８信号線
２０信号線
２２信号線
２６メモリコントローラ
２８入出力端子
３０メモリデバイス（ＤＤＲＳＤＲＡＭ）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power saving control device, and more particularly to a power saving control device that controls supply of a voltage to a terminal portion of a memory bus line that connects a memory device and a memory controller.
[0002]
[Prior art]
Conventionally, in a DDR SDRAM interface, the end portion of a memory bus line connecting a memory controller (DDR SDRAM controller) and a memory device (DDR SDRAM) is always 1/2 voltage of an I / O power supply (1.25 V (typ)). ) Is pulled up. As a result, when data is exchanged between the memory device and the memory controller, the signal on the memory bus line is satisfactorily transmitted.
[0003]
[Problems to be solved by the invention]
However, since the voltage at the terminal end is always pulled up to 1.25 V, there is a problem that power is continuously wasted when data is not exchanged between the memory device and the memory controller.
[0004]
The present invention has been made in order to solve the above-described problem, and when the data is not exchanged between the memory device and the memory controller, the voltage supply at the end of the memory bus line is turned off to consume the data. An object of the present invention is to provide a power saving control device capable of reducing power.
[0005]
[Means for Solving the Problems]
In order to achieve the above object, a power saving control apparatus according to the present invention turns off voltage supply to a terminal portion of a memory bus line that connects a memory device and a memory controller that controls input / output to the memory device. A control means for outputting a power saving mode transition signal, a detection means for detecting access to the memory device , a voltage is supplied to a terminal portion of the memory bus line, and the power saving mode transition signal is supplied from the control means. Voltage supply that turns off the supply of voltage to the termination unit when the power saving mode transition signal is input in a state in which access to the memory device has not been detected by the detection means from a predetermined time before input And means.
[0006]
In the present invention, the control means outputs a power saving mode transition signal for turning off the voltage supply to the terminal portion of the memory bus line connecting the memory device and the memory controller that controls input / output to / from the memory device. The detecting means detects access to the memory device.
[0014]
Further, the voltage supply means, in a state in which access to the front or lame Mori device a predetermined time to enter a power saving mode transition signal is not detected by the detecting means, when the power saving mode shift signal is inputted, Ru Ofusu the supply of voltage to the termination unit.
[0015]
As described above, when the power saving mode transition signal is input in the state where the access to the memory device is not detected for a predetermined time or more before the power saving mode transition signal is input, the supply of voltage to the terminal unit is turned off. By doing so, it is possible to prevent the voltage supply from being turned off during the access to the memory device and to immediately turn off the voltage supply to the termination unit when the power saving mode transition signal is input. Therefore, power consumption can be reduced efficiently.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0017]
FIG. 1 is a block diagram showing a configuration of a memory interface and the periphery of the memory interface in the computer system according to the first embodiment of the present invention. As shown in the figure, the CPU 10, the DC / DC controller 12, the memory bus line 14 constituting the memory interface and its terminal section 16, the signal line 18, the signal line 20, the signal line 22, the bus bridge 24, the memory controller 26, the input An output terminal 28 and a memory device (DDR SDRAM) 30 are mounted.
[0018]
The CPU 10 controls the operation of the entire computer system. Further, a power-saving mode transition signal for turning off the voltage supply to the termination unit 16 (hereinafter simply referred to as the termination unit 16) of the memory bus line 14 by a program stored in a ROM (not shown), and the termination unit 16 A non-power saving mode transition signal for turning on the voltage supply to the DC / DC controller 12 is output to the DC / DC controller 12 via the input / output terminal 28 and the signal line 22.
[0019]
The DC / DC controller 12 supplies a voltage to the termination unit 16 to be pulled up to 1.25 V, and supplies a voltage to the termination unit 16 in response to a power saving mode transition signal or a non-power saving mode transition signal from the CPU 10. Turn on and off.
[0020]
The memory bus line 14 connects the memory device 30 and the memory controller 26. Specifically, there are many control lines such as RAS (Row Address Strobe) lines, CAS (Column Address Strobe) lines, WE (Write Enable) lines, and OE (Output Enable) lines, and many lines including address lines and data lines. It consists of signal lines.
[0021]
The termination unit 16 is supplied with a voltage from the DC / DC controller 12 and pulled up to 1.25V.
[0022]
The bus bridge 24 bidirectionally connects a CPU bus (not shown) and an expansion bus (not shown) such as a PCI, and includes a memory controller 26 and an input / output terminal 28.
[0023]
The memory controller 26 is connected to the memory device 30 via the memory bus line 14 and performs input / output control for the memory device 30.
[0024]
The input / output terminal 28 is provided for the CPU 10 and the DC / DC controller 12 to exchange signals. Specifically, the power saving mode transition signal or the non-power saving mode transition signal from the CPU 10 is output to the DC / DC controller 12 and the voltage supply from the DC / DC controller 12 to the termination unit 16 is turned off. Is a terminal for inputting a notification (hereinafter referred to as a voltage supply off notification) to the CPU 12.
[0025]
The signal line 18 and the signal line 20 are any of signal lines constituting the memory bus line 14, and exchange of data (signals) between the memory controller 26 and the memory device 30, that is, access to the memory device 30. It is connected to the DC / DC controller 12 for detection. The type of the signal line is not particularly limited as long as it is a signal line constituting the memory bus line 14, and may be, for example, an address line or a data line. Further, the number of signal lines is not limited to two, but may be one or three or more.
[0026]
Hereinafter, the power saving control process performed by the CPU 10 and the DC / DC controller 12 will be described.
[0027]
FIG. 2 is a flowchart showing the flow of the power saving mode transition control process performed by the CPU 10.
[0028]
If the conditions for shifting to the power saving mode are satisfied in step 100, a power saving mode shifting signal is output to the DC / DC controller 12 in step 102.
[0029]
In step 104, the input of a voltage supply off notification from the DC / DC controller 12 is awaited.
[0030]
FIG. 3 is a flowchart showing a flow of voltage supply off processing performed by the DC / DC controller 12.
[0031]
In step 200, it is determined whether or not a power saving mode transition signal has been input. If it is determined that a power saving mode transition signal has been input, it is determined in step 202 whether a signal transmitted through the signal line 18 and the signal line 20 has been detected, that is, whether access to the memory device 30 has been detected. To determine. If it is determined that an access to the memory device 30 has been detected, the process waits for the access to the memory device 30 to end.
[0032]
If it is determined in step 202 that access to the memory device 30 has not been detected, the voltage supply to the termination unit 16 is turned off in step 204.
[0033]
In step 206, a voltage supply off notification is output to the CPU 12.
[0034]
In the present embodiment, when there is an input / output request to the memory device 30, the CPU 10 outputs a non-power saving mode transition signal to the DC / DC controller 12. When this signal is input, the DC / DC controller 12 immediately shifts from the power saving mode to the non-power saving mode, and resumes the voltage supply to the termination unit 16.
[0035]
As described above, when data is not exchanged between the memory controller 26 and the memory device 30, the voltage supply to the termination unit 16 is turned off. Thus, power consumption can be greatly reduced.
[0036]
In the first embodiment described above, if the access to the memory device 30 is not detected when the DC / DC controller 12 inputs the power saving mode transition signal from the CPU 12, the voltage is immediately supplied to the termination unit 16. The example of turning off has been described. Hereinafter, after the input of the power saving mode transition signal, the monitoring of the access state to the memory device 30 is continued, and the voltage supply to the termination unit 16 is turned off when the access is not detected for a predetermined time. A second embodiment will be described. Note that the configuration of the computer system and the power saving mode transition control processing performed by the CPU 10 are the same as those in the first embodiment, and thus description thereof is omitted.
[0037]
FIG. 4 is a flowchart showing a flow of voltage supply off processing performed by the DC / DC controller 12 according to the second embodiment.
[0038]
In step 300, it is determined whether a power saving mode transition signal is input. If it is determined that the power saving mode transition signal has been input, the timer T is set to 0 in step 302. In step 304, it is determined whether an access to the memory device 30 has been detected. If it is determined that access to the memory device 30 has been detected, the process returns to step 302.
[0039]
If it is determined in step 304 that access to the memory device 30 has not been detected, T is incremented in step 306.
[0040]
In step 308, T is equal to or a predetermined time T ₀ or more. If it is determined that T is less than the predetermined time T ₀ , the process returns to step 304 to continue monitoring the access state.
[0041]
That is, if the state where access is not detected continues, the processing from step 304 to step 308 is repeated, and T is continuously incremented until the predetermined time T ₀ is reached. If access is detected before T reaches the predetermined time T ₀ , the process returns to step 302, T is reset (0 is set), and the processing from step 304 to step 308 is repeated.
[0042]
If it is determined in step 308 that T is equal to or longer than the predetermined time T ₀ , the voltage supply to the termination unit 16 is turned off in step 310.
[0043]
In step 312, a voltage supply off notification is output to the CPU 12.
[0044]
Note that the processing in the case of shifting from the power saving mode to the non-power saving mode is the same as that in the first embodiment described above, and a description thereof will be omitted.
[0045]
As described above, when the access to the memory device 30 is not detected for a predetermined time from the input time of the power saving mode transition signal, or after the power saving mode transition signal is input, the state in which the access to the memory device 30 is not detected is predetermined. By turning off the voltage supply to the termination unit 16 when the time continues, a situation in which the voltage supply is turned off during the access to the memory device 30 can be prevented, and safety is improved.
[0046]
Next, the access state to the memory device 30 is monitored before the input of the power saving mode transition signal, and if the access has not been detected for a predetermined time or more before the power saving mode transition signal is input, the transition to the power saving mode is performed. A description will be given of a third embodiment in which the voltage supply to the termination unit 16 of the memory bus line is turned off immediately when a signal is input. Note that the configuration of the computer system and the power saving mode transition control processing performed by the CPU 10 are the same as those in the first embodiment, and thus description thereof is omitted.
[0047]
Hereinafter, the flow of the voltage supply off process performed by the DC / DC controller 12 according to the third embodiment will be described with reference to FIGS.
[0048]
FIG. 5 is a flowchart showing an interrupt process for starting the timer T. As shown, an interrupt process is executed when access to the memory device 30 is no longer detected, and a timer T is started at step 400.
[0049]
FIG. 6 is a flowchart showing an interrupt process for stopping the timer T. As shown, an interrupt process is executed when an access to the memory device 30 is detected, and the timer T is stopped at step 500.
[0050]
That is, the timer T starts when access is no longer detected and automatically counts up thereafter, and stops counting when access is detected.
[0051]
FIG. 7 is a flowchart showing a main routine of the voltage supply off process.
[0052]
In step 600, it is determined whether a power saving mode transition signal is input. If it is determined that the power saving mode transition signal has not been input, the standby state is continued.
[0053]
If it is determined in step 600 that the power saving mode transition signal has been input, it is determined in step 602 whether or not the timer T is equal to or longer than the predetermined time T ₀ . Since T is when it is determined that the predetermined time T ₀ or is a state in which access to the memory device 30 from a predetermined time before T ₀ or to enter a power saving mode transition signal is not detected, at step 604, The voltage supply to the termination unit 16 is turned off.
[0054]
In step 606, a voltage supply off notification is output to the CPU 12.
[0055]
In step 602, T is when it is judged less than the predetermined time T ₀ until the timer T reaches the predetermined time T ₀ or more, remains in the quiet state. That is, the supply of voltage is not turned off until T reaches a predetermined time T ₀ .
[0056]
Note that the processing in the case of shifting from the power saving mode to the non-power saving mode is the same as that in the first embodiment described above, and a description thereof will be omitted.
[0057]
As described above, the state of access to the memory device 30 is monitored before the input of the power saving mode transition signal. If the access has not been detected for a predetermined time or more before the power saving mode transition signal is input, Since the voltage supply to the termination portion 16 of the memory bus line is immediately turned off when the mode transition signal is input, the voltage supply can be efficiently turned off and the power consumption can be reduced. Further, in the present embodiment, when the timer T reaches the predetermined time T ₀ across the time when the power saving mode shift command is input, or the access is not detected after the power saving mode shift command is input. Even when the timer T reaches the predetermined time T ₀ , the voltage supply can be turned off.
[0058]
In the second embodiment and the third embodiment, the example in which the DC / DC controller 12 uses the timer T to determine whether an access has not been detected for a predetermined time has been described. The invention is not limited to such a method. For example, the presence / absence of access is determined every predetermined time, and if no access is detected, a flag is set, and the access is detected when the next access is determined. If the flag is set, the voltage supply can be turned off on the assumption that the access has not been detected for a predetermined time.
[0059]
In each of the above-described embodiments, after the DC / DC controller 12 inputs the power saving mode transition signal from the CPU 10, the access state to the memory device 30 is determined and then the voltage supply to the termination unit 16 is turned off. However, the voltage supply may be turned off only by inputting the power saving mode transition signal.
[0060]
In each of the above-described embodiments, the example in which the DC / DC controller 12 detects access to the memory device 30 has been described. However, for example, the CPU 10 detects the presence / absence of data exchange during software execution. Also good.
[0061]
【The invention's effect】
The power saving control device according to the present invention can reduce power consumption because the voltage supply at the end of the memory bus line is turned off when data is not exchanged between the memory device and the memory controller. There is an effect.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a memory interface and a periphery of a memory interface in a computer system according to a first embodiment of the present invention.
FIG. 2 is a flowchart showing a flow of a power saving mode transition control process performed by a CPU.
FIG. 3 is a flowchart showing a flow of a voltage supply off process performed by the DC / DC controller according to the first embodiment.
FIG. 4 is a flowchart illustrating a flow of a voltage supply off process performed by a DC / DC controller according to a second embodiment.
FIG. 5 is a flowchart showing an interrupt process for starting a timer T according to a third embodiment.
FIG. 6 is a flowchart showing interrupt processing for stopping a timer T according to a third embodiment.
FIG. 7 is a flowchart showing a main routine of a voltage supply off process performed by a DC / DC controller according to a third embodiment.
[Explanation of symbols]
10 CPU
12 DC / DC controller 14 Memory bus line 16 Terminating section 18 Signal line 20 Signal line 22 Signal line 26 Memory controller 28 Input / output terminal 30 Memory device (DDR SDRAM)

Claims

A control means for outputting a power saving mode transition signal for turning off a voltage supply to a terminal portion of a memory bus line connecting a memory device and a memory controller for controlling input / output to the memory device;
Detecting means for detecting access to the memory device;
While supplying a voltage to the terminal portion of the memory bus line, the access to the memory device has not been detected by the detection means from a predetermined time before the power saving mode transition signal is input from the control means , Voltage supply means for turning off the supply of voltage to the termination when a power saving mode transition signal is input;
Power saving control device including