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JP4292969B2 - 半導体装置及びその製造方法 - Google Patents
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Description

半導体基板上に形成されるトランジスタの構造及び製造方法に関し、より具体的にはトランジスタのソース部及びドレイン部と電気配線との最適な構造及びその構造の製造方法に関する。
半導体素子の高集積化の要請から、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor（ＭＩＳ型電界効果トランジスタ））の小型化が要求されている。また、ＭＩＳＦＥＴの特性として低消費電力化・高速動作性が要求されている。
これらの要求から、ＭＩＳＦＥＴなどの素子は微細化が進められている。しかしながら、微細化により集積度は向上しているが、期待どおりに素子性能を向上させることは困難になってきている。これは、素子の寄生抵抗、寄生容量がチャネル抵抗及びゲート容量に対して相対的に増大してきていること、また、微細ＭＩＳＦＥＴ特有の望ましくない現象である短チャネル効果が顕著になってきていること、が原因として挙げられる。
そこで、上記の問題点を解消するために、例えば、ソース部及びドレイン部をかさ上げ構造にし、電気的なコンタクトを素子分離領域であるＬＯＣＯＳ（Local Oxidation of Silicon）上で行っている（特許文献１参照）。
特開平６−８４９３９号公報
ところが、特許文献１では以下に挙げる問題点がある。すなわち、特許文献１では、素子分離絶縁膜上に形成した多結晶シリコン膜あるいはアモルファスシリコン膜についての分離について言及されていない。もしこのままであれば、当然のことながら各々のＭＩＳＦＥＴ同士が短絡してしまっているので、回路として機能しないことになる。
そこで、当然、各素子間の電気的接続を絶ち、素子分離を行うプロセスが入ることが想定される。しかしながら、この素子構造には以下に示す問題が懸念される。
図１０（ａ）に、特許文献１のＭＩＳＦＥＴ形成の平面配置の一例を示す。図１０（ｂ）に図１０（ａ）におけるＡ−Ａ線の断面図を示す。
図１０（ａ）について説明する。まず、図に表している周辺部は素子分離領域２としてのＬＯＣＯＳとなっている。中央の幅を持つ四角の枠として示されているのは、ＬＯＣＯＳ２上に形成されている第２形成膜２３としての多結晶シリコン膜あるいはアモルファスシリコン膜である。その中央の枠の中はＭＩＳＦＥＴ形成領域３となっており、その上に単結晶シリコン膜２４が形成されている。図の中央に直線状の細長い矩形として示されているのがゲート部８であり、ゲート絶縁膜６の上にゲート電極７が形成されている。その外側にはゲート部８の側面を保護するサイドウォール１２が形成されている。ゲート部８はＬＯＣＯＳ２、第２形成膜２３及び単結晶シリコン膜２４の上側に形成されている。図の上側のＬＯＣＯＳ２上には、正方形で描かれているゲート電極７のコンタクト部７ａが形成されている。
図１０（ｂ）について説明する。図１０（ｂ）のシリコン基板１のＡ−Ａ断面図において、図の両端にはＬＯＣＯＳ２が形成されている。ＬＯＣＯＳ２に挟まれた部分はＭＩＳＦＥＴ形成領域３となっている。ＭＩＳＦＥＴ形成領域３上には気相エピタキシャル成長法で形成された単結晶シリコン２２が形成されている。ＬＯＣＯＳ２とＭＩＳＦＥＴ形成領域３の境界からＬＯＣＯＳ２上にかけて気相エピタキシャル成長法で形成された多結晶シリコン（あるいはアモルファスシリコン）２３が形成されている。単結晶シリコン２２及び多結晶シリコン（アモルファスシリコン）２３の上にはゲート絶縁膜６が形成されている。ゲート絶縁膜６を覆うようにゲート電極７が形成されている。ゲート電極７の側面にはサイドウォール１２が形成されている。
ゲート絶縁膜６は熱酸化法によって形成される酸化シリコン膜である。このとき、ＭＩＳＦＥＴ形成領域上には単結晶シリコン膜２２が形成されているため、良好な酸化シリコン膜６を得ることができる。一方、ＬＯＣＯＳ２上に形成された多結晶シリコン膜（アモルファスシリコン膜）２３上に熱酸化により酸化シリコン膜６を形成した場合には、その膜質は単結晶シリコン膜２２に熱酸化して形成した酸化シリコン膜６よりも悪くなる。したがって、ＬＯＣＯＳ２上のゲート絶縁膜としての酸化シリコン膜６は、リーク電流が大きく、また絶縁破壊が起こりやすくなる。さらに、ＭＩＳＦＥＴの小型化に伴い、ゲート絶縁膜の膜厚も薄膜化しているので、ゲート絶縁膜６の膜質の劣化はＭＩＳＦＥＴ特性に悪影響を及ぼす可能性が高い。
本発明の第１の目的は、トランジスタを小型化するときに引き起こされるソース部及びドレイン部の寄生容量の低減のための半導体装置及びその製造方法を提供することにある。また、第２の目的は、ソース部及びドレイン部の寄生容量の低減のための、能動素子の不良を低減できる構造の半導体装置及びその製造方法を提供することにある。
上記課題を解決するために、本発明は、（ａ）素子分離領域と、上部に窒化シリコン膜が形成されている能動素子形成領域と、を有する半導体基板の、前記素子分離領域上の一部の領域及び前記窒化シリコン膜上を開口部とするレジストパターンを形成する工程と、（ｂ）前記開口部に窒素イオンを注入することにより、前記素子分離領域上に窒素イオン注入領域を形成する工程と、（ｃ）前記レジストパターン及び前記窒化シリコン膜を除去する工程と、（ｄ）前記能動素子形成領域上に、ゲート絶縁膜を形成する工程と、（ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｆ）前記能動素子形成領域にイオン注入することにより、前記能動素子形成領域にコンタクト領域を形成する工程と、（ｇ）前記ゲート電極の側面にサイドウォールを形成する工程と、（ｈ）前記能動素子形成領域上に単結晶シリコンを形成し、前記窒素イオン注入領域上に多結晶シリコン膜を形成する工程と、を備えることを特徴とする。
この方法によれば、例えば、ＭＩＳ型電界効果トランジスタでは、ソース部及びドレイン部の面積を縮小することができる。
上記課題を解決するために、本発明は、（ａ）素子分離領域と、上部に窒化シリコン膜が形成されている能動素子形成領域と、を有する半導体基板の、前記素子分離領域上の一部の領域及び前記窒化シリコン膜上を開口部とするレジストパターンを形成する工程と、 （ｂ）前記開口部に窒素イオンを注入することにより、前記素子分離領域上に窒素イオン注入領域を形成する工程と、（ｃ）前記レジストパターン及び前記窒化シリコン膜を除去する工程と、（ｄ）前記能動素子領域上に、ゲート絶縁膜を形成する工程と、（ｅ）前記ゲート絶縁膜上に金属材料からなるゲート電極を形成する工程と、（ｆ）前記能動素子形成領域にイオン注入することにより、前記能動素子形成領域にコンタクト領域を形成する工程と、 （ｇ）前記ゲート電極の側面にサイドウォールを形成する工程と、（ｈ）気相選択エピタキシャル成長法により５００℃以上６００℃以下で前記能動素子形成領域上に、単結晶シリコンを形成し、前記窒素イオン注入領域上に多結晶シリコン膜を形成する工程と、（ｉ）気相エピタキシャル成長法により５００℃以上６００℃以下で前記単結晶シリコン膜の上にシリコンとゲルマニウムの単結晶の混晶膜を形成し、前記多結晶シリコン膜の上にシリコンとゲルマニウムの多結晶の混晶膜を形成する工程と、を含むことを特徴とする。
この方法によれば、素子分離領域と、能動素子形成領域上に窒化シリコン膜が形成され
ている半導体基板に、フォトリソグラフィ法により前記素子分離領域の所望の領域の一部
及び前記窒化シリコン膜上のフォトレジスト膜を開口し、半導体基板全体に窒素イオン注
入を行うことにより、窒素イオン注入領域を能動素子形成領域との境界から素子分離領域
側にかけての所定の領域に形成することができる。また、ゲート電極が金属材料で形成さ
れているため、低温プロセスを用いなければならなくなる。しかし、気相選択エピタキシ
ャル成長法にシリコン膜とシリコンとゲルマニウムの混晶膜の２層構造に形成することに
より、５００℃以上６００℃以下の低温プロセスでも後にシリサイド化して導電膜とする
膜を形成することができる。次に気相選択エピタキシャル成長法により、能動素子形成領
域及び窒素イオン注入領域にのみ選択的にシリコン膜あるいはシリコンとゲルマニウムの
混晶膜を形成することができる。したがって、本方法でも上記発明と同様の効果を得るこ
とができる。
本発明において、前記工程（ｈ）の後に、（ｈ−１）前記半導体基板に金属膜を形成する金属膜形成工程と、（ｈ−２）前記半導体基板を熱処理し、シリサイドを形成する工程と、（ｈ−３）前記半導体基板上のシリサイド化していない金属膜を除去する工程と、を含むことを特徴とする。
本発明において、前記工程（ｉ）の後に、（ｉ−１）前記半導体基板に金属膜を形成する金属膜形成工程と、（ｉ−２）前記半導体基板を熱処理し、シリサイドを形成する工程と、（ｉ−３）前記半導体基板上のシリサイド化していない金属膜を除去する工程と、を含むことを特徴とする。
本発明は、（ｊ）前記半導体基板上に層間絶縁膜を形成する工程と、（ｋ）前記シリサイド上の前記層間絶縁膜に開孔部を形成する工程と、（ｌ）前記開孔部に導電性材料を埋め込む工程と、（ｍ）前記層間絶縁膜上に、前記導電性材料を介して、前記シリサイドと電気的に接続する配線層を形成する工程と、を更に備えることを特徴とする。
本発明は、ＬＯＣＯＳと、ソース部及びドレイン部を含む能動素子形成領域と、を備える半導体基板と、前記能動素子形成領域にゲート絶縁膜を介して形成されたゲート電極と、前記ソース部及び前記ドレイン部の上方に形成された単結晶シリコン膜と、前記ＬＯＣＯＳ上に形成された多結晶シリコン膜と、を含み、前記ＬＯＣＯＳ上部には、窒素イオンが注入され、前記多結晶シリコンは前記単結晶シリコンに電気的に接続され、前記ＬＯＣＯＳは、前記多結晶シリコンに接するように形成されていることを特徴とする。
本発明において、前記単結晶シリコン上及び前記多結晶シリコン上には、シリコン及びゲルマニウムを含む混晶層が形成されていることを特徴とする。
この方法によれば、層間絶縁膜上に電気配線を形成し、素子分離領域上のシリサイドと電気的接続できるように導通層を形成したことにより、素子分離領域上で能動素子の電気的接続を行うことができる。このことにより、例えば能動素子がＭＩＳＦＥＴの場合においては、ソース部及びドレイン部の面積を縮小することができる。ソース部及びドレイン部の面積の縮小は、寄生容量を低減する効果がある。さらに、ソース部及びドレイン部のコンタクトをＬＯＣＯＳ上に配置できるので、レイアウト設計の自由度が広がる効果もある。
（実施例１）
本発明における実施例１について、図１〜図４を用いて説明する。
図１（ａ）〜（ｄ）は、実施例１での半導体装置としてのＭＩＳＦＥＴの製造工程を示す工程断面図である。
図１（ａ）では、素子分離領域としてのＬＯＣＯＳ及び能動素子形成領域としてのＭＩＳＦＥＴ形成領域形成工程及び気相選択エピタキシャル成長法により形成される膜の下地膜形成工程ついて説明する。まず、ＬＯＣＯＳ２及びＭＩＳＦＥＴ形成領域３の形成工程について説明する。シリコン基板１上の全面に酸化シリコン膜（図示せず）を形成し、さらにその上に窒化シリコン膜（図示せず）を形成する。ＭＩＳＦＥＴ形成領域３となる部分以外の窒化シリコン膜を除去し、素子分離領域２となる部分の酸化シリコン膜を露出させる。次に、熱酸化炉にて熱酸化を行うことによりシリコン酸化膜をさらに厚く成長させる。この厚く成長させたシリコン酸化膜がＬＯＣＯＳ２となる。ＬＯＣＯＳ２が形成された後、ＭＩＳＦＥＴ形成領域３となる部分にある窒化シリコン膜を除去する。このようにして、シリコン基板１にＬＯＣＯＳ２とＭＩＳＦＥＴ形成領域３が形成される。次に、下地膜４の形成工程について説明する。ＬＯＣＯＳ２及びＭＩＳＦＥＴ形成領域３が形成されたシリコン基板１上の全面に、下地膜４として窒化シリコン膜をＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法で形成する。次に、フォトリソグラフィ法によりフォトレジスト５をパターン形成する。フォトレジスト５のパターンはＭＩＳＦＥＴ形成領域３の境界からＬＯＣＯＳ２上の一部にのみフォトレジスト５を残すように形成する。
上記のＬＯＣＯＳ２及びＭＩＳＦＥＴ形成領域３の形成工程、下地膜としての窒化シリコン膜４の形成工程により、以下の構造体が得られる。すなわち、半導体基板としてのシリコン基板１上の同図における左右両側に素子分離領域としてのＬＯＣＯＳ２があり、ＬＯＣＯＳ２に挟まれた中央の領域が能動素子形成領域としてのＭＩＳＦＥＴ形成領域３となっている。ＬＯＣＯＳ２及びＭＩＳＦＥＴ形成領域３の上にエピタキシャル成長膜の下地膜としての窒化シリコン膜４が形成されている。窒化シリコン膜４の上には、パターン形成されたフォトレジスト５が形成されている。
図１（ｂ）では、下地膜除去工程ついて説明する。図１（ａ）の状態まで形成されたシリコン基板１において、フォトレジスト５をマスクとして、下地膜としての窒化シリコン膜４をドライエッチング法で除去する。その後、フォトレジスト５の除去及びシリコン基板１の表面を洗浄する。
上記の窒化シリコン膜４の除去工程により、以下の構造体が得られる。すなわち、ＭＩＳＦＥＴ形成領域３とＬＯＣＯＳ２との境界からＬＯＣＯＳ２上の一部にわたり、窒化シリコン膜４が形成されている。
図１（ｃ）では、ゲート部形成工程とソース部及びドレイン部のエクステンション領域形成工程について説明する。まず、ゲート部８の形成工程について説明する。ゲート絶縁膜６としての酸化シリコン膜をシリコン基板１上に形成し、その後ゲート電極７としての多結晶シリコン膜を形成する。その後、フォトリソグラフィ法及びドライエッチング法を用いて、ＭＩＳＦＥＴ形成領域３のほぼ中央部にゲート部８を形成する。次に、ソース部９及びドレイン部１０のエクステンション領域１１の形成工程について説明する。イオン注入により、ソース部９及びドレイン部１０のシリコン基板１内にエクステンション領域１１を形成する。なお、本実施例ではゲート電極７を多結晶シリコンで形成したが、多結晶シリコンではなくＴａ等の金属材料で形成してもよい。
上記のゲート部８の形成工程、ソース部９及びドレイン部１０のエクステンション領域１１の形成工程により、以下の構造体が得られる。すなわち、ＭＩＳＦＥＴ形成領域３上のほぼ中央部にゲート絶縁膜６とゲート電極７を有するゲート部８が形成されている。またＭＩＳＦＥＴ形成領域３上のゲート部８の両脇の部分は、ソース部９及びドレイン部１０となる。ソース部９あるいはドレイン部１０となる部分のシリコン基板１の表面近傍には不純物が拡散されてできたエクステンション領域１１が形成されている。
図１（ｄ）では、サイドウォール形成工程、気相選択エピタキシャル工程及びコンタクト領域形成工程について説明する。まず、サイドウォール１２の形成工程では、ゲート部８の側面を保護するサイドウォール１２としての酸化シリコン膜をＰＥＣＶＤ法で形成する。次にドライエッチング法にて、ゲート部８の側面の酸化シリコン膜のみを残して残りの酸化シリコン膜をエッチングする。こうしてサイドウォール１２が形成される。
次に、気相選択エピタキシャル成長工程について説明する。シリコン基板１を気相エピタキシャル成長炉に入れ、真空中にて７００℃〜８００℃の温度範囲内でプレアニールを行う。次に５５０℃〜８００℃の温度範囲内で、ジシラン（以下Ｓｉ2Ｈ6と称す）ガスを炉内に供給することによりシリコン基板１上に単結晶シリコン膜１３及び多結晶シリコン膜１４を形成する。このとき、形成される単結晶シリコン膜１３及び多結晶シリコン膜１４は、不純物を含まない、いわゆるノンドープの膜である。ここで、気相エピタキシャル成長法による単結晶シリコン膜１３及び多結晶シリコン膜１４の形成は、成長条件をコントロールすることにより、基板表面状態に応じて選択的に成長させることができる。本実施例の場合には、シリコン基板１上のシリコン表面が露出しているソース部９及びドレイン部１０の表面上には、単結晶シリコン膜１３が成長する。一方、多結晶シリコン膜で形成されているゲート電極７の上とＬＯＣＯＳ２上に形成されている窒化シリコン膜４の上とには多結晶シリコン膜１４が形成される。ただし、酸化シリコン膜で形成されているＬＯＣＯＳ２上およびサイドウォール１２上には膜は成長しない。このことから、窒化シリコン膜４は気相エピタキシャル成長法での膜形成の下地膜４として機能する。すなわち、本実施形態での気相エピタキシャル成長は、シリコン基板１の下地が単結晶シリコンの場合には単結晶シリコン膜１３が成長し、下地が多結晶シリコンあるいは窒化シリコンである場合には多結晶シリコン膜１４が成長し、下地が酸化シリコンである場合には膜が成長しない。
ここで、気相選択エピタキシャル成長法で形成する膜として単結晶あるいは多結晶のシリコン膜１３（１４）について説明してきたが、シリコン膜の替わりにシリコンとゲルマニウムの混晶膜（以下ＳｉＧｅ膜と称す）２４（２５）でもよい。ＳｉＧｅ膜２４（２５）の気相エピタキシャル成長は、まず真空中にて７００℃〜８００℃の温度範囲内でプレアニールを行う。次に５５０℃〜８００℃の温度範囲内で、Ｓｉ2Ｈ6ガスとＧｅＨ4ガスの混合ガスを炉内に供給することにより形成することができる。なお、気相エピタキシャル成長法でシリコン膜１３（１４）あるいはＳｉＧｅ膜２４（２５）の形成において、シリコン基板１の表面あるいは下地膜４等が窒素を含む表面あるいは膜である場合、その領域上に選択的に成長することが実験的に確認されている。ここで、シリコン膜１３（１４）の形成は、Ｓｉ2Ｈ6ガスと塩素（以下Ｃｌ2と称す）ガスを交互に供給して行ってもよい。Ｓｉ2Ｈ6ガスとＣｌ2ガスを交互に供給することにより、より選択成長性が高まるからである。
次に、コンタクト領域１５の形成工程について説明する。シリコン基板１全体にエクステンションと同じ導電型のイオン注入を行いコンタクト領域１５を形成する。また、このとき同時に単結晶シリコン膜１３及び多結晶シリコン膜１４にも不純物が導入される。不純物の導入により、単結晶シリコン膜１３及び多結晶シリコン膜１４の膜の電気抵抗は低下する。
上記のサイドウォール１２の形成工程、気相選択エピタキシャル工程、コンタクト領域１５の形成工程により、以下の構造体が得られる。すなわち、ゲート部８の側面を保護する絶縁膜で形成されたサイドウォール１２が形成されている。ソース部９及びドレイン部１０のシリコン基板１内に形成されているエクステンション領域１１の下側に、コンタクト領域１５が形成されている。また、ソース部９及びドレイン部１０のシリコン基板１の表面には単結晶シリコン膜１３が形成されている。また、ゲート電極７としての多結晶シリコン膜上にも単結晶シリコン膜１３が形成されている。ＬＯＣＯＳ２上に形成された窒化シリコン膜４の上には多結晶シリコン膜１４が形成されている。
図２では、シリサイドを形成するための金属膜膜形成工程、シリサイド形成工程、金属膜除去工程、層間絶縁膜形成工程、開孔部形成工程、開孔部に導電性材料を埋め込んで形成する導通層形成工程、電気配線膜形成工程及び電気配線形成工程について説明する。まず、金属膜形成工程について説明する。図１（ｄ）まで形成されたシリコン基板１の全面に金属膜としてのチタン膜（図示せず）をスパッタリング法で形成する。次にシリサイド１６の形成工程について説明する。シリコン基板１を７００℃〜８００℃の温度で熱処理を行う。この熱処理により、単結晶シリコン膜１３及び多結晶シリコン膜１４上に形成されているチタン膜は、シリコンと反応しチタンシリサイド１６を形成する。次にチタン膜除去工程について説明する。チタンシリサイド１６が形成されたシリコン基板１をウェット処理することにより未反応のチタン膜を除去する。これにより、ソース部９、ドレイン部１０、ゲート電極７及びＬＯＣＯＳ２上の窒化シリコン膜４上にチタンシリサイド１６が自己整合的に形成される。次に７００℃〜９００℃の温度で熱処理を行う。この熱処理により、チタンシリサイド１６を更に低抵抗な結晶相に変化させる。次に層間絶縁膜１７の形成工程について説明する。層間絶縁膜１７は、比較的厚い酸化シリコン膜であり、ＰＥＣＶＤ法で形成する。このときの酸化シリコン膜１７は形成後の膜の平坦性が高いＢＰＳＧ（ボロン、リン含有酸化シリコン膜）やＴＥＯＳ（テトラエトキシシラン）を原料とした酸化シリコン膜１７が用いられる。次に、開孔部形成工程について説明する。層間絶縁膜１７としての酸化シリコン膜の上に、フォトリソグラフィ法にてフォトレジスト（図示せず）をパターン形成する。次にＬＯＣＯＳ２上に形成されたシリサイド１６上の層間絶縁膜１７をドライエッチングすることにより開孔部を形成する。次に導通層１８の形成工程について説明する。開孔部に導通層の材料としてタングステン（以下Ｗと称す）をＣＶＤ法で形成する。次にＣＶＤ法で形成した余分なＷをドライエッチングあるいはＣＭＰ（Chemical Mechanical Polishing）法で除去及び平坦化する。次に電気配線膜形成工程について説明する。電気配線１９としてのアルミニウム膜をスパッタリング法で形成する。次に電気配線形成工程について説明する。フォトリソグラフィ法及びドライエッチング法によりアルミニウム膜をパターン形成して電気配線１９を形成する。
上記のチタン膜形成工程、シリサイド１６の形成工程、チタン膜除去工程、層間絶縁膜１７の形成工程、開孔部形成工程、開孔部形成工程、導通層１８の形成工程、電気配線膜形成工程及び電気配線１９の形成工程により、以下の構造体が得られる。すなわち、シリコン基板１でのソース部９及びドレイン部１０上に形成された単結晶シリコン膜１３と、ゲート電極７上とＬＯＣＯＳ２上に形成された窒化シリコン膜４上に形成された多結晶シリコン膜１４とが導電膜１６としてのシリサイドになっている。なお、単結晶シリコン膜１３あるいは多結晶シリコン膜１４は、その膜全部がシリサイド１６と化していても、その膜の表面の一部がシリサイド１６と化していてもどちらでもよい。また、ゲート電極７が多結晶シリコンではなく、金属材料で形成されている場合には気相選択エピタキシャル成長法によるシリコン膜の形成がゲート電極７上では行われない。したがって、ゲート電極７上にはシリサイド１６が形成されないことになるが、ゲート電極７そのものが金属材料で形成されているので問題はない。シリコン基板１の表面全体に層間絶縁膜１７が形成されており、その層間絶縁膜１７の上には電気配線１９が形成されている。また、層間絶縁膜１７には、ＬＯＣＯＳ２上に形成されたシリサイド１６と電気配線１９とを電気的に接続するための導通層１８が形成されている。
図３（ａ）〜（ｃ）は、シリコン基板１に形成されるＭＩＳＦＥＴの工程の平面図を示す。図３（ａ）は、工程断面図の図１（ａ）の平面図として対応し、図３（ｂ）は図１（ｃ）に、図３（ｃ）は図１（ｄ）にそれぞれ対応している。
図３（ａ）について説明する。図示されている正方形状の枠は、シリコン基板１の素子形成されている表面を表しており、その中にＬＯＣＯＳ２と一つのＭＩＳＦＥＴ形成領域３が含まれている。正方形状の枠の中央部にＭＩＳＦＥＴ形成領域３があり、周辺部はＬＯＣＯＳ２である。図３（ａ）はシリコン基板１の全面に下地膜４としての窒化シリコン膜が形成されている。中央部のＭＩＳＦＥＴ形成領域３を間にはさみ、ＭＩＳＦＥＴ形成領域３の一辺と接するようにパターン形成されたフォトレジスト５が２箇所に形成されている。
図３（ｂ）について説明する。ＭＩＳＦＥＴ形成領域３上の窒化シリコン膜４及びフォトレジスト５が形成されていた部分を除いたＬＯＣＯＳ２上の窒化シリコン膜は除去されている。ゲート部８は細長い矩形で表されており、本図ではＬＯＣＯＳ２上からＭＩＳＦＥＴ形成領域３上の中央を横切り、さらにＬＯＣＯＳ２上まで形成されている。ゲート部８の表面は多結晶シリコンで形成されたゲート電極７であり、その下に酸化シリコンで形成されたゲート絶縁膜６が形成されている。また、本図での上側のＬＯＣＯＳ２上のゲート部８には電気的接続をとるためのコンタクト部７ａが形成されている。また、ＭＩＳＦＥＴ形成領域３においてゲート部８の両側の一方の領域がソース部９となり、もう一方の領域がドレイン部１０となる。
図３（ｃ）について説明する。ゲート部８の側面に酸化シリコンで形成されたサイドウォール１２が形成されている。気相選択エピタキシャル法によって、ソース部９及びドレイン部１０の上には単結晶シリコン膜１３が形成されている。また、ゲート電極７上と窒化シリコン膜４の上には多結晶シリコン膜１４が形成されている。
図４（ａ）は、シリコン基板１に形成されるＭＩＳＦＥＴの平面図を示す。単結晶シリコン膜１３あるいは多結晶シリコン膜１４が形成された後、シリサイド１６が、ソース部９、ドレイン部１０、ゲート電極７及び窒化シリコン膜４の上に形成されている。この平面図からわかるように、導電膜であるシリサイド１６がＬＯＣＯＳ２上も一部の領域まで形成されているので、ソース部９及びドレイン部１０の電気的な接続をＬＯＣＯＳ２上で行うことができるようになる。したがって、ソース部９及びドレイン部１０の面積を極力小さくすることができるようになる。
図４（ｂ）は、図４（ａ）でのゲート部８の中央を通るＢ−Ｂ線の断面図を示す。シリコン基板１においてＭＩＳＦＥＴ形成領域３を挟んでゲート部８の長手方向両側には、ＬＯＣＯＳ２が形成されている。ＬＯＣＯＳ２上においてゲート部８の長手方向両端面には、サイドウォール１２が形成されている。ゲート部８を挟んだ両側の領域のみに単結晶シリコン膜１３及び多結晶シリコン膜１４を選択成長させ、シリサイド１６にして導電膜を形成してある。ゲート絶縁膜は単結晶シリコン上にのみ形成されている。
ずなわち、図１０（ｂ）の断面図と比較した場合、本実施例の方がゲート絶縁膜６を良好に形成できるので、ゲート絶縁膜６が起因となる素子不良を低減することができる。
また、本実施例では、ソース部９及びドレイン部１０が気相選択エピタキシャル成長法による単結晶シリコン膜１４が形成されることにより、かさ上げ構造となっている。ソース部９及びドレイン部１０がかさ上げ構造ではなく、通常のソース部９及びドレイン部１０の場合、ＭＩＳＦＥＴの微細化等に伴い、以下の問題が生じる。すなわち、ソース部９及びドレイン部１０の接合が浅くなると、シリサイド１６による接合リークが問題となる。そのため、ソース部９及びドレイン部１０の接合を十分深く形成する必要がある。しかしソース部９及びドレイン部１０の接合を深く形成すると短チャネル効果が発生しやすくなり、そのため絶縁膜で形成されるサイドウォール１２を十分厚く形成しなければならない。しかし、そのサイドウォール１２を厚くするとサイドウォール１２の下部のエクステンション領域１１の抵抗が増大するという問題が生じる。
一方、半導体基板としてのＳＯＩ（Silicon on Insulator）基板１上に形成したＦＤ（Fully Depleted）型のＭＯＳＦＥＴでは、ソース部９及びドレイン部１０がＢＯＸ（Buried Oxide）まで到達させることができ、シリサイド１６による接合リークの問題は起こりにくい。しかし、ＳＯＩ基板１の表面のシリコン層が薄いため、シリサイド１６がＢＯＸ層まで到達しやすいため、シリサイド１６とシリコン層の間の面積が著しく減少し、コンタクト抵抗が増大するという別の問題が生じる。
上記の問題は、ソース部９及びドレイン部１０をかさ上げ構造にすることにより解決することできる。
実施例１の効果を以下に記載する。
（１）ＬＯＣＯＳ２上にＭＩＳＦＥＴ形成領域３との境界からＬＯＣＯＳ２側にかけての領域に窒化シリコン膜４を形成することにより、ＭＩＳＦＥＴ形成領域３上には、単結晶シリコン膜１３、窒化シリコン膜４上及びゲート電極７上に多結晶シリコン膜１４を形成することができる。
（２）窒化シリコン膜が下地膜４として形成されているので、気相選択エピタキシャル成長法による単結晶シリコン膜１３及び多結晶シリコン膜１４を容易に形成できる。
（３）単結晶シリコン膜１３及び多結晶シリコン膜１４をシリサイド化することにより容易に導電膜としてのシリサイド１６を形成することができる。
（４）層間絶縁膜１７上に電気配線１９を形成し、ＬＯＣＯＳ２上のシリサイド１６と電気的接続できるように導通層１８を形成したことにより、ＬＯＣＯＳ２上でソース部９及びドレイン部１０の電気的接続を行うことができる。これにより、素子分離領域上でコンタクトを取る構造は、製造プロセスの工程マージンが増加するという効果が得られる。また、トランジスタ配線のレイアウト設計の自由度も増加するという効果も得られる。
（６）層間絶縁膜１７上に電気配線１９を形成し、ＬＯＣＯＳ２上のシリサイド１６と電気的接続できるように導通層１８を形成したことにより、ＬＯＣＯＳ２上でソース部９及びドレイン部１０の電気的接続を行うことができる。これにより、ソース部９及びドレイン部１０に直接コンタクト形成を行わなくてもよくなる。したがって、ソース部９及びドレイン部１０の面積を縮小することができる。したがって、ソース部９及びドレイン部１０の面積の縮小は、ソース部９及びドレイン部１０の寄生容量を低減することができる。また、ソース部９及びドレイン部１０のコンタクトをＬＯＣＯＳ２上に配置できるので、レイアウト設計の自由度が広がるという効果が得られる。
（７）ゲート部８のゲート絶縁膜６が単結晶シリコン上にのみ形成されているので、多結晶シリコン上に形成した場合と比較してその膜質は良好なものが得やすくなり、その結果ゲート絶縁膜６からのリーク電流不良を低減することができる。
（８）ソース部９及びドレイン部１０がかさ上げ構造を有するので、ＭＩＳＦＥＴの微細化に伴うソース部９及びドレイン部１０とシリサイド１６との間の接合リークの問題を回避することができる。また、ソース部９及びドレイン部１０の接合を深く形成する必要がなくなるため、短チャネル効果を低減することができる。また、ＳＯＩ基板１では、シリサイド１６とシリコン層との間の面積を減少させることがなくなるので、コンタクト抵抗の増大を抑えることができる。
（実施例２）
本発明における実施例２について、図５、図６を用いて説明する。
図５（ａ）〜（ｄ）は、実施例２での半導体装置としてのＭＩＳＦＥＴの製造工程を示す工程断面図である。
図５（ａ）では、ゲート部形成工程について説明する。ＬＯＣＯＳ２及びＭＩＳＦＥＴ形成領域３までの形成方法は図１（ａ）の場合と同様である。ゲート部８の形成工程は、ＬＯＣＯＳ２及びＭＩＳＦＥＴ形成領域３が形成された後、ゲート絶縁膜６としての酸化シリコン膜を熱酸化法で形成する。次にゲート電極７としての多結晶シリコン膜をＣＶＤ法で形成する。次にフォトリソグラフィ法及びドライエッチング法を用いてゲート電極７とゲート絶縁膜６を加工してゲート部８をＭＩＳＦＥＴ形成領域３の中央付近に形成する。
上記ＬＯＣＯＳ２の形成及びＭＩＳＦＥＴ形成領域３の形成工程とゲート部８の形成工程より以下の構造体が得られる。すなわち、シリコン基板１にＬＯＣＯＳ２とＭＩＳＦＥＴ形成領域３が形成されている。ＭＩＳＦＥＴ形成領域３上にゲート絶縁膜６とゲート電極７を有するゲート部８が形成されている。本図では便宜上、ゲート部８の左側のＭＩＳＦＥＴ形成領域３の部分をソース部９、右側をドレイン部１０としている。
図５（ｂ）では、下地膜形成工程及びフォトレジストのパターン形成工程について説明する。下地膜としての窒化シリコン膜４の形成工程は、窒化シリコン膜４をＰＥＣＶＤ法にてシリコン基板１の表面全体に形成する。フォトレジストのパターン形成工程は、フォトリソグラフィ法によりフォトレジスト５をパターン形成する。フォトレジスト５のパターンはＭＩＳＦＥＴ形成領域３の境界からＬＯＣＯＳ２上の一部にのみフォトレジスト５を残すように形成する。
上記、窒化シリコン膜４の形成工程およびフォトレジストのパターン形成工程により、以下の構造体が得られる。すなわち、図５（ａ）まで形成されたシリコン基板１の全面に窒化シリコン膜４が形成されている。窒化シリコン膜４の上には、パターン形成されたフォトレジスト５が形成されている。
図５（ｃ）では、下地膜除去工程について説明する。下地膜としての窒化シリコン膜４の除去工程は、図５（ｂ）まで形成されたシリコン基板において、フォトレジスト５をマスクとして、窒化シリコン膜４をドライエッチング法で除去する。その後、フォトレジスト５の除去及びシリコン基板１の表面を洗浄する。その後、エクステンション領域１１を形成するが、その形成方法は図１（ｃ）の場合と同様である。
上記窒化シリコン膜４の除去工程及びエクステンション領域形成工程から以下の構造体が得られる。すなわち、ＭＩＳＦＥＴ形成領域３上のほぼ中央部にゲート絶縁膜６とゲート電極７を有するゲート部８が形成されている。また素子分離領域２上のゲート部８の両脇の部分は、ソース部９及びドレイン部１０となる。ソース部９あるいはドレイン部１０となる部分のシリコン基板１の表面近傍には不純物が拡散されてできたエクステンション領域１１が形成されている。つまり、図５（ｃ）はほぼ図１（ｃ）と同様の構造となっている。
図５（ｄ）について説明する。図５（ｄ）は図１（ｄ）と同様の構造となっている。すなわち、ゲート部８の側面を保護する絶縁膜で形成されたサイドウォール１２が形成されている。ソース部９及びドレイン部１０のシリコン基板１内に形成されているエクステンション領域１１の下側に、コンタクト領域１５が形成されている。また、ソース部９及びドレイン部１０のシリコン基板１の表面には単結晶シリコン膜１３が形成されている。また、ゲート電極７としての多結晶シリコン膜上にも単結晶シリコン膜１３が形成されている。ＬＯＣＯＳ２上に形成された窒化シリコン膜４の上には多結晶シリコン膜１４が形成されている。図５（ｄ）までの形成方法は、図１（ｄ）の形成方法と同様である。
図５（ｄ）まで形成された後、ソース部９及びドレイン部１０と電気的接続する導電膜として機能するシリサイド１６を単結晶シリコン膜１３及び多結晶シリコン膜１４の上に形成する。そして、層間絶縁膜１７、導通層１８及び電気配線１９が形成され、図２で示したＭＩＳＦＥＴが形成される。したがって、本実施例でも実施例１と同様の効果を得ることができる。
図６（ａ）〜（ｃ）は、シリコン基板１に形成されるＭＩＳＦＥＴの工程の平面図を示す。図６（ａ）は工程断面図の図５（ａ）の平面図として対応し、図６（ｂ）は図５（ｃ）に、図６（ｃ）は図６（ｄ）にそれぞれ対応している。
図６（ａ）について説明する。図示されている正方形状の枠は、シリコン基板１の素子形成されている表面を表しており、その中にＬＯＣＯＳ２と一つのＭＩＳＦＥＴ形成領域３が含まれている。正方形状の枠の中央部にＭＩＳＦＥＴ形成領域３があり、周辺部はＬＯＣＯＳ２である。ゲート部８は細長い矩形で表されており、本図ではＬＯＣＯＳ２上からＭＩＳＦＥＴ形成領域３上の中央に形成され、さらにＬＯＣＯＳ２上まで形成されている。また、本図での上側のＬＯＣＯＳ２上のゲート部８には電気的接続をとるためのコンタクト部７ａが形成されている。また、ＭＩＳＦＥＴ形成領域３においてゲート部８の両側の一方の領域がソース部９となり、もう一方の領域がドレイン部１０となる。
図６（ｂ）及び図６（ｃ）は図１（ｂ）及び図１（ｃ）と同様であるので説明を省略する。
図６（ｃ）までの単結晶シリコン膜１３あるいは多結晶シリコン膜１４が形成された後、ソース部９、ドレイン部１０、ゲート電極７及びＬＯＣＯＳ２上に形成された窒化シリコン膜４の上にシリサイド１６が形成され、図４（ａ）と同様の平面構造となる。
実施例２でも、実施例１と同様の効果（１）〜（８）が得られる。さらに以下の効果も得られる。
（９）最初にゲート部８を形成した場合でも、結果的に窒化シリコン膜４をＭＩＳＦＥＴ形成領域３との境界からＬＯＣＯＳ２側にかけての所定の領域に形成することができる。
（実施例３）
本発明における実施例３について、図７及び図８を用いて説明する。
図７（ａ）〜（ｄ）は、実施例３での半導体装置としてのＭＩＳＦＥＴの製造工程を示す工程断面図である。
図７（ａ）では、ＬＯＣＯＳ及びＭＩＳＦＥＴ形成領域形成工程とＭＩＳＦＥＴ形成領域保護膜形成工程について説明する。シリコン基板１上の全面に酸化シリコン膜（図示せず）を形成し、さらにその上に窒化シリコン膜（図示せず）を形成する。ＭＩＳＦＥＴ形成領域３となる部分以外の窒化シリコン膜を除去し、素子分離領域２となる部分の酸化シリコン膜を露出させる。次に、熱酸化炉にて熱酸化を行うことによりシリコン酸化膜をさらに厚く成長させる。この厚く成長させたシリコン酸化膜がＬＯＣＯＳ２となる。ここまでは実施例１での図１（ａ）と同様である。次に、ＭＩＳＦＥＴ形成領域３に窒化シリコン膜が残存しているが、それをＭＩＳＦＥＴ形成領域保護膜２０として機能させるために除去しないで残しておく。
上記のＬＯＣＯＳ２及びＭＩＳＦＥＴ形成領域３の形成工程とＭＩＳＦＥＴ形成領域保護膜の形成工程から以下の構造体が得られる。すなわち、シリコン基板１にＬＯＣＯＳ２とＭＩＳＦＥＴ形成領域３が形成されている。ＭＩＳＦＥＴ形成領域３には能動素子形成領域保護膜２０としての窒化シリコン膜が形成されている。
図７（ｂ）では、レジストパターン形成工程と窒素イオン注入領域形成工程について説明する。レジストパターン形成工程では、図７（ａ）まで形成されたシリコン基板１にフォトリソグラフィ法によりフォトレジスト５をパターン形成する。窒素イオン注入領域形成工程では、イオン注入法により窒素イオンをシリコン基板１全体に注入する。このとき、ＬＯＣＯＳ２上にあるフォトレジスト５が形成されている部分と窒化シリコン膜２０が形成されている部分は窒素イオンは注入されず、レジストパターンの開口部のＭＩＳＦＥＴ形成領域３の境界からＬＯＣＯＳ２上にかけての一部の領域に窒素イオンが注入され、その領域が窒素イオン注入領域２１となる。
上記のレジストパターン形成工程と窒素イオン注入領域形成工程から以下の構造体が得られる。すなわち、図７（ａ）まで形成されたシリコン基板１にパターン形成されたフォトレジスト５が形成されている。フォトレジスト５は、ＬＯＣＯＳ２の上に形成されており、ＬＯＣＯＳ２からＭＩＳＦＥＴ形成領域３にはフォトレジスト５は形成されていない。またシリコン基板１全体に窒素イオン注入がなされており、ＭＩＳＦＥＴ形成領域３の境界からＬＯＣＯＳ２の一部にかけて窒素イオン注入領域２１が形成されている。
図７（ｃ）では、窒化シリコン膜２０の除去工程、ゲート部８の形成工程及びエクステンション領域１１の形成工程について説明する。まず、ＬＯＣＯＳ２上に形成されていたフォトレジスト５をウェット処理及び酸素プラズマによるアッシング処理により除去する。次にＭＩＳＦＥＴ形成領域３上に形成されていた窒化シリコン膜４をエッチング法で除去する。エッチング法は熱リン酸によるウェット処理で行ってもよいし、ドライエッチング法を用いてエッチングしてもよい。次に熱処理を行い、窒素イオン注入領域２１のイオン注入によるダメージの除去及びＬＯＣＯＳ２内への窒素イオンの拡散を行う。これにより、窒素イオン注入領域２１の少なくとも表面は酸窒化シリコンに近い状態となる。これにより、気相選択エピタキシャル成長法でのシリコン膜あるいはＳｉＧｅ膜成長のための下地膜４として機能することができる。なお、イオン注入の条件等によりすでに窒素イオン注入領域２１がエピタキシャル成長法の下地膜４として機能する場合には、熱処理工程を行わなくてもよい。次にゲート絶縁膜６としての酸化シリコン膜をシリコン基板１上に形成し、その後ゲート電極７としての多結晶シリコン膜を形成する。その後、フォトリソグラフィ法及びドライエッチング法を用いて、ＭＩＳＦＥＴ形成領域３のほぼ中央部にゲート部８を形成する。次に、イオン注入により、ソース部９及びドレイン部１０のシリコン基板１内にエクステンション領域１１を形成する。この工程は、図１（ｃ）と同様である。
上記の窒化シリコン膜２０の除去工程、ゲート部８の形成工程及びエクステンション領域１１の形成工程より以下の構造体が得られる。すなわち、ＭＩＳＦＥＴ形成領域３上にゲート絶縁膜６とゲート電極７を有するゲート部８が形成されている。ソース部９及びドレイン部１０にはエクステンション領域１１が形成されている。また、ＭＩＳＦＥＴ形成領域３の境界からＬＯＣＯＳ２上の一部にかけて窒素イオン注入領域２１が形成されている。窒素イオン注入領域２１の少なくとも表面近傍は酸窒化シリコン膜に近い状態になっている。
図７（ｄ）について説明する。図７（ｄ）は、図１（ｄ）とほぼ同様の構造となっている。相違点は、多結晶シリコン膜１４の下地膜４が窒化シリコン膜ではなく窒素イオン注入領域２１となっている点である。形成方法は、図１（ｄ）と同様である。すなわち、気相選択エピタキシャル成長法にて下地膜４が酸窒化シリコン膜あるいは酸窒化シリコン膜に近い膜となっている窒素イオン注入領域２１上にも、多結晶シリコン膜１４を形成することができる。
図７（ｄ）まで形成された後、ソース部９及びドレイン部１０と電気的接続する導電膜として機能するシリサイド１６を単結晶シリコン膜１３及び多結晶シリコン膜１４の上に形成する。そして、層間絶縁膜１７、導通層１８及び電気配線１９が形成され、図２で示したＭＩＳＦＥＴが形成される。この製造工程は図２での製造工程と同様である。
図８（ａ）〜（ｄ）は、シリコン基板１に形成されるＭＩＳＦＥＴの工程の平面図を示す。図８（ａ）は工程断面図の図７（ａ）の平面図として対応し、図８（ｂ）は図７（ｂ）に、図８（ｃ）は図７（ｃ）に、図８（ｄ）は図７（ｄ）にそれぞれ対応している。
図８（ａ）について説明する。ＬＯＣＯＳ２で囲まれた中央のＭＩＳＦＥＴ形成領域３の上にはＭＩＳＦＥＴ形成領域保護膜２０として窒化シリコン膜が形成されている。
図８（ｂ）について説明する。窒化シリコン膜２０に隣接した左右のＬＯＣＯＳ２の領域には窒素イオン注入領域２１が形成されている。窒素イオン注入領域２１の周辺のＬＯＣＯＳ２上には窒素イオン注入を防止するためのフォトレジスト５が形成されている。
図８（ｃ）について説明する。窒化シリコン膜２０が除去され、ＭＩＳＦＥＴ形成領域３が表面に出現している。ＭＩＳＦＥＴ形成領域３に隣接した左右のＬＯＣＯＳ２には窒素イオン注入領域２１が形成されている。ゲート部８は、ＬＯＣＯＳ２上からＭＩＳＦＥＴ形成領域３上の中央に形成され、さらにＬＯＣＯＳ２上まで形成されている。また、本図での上側のＬＯＣＯＳ２上のゲート部８には電気的接続をとるためのコンタクト部７ａが形成されている。周辺のＬＯＣＯＳ２上に形成されていたフォトレジスト５は除去されている。
図８（ｄ）について説明する。ゲート部８の側面に酸化シリコンで形成されたサイドウォール１２が形成されている。気相選択エピタキシャル法によって、ＭＩＳＦＥＴ形成領域３内のソース部９及びドレイン部１０の上には単結晶シリコン膜１３が形成されている。また、ゲート電極７上とＬＯＣＯＳ２内に形成されている窒素イオン注入領域２１の上には多結晶シリコン膜１４が形成されている。
図８（ｄ）の後は、ソース部９、ドレイン部１０、ゲート電極７及びＬＯＣＯＳ２上に形成された窒化シリコン膜４の上にシリサイド１６が形成され、図４（ａ）と同様の平面構造となる。
実施例３でも実施例１と同様の効果（１）〜（８）が得られる。さらに以下の効果も得られる。
（１０）ＬＯＣＯＳ２及びＭＩＳＦＥＴ形成領域３上に窒化シリコン膜２０が形成されているシリコン基板１に、フォトリソグラフィ法によりＬＯＣＯＳ２の所望の領域の一部及びＭＩＳＦＥＴ形成領域３のフォトレジスト５を開口し、シリコン基板１全体に窒素イオン注入を行うことにより、窒素イオン注入領域２１をＭＩＳＦＥＴ形成領域３との境界からＬＯＣＯＳ２側にかけての所定の領域に形成することができる。次に気相選択エピタキシャル成長法により、ＭＩＳＦＥＴ形成領域３及び窒素イオン注入領域２１にのみ選択的に単結晶または多結晶シリコン膜１３（１４）あるいは単結晶または多結晶シリコンとゲルマニウムの混晶膜２４（２５）を形成することができる。
（実施例４）
ところで、ＭＩＳＦＥＴ素子の微細化に伴い、ゲート電極７が多結晶シリコンで形成された場合にはそのゲート部８の空乏化によるＭＩＳＦＥＴ素子の特性の劣化が問題となる。そこでゲート電極７を多結晶シリコンではなく、Ｔａ等の金属で形成する場合がある。ゲート電極７が金属である場合には、ゲート部８の空乏化はＭＩＳＦＥＴ素子の特性に影響をほとんど及ぼさなくなる。
しかし、ゲート電極７を金属で形成すると、その後の工程で高い温度のプロセスが使用できなくなる。従って、上記の実施例１〜実施例３における気相選択エピタキシャル成長法での膜形成温度は、６００℃以下で形成しなければならなくなる。膜形成温度が６００℃以下であると、単結晶シリコン膜１３及び多結晶シリコン膜１４の膜形成速度が極端に遅くなり、本工程のスループットの低下を招いてしまう。単結晶シリコン膜１３及び多結晶シリコン膜１４ではなく、膜成長速度の大きい単結晶ＳｉＧｅ膜２４及び多結晶ＳｉＧｅ膜２５を形成したいが、ここではまた別な問題がある。すなわち、ＳｉＧｅ膜はその膜を成長させる下地に、例えばカーボンのような不純物が存在すると異常成長を起こし、均一な膜形成ができない。一方、シリコン膜は、前述のように膜形成速度は遅いが、下地膜の不純物の有無にあまり影響されずに均一な膜形成を行うことができる。
両者の長所を考慮して、本実施例では以下のようにシリサイド１６を形成するための膜をシリコン膜とＳｉＧｅ膜の２層構造にしている。すなわち、シリコン膜を形成することによりシリコン基板１の表面や下地膜４の不純物の影響を低減させ、形成されたシリコン膜の上にＳｉＧｅ膜を形成することにより、気相選択エピタキシャル成長工程のスループットの低下を防止している。
図９について説明する。図９までの形成工程は、実施例１での図１（ａ）〜（ｃ）、実施例２での図５（ａ）〜（ｃ）、実施例３での図７（ａ）〜（ｃ）と同様である。図７（ｃ）では、図１（ｃ）及び図５（ｃ）における窒化シリコン膜４の代わりに窒素イオン注入領域２１になっている点だけが異なっている。窒化シリコン膜４と窒素イオン注入領域２１は、気相選択エピタキシャル成長法による膜形成のための下地膜として機能するので、今後は代表として実施例１での窒化シリコン膜４が形成されているもので説明を行うこととする。
サイドウォール１２の形成後、気相選択エピタキシャル成長法により単結晶シリコン膜１３、多結晶シリコン膜１４、単結晶ＳｉＧｅ膜２４及び多結晶ＳｉＧｅ膜２５を形成する。
まず、サイドウォール１２まで形成されたシリコン基板１をウェット処理することにより、シリコン基板１上の有機物や金属等の不純物を除去する。ウェット処理は、シリコン基板１の表面の状態等により複数回行ってもよいし、複数の種類の酸洗浄等を行ってもよい。次に、シリコン基板１を気相エピタキシャル成長炉に入れ、ソース部９及びドレイン部１０に単結晶シリコン膜１３を、ＬＯＣＯＳ２上の窒化シリコン膜４の上に多結晶シリコン膜１４を形成する。次に単結晶シリコン膜１３の上に単結晶ＳｉＧｅ膜２４を、多結晶シリコン膜１４の上に多結晶ＳｉＧｅ膜２５を形成する。
さらに、詳細に本実施例での気相選択エピタキシャル成長法について説明する。シリコン膜形成工程では、単結晶シリコン膜１３及び多結晶シリコン膜１４の形成を行う。シリコン膜１３（１４）の形成は、気相エピタキシャル成長法にて５００℃〜６００℃の範囲内で、ジシラン（以下Ｓｉ2Ｈ6と称する）ガスのみを供給して行われる。このとき、シリコン膜１３（１４）は約５ｎｍの膜厚で形成する。また、シリコン膜１３（１４）の形成は、シリコン基板１上のシリコン表面が露出された部分にだけ成長する選択エピタキシャル成長法にて行われる。厚い酸化シリコン膜で形成されている素子分離領域２、金属で形成されているゲート電極７及びサイドウォール１２の上にはシリコン膜１３（１４）は形成されない。ここで、シリコン膜１３（１４）はシリコン基板１の表面に不純物が存在しても、成長させることができる。また、その後に形成するＳｉＧｅ膜２４（２５）が、シリコン基板１の不純物の影響を与えないようにする役割を果たす。
ここで、シリコン膜１３（１４）の形成膜厚は、１ｎｍ以上１０ｎｍ以下が望ましい。より望ましくは、３ｎｍ以上８ｎｍ以下、さらに望ましくは、４ｎｍ以上６ｎｍ以下である。シリコン膜１３（１４）の膜厚が１ｎｍ以下と薄い場合、基板表面に存在するカーボン等の不純物をシリコン膜１３（１４）内に閉じ込めておくことができず、ＳｉＧｅ膜２４（２５）の形成に悪影響を与えてしまう。また、シリコン膜１３（１４）の膜厚を１０ｎｍ以上形成するのは、本プロセスのスループットを悪化させる。シリコン膜１３（１４）の成膜レートが低いため、所望の膜厚まで形成するのに時間がかかってしまうからである。
ＳｉＧｅ膜２４（２５）の形成工程は２つの工程、混合ガス供給工程とハロゲンガス供給工程とで構成されている。混合ガス供給工程では、ＳｉＧｅ膜２４（２５）の形成を行う。ＳｉＧｅ膜２４（２５）の形成もシリコン膜１３（１４）の形成と同じく気相選択エピタキシャル成長法にて行われる。シリコン膜１３（１４）が所望の厚みまで形成された後、５００℃〜６００℃以内の温度範囲で、Ｓｉ2Ｈ6ガスとＧｅＨ4ガスを所定の流量比で供給する。このとき、ＳｉＧｅ膜２４（２５）は約５０ｎｍの厚みで形成する。ここで、ＳｉＧｅ膜２４（２５）はシリコン膜１３（１４）が形成された上にしか成長せず、素子分離領域２、ゲート電極７及びサイドウォール１２の上には形成されない。なお、ＳｉＧｅ膜２４（２５）をシリコン膜１３（１４）を形成しないでシリコン基板１上に形成しようとすると、シリコン基板１上の不純物の影響等により成膜ができないこと、孤立して成長すること、成膜レートが遅いこと等、成膜プロセスが不安定になる。したがって、シリコン膜形成工程でのシリコン膜１３（１４）の形成は、成膜プロセスを安定させるために重要である。
ここで、ＳｉＧｅ膜２４（２５）の形成膜厚は１０ｎｍ以上１００ｎｍ以下であることが望ましい。より望ましくは、２０ｎｍ以上８０ｎｍ以下、さらに望ましくは、３０ｎｍ以上７０ｎｍ以下である。ＳｉＧｅ膜２４（２５）の膜厚が１０ｎｍ以下と薄い場合、シリサイド１６の形成に問題が生じる可能性がある。すなわち、シリサイド１６を形成した場合、熱処理の条件である温度と時間によっては、シリサイド１６がシリコン基板１表面まで達するか、それ以上深く形成される可能性がある。シリサイド１６がシリコン基板１まで達してしまうと、シリサイド１６による接合リークの問題が起こってしまう。また、単結晶ＳｉＧｅ膜２４の膜厚が１００ｎｍ以上と厚い場合は、まず、あまり厚すぎるとサイドウォール１２を超えてゲート電極７とショートする可能性がある。また、必要以上に厚く形成するのは、プロセスのスループットの低下や原材料の消費の増大を招くことになるので好ましくない。
ハロゲンガス供給工程では、塩素（以下Ｃｌ2と称する）ガスを供給する。ＳｉＧｅ膜２４（２５）の原料ガスであるＳｉ2Ｈ6ガスとＧｅＨ4ガスの供給を止めた後、気相選択エピタキシャル成長時と同じ温度でＣｌ2ガスの供給を行う。
ハロゲンガス供給工程のＣｌ2ガスの供給を行った後、混合ガス供給工程に戻って、Ｓｉ2Ｈ6ガスとＧｅＨ4ガスの供給を行い、ＳｉＧｅ膜２４（２５）を再び形成することもできる。
シリコン膜１３（１４）及びＳｉＧｅ膜２４（２５）の形成工程の後は、実施例１〜実施例３と同様である。ただし、ゲート電極７がＴａ等の金属であるので、低温プロセスで行わなければならないため、シリサイド１６の金属にはニッケルが用いられる。ニッケルシリサイド１６は５００℃前後の低温で形成できるからである。
実施例４でも実施例１と同様の効果（１）〜（８）が得られる。さらに以下の効果も得られる。
（１１）ゲート電極７がＴａ等の金属材料で構成されている場合でも、導電層としてのシリサイド１６となるシリコン膜１３（１４）及びＳｉＧｅ膜２４（２５）を６００℃以下のプロセスで形成することができる。
（変形例）
本発明の実施形態に限らず、以下のように変形してもよい。
（変形例１）
気相選択エピタキシャル成長法で形成する単結晶あるいは多結晶のシリコン膜１３（１４）あるいはＳｉＧｅ膜２４（２５）は、ノンドープに限らず、Ｐ、Ａｓ、Ｂなどを含んでもよい。
（変形例２）
半導体基板１は、シリコン基板に限らす、ＧａＡｓ、ＩｎＰ、ＧａＮなどの化合物半導体でもよい。
（変形例３）
シリサイドを形成する材料はＴｉだけでなく、Ｃｏ、Ｎｉ、Ｐｔ、等の金属材料で形成してもよい。
（変形例４）
導通層の材料はＷに限らず、Ａｌ、Ｃｕでもよい。
（変形例５）
ゲート電極は、多結晶シリコンではなく、Ｔａ、ＴａＮなどの金属系の材料で形成してもよい。なお、この場合には、ゲート電極の上には気相選択エピタキシャル成長法で形成する多結晶シリコン膜１４あるいは多結晶ＳｉＧｅ膜２５は形成されないが、ゲート電極自体が金属でありすでに低抵抗の材料であるため、本発明において問題はない。
（変形例６）
単結晶シリコン膜１３あるいは多結晶シリコン膜１４の形成は、Ｓｉ2Ｈ6ガスに限らず、ＳｉＨ4、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4、あるいは有機シラン系のガスのうちいずれか一種類のガスを用いて形成してもよい。
（変形例７）
単結晶ＳｉＧｅ膜２４あるいは多結晶ＳｉＧｅ膜２５の形成は、Ｓｉ2Ｈ6ガスに限らず、ＳｉＨ4、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4、あるいは有機シラン系のガスとＧｅＨ4ガスとの混合ガスを供給することによって形成してもよい。
以下に、本実施形態から導き出される技術的思想について、それらの効果と共に以下に記載する。
（１）素子分離領域と能動素子形成領域が形成されている半導体基板に、半導体基板全面に窒化シリコン膜あるいは酸窒化シリコン膜を形成する下地膜形成工程と、前記窒化シリコン膜あるいは前記酸窒化シリコン膜を能動素子形成領域との境界から素子分離領域側にかけての所定の領域を残して、前記窒化シリコン膜あるいは前記酸窒化シリコン膜の残りの全てを除去する下地膜除去工程と、前記能動素子形成領域にゲート絶縁膜とゲート電極を有するゲート部を形成するゲート部形成工程と、イオン注入により能動素子形成領域にソース部及びドレイン部にコンタクト領域を形成するコンタクト領域形成工程と、前記ゲート部の側面に絶縁膜のサイドウォールを形成し、気相選択エピタキシャル成長法により、前記ソース部及びドレイン部に、単結晶シリコンあるいは単結晶のシリコンとゲルマニウムの混晶を形成し、前記ゲート電極の上部と前記窒化シリコン膜あるいは前記酸窒化シリコン膜上に、多結晶シリコンあるいは多結晶のシリコンとゲルマニウムの混晶を形成する気相選択エピタキシャル工程と、を有する半導体装置の製造方法。
この方法によれば、窒化シリコン膜あるいは酸窒化シリコン膜を能動素子形成領域との境界から素子分離領域側にかけての所定の領域に形成することができる。次に気相選択エピタキシャル成長法により、能動素子形成領域及び窒化シリコン膜あるいは酸窒化シリコン膜が形成されている領域のみ選択的にシリコン膜あるいはシリコンとゲルマニウムの混晶膜を形成することができる。また、ゲート電極が多結晶シリコンで形成されている場合、ゲート電極上にもエピタキシャル成長法により形成される多結晶シリコン膜あるいは多結晶のシリコンとゲルマニウムの混晶膜を選択的に形成することができる。シリコンあるいはシリコンとゲルマニウムの混晶は、例えば、シリサイドにすることにより容易に導電膜にすることができる。その導電膜は能動素子と電気的接続するので、能動素子形成領域ではなく素子分離領域で電気配線と電気的接続をとることができる。このことにより、例えば、ＭＩＳ型電界効果トランジスタでは、ソース・ドレインの面積を縮小することができる。
（２）素子分離領域と能動素子形成領域が形成されている半導体基板に、前記能動素子形成領域にゲート絶縁膜とゲート電極を有するゲート部を形成するゲート部形成工程と、半導体基板全面に窒化シリコン膜あるいは酸窒化シリコン膜を形成する工程と、前記窒化シリコン膜あるいは前記酸窒化シリコン膜を能動素子形成領域との境界から素子分離領域側にかけての所定の領域を残して、残りの全ての前記窒化シリコン膜あるいは前記酸窒化シリコン膜をエッチングにより除去する下地膜除去工程と、イオン注入により能動素子形成領域にソース部及びドレイン部にコンタクト領域を形成するコンタクト領域形成工程と、前記ゲート部の側面に絶縁膜のサイドウォールを形成し、気相選択エピタキシャル成長法により、前記ソース部及びドレイン部に、単結晶シリコンあるいは単結晶のシリコンとゲルマニウムの混晶を形成し、前記ゲート電極の上部と前記窒化シリコン膜あるいは酸窒化シリコン膜上に、多結晶シリコンあるいは多結晶のシリコンとゲルマニウムの混晶を形成する気相選択エピタキシャル工程と、を有する半導体装置の製造方法。
この方法によれば、最初にゲート部を形成した場合でも、結果的に窒化シリコン膜あるいは酸窒化シリコン膜を能動素子形成領域との境界から素子分離領域側にかけての所定の領域に形成することができる。また、ゲート電極が多結晶シリコンで形成されている場合、ゲート電極上にもエピタキシャル成長法により形成される多結晶シリコン膜あるいは多結晶のシリコンとゲルマニウムの混晶膜を選択的に形成することができる。したがって、本発明でも上記発明と同様の効果を得ることができる。
（３）素子分離領域と能動素子形成領域上に窒化シリコン膜が形成されている半導体基板に、フォトリソグラフィ法により前記素子分離領域の所望の領域の一部及び前記能動素子形成領域上のフォトレジスト膜を開口するレジストパターン形成工程と、半導体基板全体に窒素イオン注入を行うことにより、開口部の素子分離領域に窒素イオン注入領域を形成する窒素イオン注入領域形成工程と、前記フォトレジスト膜及び前記窒化シリコン膜を除去する窒化シリコン膜除去工程と、前記能動素子形成領域にゲート絶縁膜とゲート電極を有するゲート部を形成するゲート部形成工程と、イオン注入によりトランジスタ形成領域にソース部及びドレイン部のコンタクト領域を形成するコンタクト領域形成工程と、前記ゲート部の側面にサイドウォールを形成し、気相選択エピタキシャル成長法により、前記ソース部及びドレイン部に、単結晶シリコンあるいは単結晶のシリコンとゲルマニウムの混晶を形成し、前記ゲート電極の上部と前記窒素イオン注入領域に、多結晶シリコンあるいは多結晶のシリコンとゲルマニウムの混晶を形成する気相選択エピタキシャル工程と、を有する半導体装置の製造方法。
この方法によれば、素子分離領域と、能動素子形成領域上に窒化シリコン膜が形成されている半導体基板に、フォトリソグラフィ法により前記素子分離領域の所望の領域の一部及び前記トランジスタ形成領域のフォトレジスト膜を開口し、半導体基板全体に窒素イオン注入を行うことにより、窒素イオン注入領域を能動素子形成領域との境界から素子分離領域側にかけての所定の領域に形成することができる。次に気相選択エピタキシャル成長法により、能動素子形成領域及び窒素イオン注入領域にのみ選択的にシリコン膜あるいはシリコンとゲルマニウムの混晶膜を形成することができる。また、ゲート電極が多結晶シリコンで形成されている場合、ゲート電極上にもエピタキシャル成長法により形成される多結晶シリコン膜あるいは多結晶のシリコンとゲルマニウムの混晶膜を選択的に形成することができる。したがって、本方法でも上記発明と同様の効果を得ることができる。
（４）素子分離領域と能動素子形成領域上に窒化シリコン膜が形成されている半導体基板に、フォトリソグラフィ法により前記素子分離領域の所望の一部の領域及び前記窒化シリコン膜上のフォトレジスト膜を開口するレジストパターン形成工程と、半導体基板全体に窒素イオン注入を行うことにより、開口部の素子分離領域に窒素イオン注入領域を形成する窒素イオン注入領域形成工程と、前記半導体基板を熱処理する熱処理工程と、前記フォトレジスト膜及び前記窒化シリコン膜を除去する窒化シリコン膜除去工程と、前記能動素子形成領域にゲート絶縁膜とゲート電極を有するゲート部を形成するゲート部形成工程と、イオン注入によりトランジスタ形成領域にソース部及びドレイン部のコンタクト領域を形成するコンタクト領域形成工程と、前記ゲート部の側面にサイドウォールを形成し、気相選択エピタキシャル成長法により、前記ソース部及びドレイン部に、単結晶シリコン膜あるいは単結晶のシリコンとゲルマニウムの混晶膜を形成し、前記窒素イオン注入領域上に、多結晶シリコン膜あるいは多結晶のシリコンとゲルマニウムの混晶膜を形成する気相選択エピタキシャル工程と、を有する半導体装置の製造方法。
この方法によれば、素子分離領域と、能動素子形成領域上に窒化シリコン膜が形成されている半導体基板に、フォトリソグラフィ法により前記素子分離領域の所望の領域の一部及び前記窒化シリコン膜上のフォトレジスト膜を開口し、半導体基板全体に窒素イオン注入を行うことにより、窒素イオン注入領域を能動素子形成領域との境界から素子分離領域側にかけての所定の領域に形成することができる。また、窒素イオン注入を行った後に熱処理を行うことにより、窒素イオン注入領域のダメージが回復できる。また窒素イオンが半導体基板内に拡散することにより、窒素イオン注入領域を安定化させることができる。次に気相選択エピタキシャル成長法により、能動素子形成領域及び窒素イオン注入領域にのみ選択的にシリコン膜あるいはシリコンとゲルマニウムの混晶膜を形成することができる。したがって、本方法でも上記発明と同様の効果を得ることができる。
（５）半導体基板であって、能動素子を形成する能動素子形成領域と、前記素子を分離する素子分離領域と、前記素子分離領域上に能動素子形成領域との境界から素子分離領域側にかけての所定の領域に形成された気相選択エピタキシャル成長法で形成される膜の下地膜と、前記能動素子形成領域及び前記下地膜上に形成された導電膜とを備えた半導体装置。
この構成によれば、素子分離領域上に能動素子形成領域との境界から素子分離領域側にかけての所定の領域に形成された窒素を含む下地膜を形成することにより、その上にシリコンあるいはシリコンとゲルマニウムの混晶を選択的に形成することが容易になる。シリコンあるいはシリコンとゲルマニウムの混晶は、例えば、シリサイドにすることにより容易に導電膜にすることができる。その導電膜は能動素子と電気的接続が可能なので、能動素子形成領域ではなく素子分離領域で電気配線と電気的接続をとることができる。このことにより、例えば、ＭＩＳ型電界効果トランジスタでは、ソース部及びドレイン部の面積を縮小することができる。ソース部及びドレイン部の面積の縮小は、寄生容量を低減する効果がある。さらに、ソース部及びドレイン部のコンタクトをＬＯＣＯＳ上に配置できるので、レイアウト設計の自由度が広がる効果もある。
（ａ）〜（ｄ）は本発明の実施例１における半導体装置の製造工程をそれぞれ示す工程断面図。 本発明の実施形態で製造される半導体装置の一例を示す断面図。 （ａ）〜（ｃ）は本発明の実施例１における半導体装置の製造工程をそれぞれ示す平面図。 （ａ）本発明の実施形態で製造される半導体装置の平面図、（ｂ）本発明の実施形態で製造される半導体装置のＡ−Ａ’での断面図。 （ａ）〜（ｄ）は本発明の実施例２における半導体装置の製造工程をそれぞれ示す工程断面図。 （ａ）〜（ｃ）は本発明の実施例２における半導体装置の製造工程をそれぞれ示す平面図。 （ａ）〜（ｄ）は本発明の実施例３における半導体装置の製造工程をそれぞれ示す工程断面図。 （ａ）〜（ｃ）は本発明の実施例３における半導体装置の製造工程をそれぞれ示す平面図。 本発明の実施例４における半導体装置の製造工程を示す断面図。 （ａ）従来技術の半導体装置の平面図、（ｂ）従来技術の半導体装置の平面図のＡ−Ａ’での断面図。
符号の説明
１…半導体基板としてのシリコン基板、２…素子分離領域、３…能動素子形成領域、４…下地膜（窒化シリコン膜、窒素イオン注入部）、５…フォトレジスト、６…ゲート絶縁膜、７…ゲート電極、８…ゲート部、９…ソース部、１０…ドレイン部、１１…エクステンション領域、１２…サイドウォール、１３…単結晶シリコン膜、１４…多結晶シリコン膜、１５…ソース（ドレイン）電気的接合（コンタクト）領域、１６…導電膜としてのシリサイド、１７…層間絶縁膜、１８…導通層、１９…電気配線、２０…能動素子形成領域保護膜、２１…窒素イオン注入領域、２２…単結晶シリコン膜、２３…多結晶シリコン膜またはアモルファスシリコン膜、２４…単結晶ＳｉＧｅ膜、２５…多結晶ＳｉＧｅ膜。

Claims (7)

  1. （ａ）素子分離領域と、上部に窒化シリコン膜が形成されている能動素子形成領域と、
    を有する半導体基板の、前記素子分離領域上の一部の領域及び前記窒化シリコン膜上を開口部とするレジストパターンを形成する工程と、
    （ｂ）前記開口部に窒素イオンを注入することにより、前記素子分離領域上に窒素イオン注入領域を形成する工程と、
    （ｃ）前記レジストパターン及び前記窒化シリコン膜を除去する工程と、
    （ｄ）前記能動素子形成領域上に、ゲート絶縁膜を形成する工程と、
    （ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
    （ｆ）前記能動素子形成領域にイオン注入することにより、前記能動素子形成領域にコンタクト領域を形成する工程と、
    （ｇ）前記ゲート電極の側面にサイドウォールを形成する工程と、
    （ｈ）前記能動素子形成領域上に単結晶シリコンを形成し、前記窒素イオン注入領域上に多結晶シリコン膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
  2. （ａ）素子分離領域と、上部に窒化シリコン膜が形成されている能動素子形成領域と、
    を有する半導体基板の、前記素子分離領域上の一部の領域及び前記窒化シリコン膜上を開口部とするレジストパターンを形成する工程と、
    （ｂ）前記開口部に窒素イオンを注入することにより、前記素子分離領域上に窒素イオン注入領域を形成する工程と、
    （ｃ）前記レジストパターン及び前記窒化シリコン膜を除去する工程と、
    （ｄ）前記能動素子領域上に、ゲート絶縁膜を形成する工程と、
    （ｅ）前記ゲート絶縁膜上に金属材料からなるゲート電極を形成する工程と、
    （ｆ）前記能動素子形成領域にイオン注入することにより、前記能動素子形成領域にコンタクト領域を形成する工程と、
    （ｇ）前記ゲート電極の側面にサイドウォールを形成する工程と、
    （ｈ）気相選択エピタキシャル成長法により５００℃以上６００℃以下で前記能動素子形成領域上に、単結晶シリコンを形成し、前記窒素イオン注入領域上に多結晶シリコン膜を形成する工程と、
    （ｉ）気相エピタキシャル成長法により５００℃以上６００℃以下で前記単結晶シリコン膜の上にシリコンとゲルマニウムの単結晶の混晶膜を形成し、前記多結晶シリコン膜の上にシリコンとゲルマニウムの多結晶の混晶膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記工程（ｈ）の後に、
    （ｈ−１）前記半導体基板に金属膜を形成する金属膜形成工程と、
    （ｈ−２）前記半導体基板を熱処理し、シリサイドを形成する工程と、
    （ｈ−３）前記半導体基板上のシリサイド化していない金属膜を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
  4. 請求項２記載の半導体装置の製造方法において、
    前記工程（ｉ）の後に、
    （ｉ−１）前記半導体基板に金属膜を形成する金属膜形成工程と、
    （ｉ−２）前記半導体基板を熱処理し、シリサイドを形成する工程と、
    （ｉ−３）前記半導体基板上のシリサイド化していない金属膜を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
  5. 請求項３または４記載の半導体装置の製造方法であって、更に、
    （ｊ）前記半導体基板上に層間絶縁膜を形成する工程と、
    （ｋ）前記シリサイド上の前記層間絶縁膜に開孔部を形成する工程と、
    （ｌ）前記開孔部に導電性材料を埋め込む工程と、
    （ｍ）前記層間絶縁膜上に、前記導電性材料を介して、前記シリサイドと電気的に接続する配線層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
  6. ＬＯＣＯＳと、ソース部及びドレイン部を含む能動素子形成領域と、を備える半導体基板と、
    前記能動素子形成領域にゲート絶縁膜を介して形成されたゲート電極と、
    前記ソース部及び前記ドレイン部の上方に形成された単結晶シリコン膜と、
    前記ＬＯＣＯＳ上に形成された多結晶シリコン膜と、を含み、
    前記ＬＯＣＯＳ上部には、窒素イオンが注入され、
    前記多結晶シリコンは前記単結晶シリコンに電気的に接続され、
    前記ＬＯＣＯＳは、前記多結晶シリコンに接するように形成されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記単結晶シリコン上及び前記多結晶シリコン上には、シリコン及びゲルマニウムを含む混晶層が形成されていることを特徴とする半導体装置。
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