JP4575002B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法、特に、絶縁膜上の半導体層に形成された素子を含む半導体装置の製造方法に関する。
半導体プロセスを用いて形成されたＭＯＳトランジスタを含む半導体装置が、例えば、特許文献１及び２に記載されている。
特許文献１に記載の半導体装置は、バルクの半導体基板表面に複数形成された溝に埋め込まれた素子分離絶縁膜と、半導体基板表面において素子分離絶縁膜によって分離された活性領域及び疑似領域と、活性領域上に形成されたゲート電極と、素子分離絶縁膜上にゲート電極と略同一の高さで形成された疑似導電膜と、ゲート電極及び疑似導電膜を覆う層間絶縁膜とを備えている。この半導体装置では、活性領域が過剰に研磨されるエロージョン及び溝内の絶縁膜の中央部が過剰に研磨されるディッシングの発生を、疑似領域によって抑制している。
特許文献１に記載の半導体装置は、バルクの半導体基板表面に複数形成された溝に埋め込まれた素子分離絶縁膜と、半導体基板表面において素子分離絶縁膜によって分離された活性領域及び疑似領域と、活性領域上に形成されたゲート電極と、素子分離絶縁膜上にゲート電極と略同一の高さで形成された疑似導電膜と、ゲート電極及び疑似導電膜を覆う層間絶縁膜とを備えている。この半導体装置では、活性領域が過剰に研磨されるエロージョン及び溝内の絶縁膜の中央部が過剰に研磨されるディッシングの発生を、疑似領域によって抑制している。
素子分離絶縁膜の形成は、バルクの半導体基板表面に形成された複数の溝に素子分離絶縁膜を埋め込んだ後、絶縁膜をＣＭＰ法によって研磨し、溝内のみに絶縁膜を残すことによって行われる。素子分離絶縁膜の研磨する際に、溝の面積に対して活性領域の面積が小さすぎると、絶縁膜の研磨に比較して活性領域の研磨が過度に進行するエロージョンが発生する場合がある。また、広い溝内に埋め込んだ素子分離絶縁膜を研磨する際には、素子分離絶縁膜の中央部が周辺部よりも薄くなるディッシングが発生する場合がある。
そこで、この半導体装置では、疑似領域を形成して実質的な活性領域の面積を増大させると同時に溝の面積の割合を小さくすることによって、エロージョンの発生を抑制するとともに、ディッシングの発生も抑制している。
また、疑似導電膜によって、層間絶縁膜の平坦化を向上させている。ゲート電極を覆う層間絶縁膜をＣＭＰ法で研磨して平坦化する際には、研磨速度が下地パターンの高低差に大きく依存する。ゲート電極は活性領域から突出する部分であるためにゲート電極が疎な部分では下地パターンの高低差が大きくなり層間絶縁膜の研磨速度が膜内でばらつく。そこで、ゲート電極と略同一の高さを有する疑似電極を配置して突出部分を密にすることによって下地の高低差を低減している。
また、疑似導電膜によって、層間絶縁膜の平坦化を向上させている。ゲート電極を覆う層間絶縁膜をＣＭＰ法で研磨して平坦化する際には、研磨速度が下地パターンの高低差に大きく依存する。ゲート電極は活性領域から突出する部分であるためにゲート電極が疎な部分では下地パターンの高低差が大きくなり層間絶縁膜の研磨速度が膜内でばらつく。そこで、ゲート電極と略同一の高さを有する疑似電極を配置して突出部分を密にすることによって下地の高低差を低減している。
特許文献２に記載の半導体装置でも、特許文献１と同様に、疑似領域（ダミー素子領域）、疑似導電膜（ダミーゲート電極）が形成されている。この半導体装置では、さらに、ダミーゲート電極がフローティング状態になるのを避けるために、ダミー電極が疑似領域に電気的に接続されている。具体的には、ダミーゲート電極の一部を疑似領域上に形成し、ダミーゲート電極と疑似領域とをチタンシリサイド層によって接続している。
ところで、近年、消費電力の低減を目的として、ＭＯＳトランジスタをＳＯＩ(Silicon On Insulator)基板を用いて製造することがある。特に、ＳＯＩ層（絶縁膜上の半導体層）を薄くすることで短チャンネル効果を抑制して完全空乏層で動作させる完全空乏層型ＳＯＩは、低消費電力化の効果が大きい。完全空乏層型ＳＯＩは、ＳＯＩ層を５０ｎｍ以下に薄くするためシート抵抗値が増大する。このため、ソースドレインにシリコンをエピタキシャル成長させてソースドレインをチャンネル層よりも厚く形成することによって、シート抵抗値の低減を図る方法が提案されている（非特許文献１）。
特開２０００−１５０８０６号公報（第５−６頁、図２）
特開平１１−３９９２号公報（第４−５頁、図１−４）
R. Chau et al., "A 50nm depleted-substrate CMOS transistor (DST)", IEDM 2001, pp. 621--624
完全空乏層ＳＯＩのように極端に薄いＳＯＩ層上にシリコンをエピタキシャル成長させる場合、一般的な成長温度（例えば８００℃）でエピタキシャル成長を行うと、ＳＯＩ層のシリコンが凝集するので、ＳＯＩ層が凝集しないような低温（例えば７００℃以下）でエピタキシャル成長を実行する必要がある。ところが、本発明者は、低温でのエピタキシャル成長では、成長速度は、ガス濃度や圧力等の成長条件よりも、下地パターン上に露出しているシリコンの密度に強く依存することを発見した。
図１は、半導体ウエハにおけるシリコンのパターンレシオが高い部分（密部）と低い部分（疎部）とを説明する説明図である。ここで、シリコンのパターンレシオとは、シリコンのエピタキシャル成長において下地に露出するシリコンの面積の下地の面積に対する割合である。成長速度ｖは、パターンレシオ１００％の場合の成長速度ｖ０を基準としてｖ／ｖ０で表している。図１（ｂ）は、ウエハにおける密部であり、外側の矩形で囲まれる部分が密部の全体を表し、黒塗り部分がシリコンの露出部分を表す。密部のパターンレシオは、外側の矩形に囲まれた密部全体の面積に対する黒塗り部分の面積の比であり、例えば８０％以上である。図１（ｃ）は、ウエハにおける疎部であり、外側の矩形で囲まれる部分が疎部の全体を表し、黒塗り部分がシリコンの露出部分を表す。疎部のパターンレシオは、外側の矩形に囲まれた疎部全体の面積に対する黒塗り部分の面積の比であり、例えば１０％以下である。
図２は、低温でのシリコンのエピタキシャル成長において、ｘ軸及びｙ軸に沿って成長速度を測定した結果である。図２（ａ）、（ｂ）の横軸ｘ、ｙは、図１（ａ）に示すようにウエハの中心を原点としたｘ軸、ｙ軸の座標である。ｘ軸及びｙ軸は、チップ形成部分のエッジにおいて座標値が１となるようにしている。図中、密部の測定結果は、ウエハ全体が密部（パターンレシオ８０％以上）である場合であり、疎部の測定結果はウエハ全体が疎部（パターンレシオ１０％以下）である場合である。また、この測定では、シリコンを気相エピタキシー(VPE: Vapor Phase Epitaxy)法によってエピタキシャル成長させて成長速度を測定した。シリコンを成長させるためのガスとしてＳｉＨ２Ｃｌ２を使用し、素子分離絶縁膜に付着するシリコンをエッチングするガスとしてＨＣｌを使用し、雰囲気温度７３０℃でエピタキシャル成長を実行した。
図２（ａ）、（ｂ）を参照すると、低温でのシリコンのエピタキシャル成長では、同一プロセス、即ち、使用ガス、雰囲気温度等の成長条件が同一でも、ｘ軸及びｙ軸に沿って測定した場合の何れの場合も、シリコンのパターンレシオが低い１０％以下（疎部の場合）には、パターンレシオが８０％以上の場合（密部の場合）に比較して成長速度が遅くなることが分かる。
従って、同一プロセスで低温エピタキシャル成長させる場合でも、同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンのパターンレシオが異なる場合、即ち、シリコンの露出密度が場所によってばらついている場合には、成長速度が場所によってばらついて、露出密度が高い部分では低い部分よりもエピタキシャル層の膜厚が厚くなり、膜厚が均一にならない。
従って、同一プロセスで低温エピタキシャル成長させる場合でも、同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンのパターンレシオが異なる場合、即ち、シリコンの露出密度が場所によってばらついている場合には、成長速度が場所によってばらついて、露出密度が高い部分では低い部分よりもエピタキシャル層の膜厚が厚くなり、膜厚が均一にならない。
しかしながら、低温でのエピタキシャル成長の成長速度が、シリコンの露出密度に依存する問題については、上記特許文献１及び２、上記非特許文献１の何れにも記載されていない。特許文献１及び２は、何れも、シリコンからなる疑似導電膜及び疑似領域を形成するものであるが、疑似導電膜は、ＳＯＩ層から突出する突出部分を密にするものであり、疑似領域は、素子分離絶縁膜の研磨の際のエロージョンやディッシングを防止するために素子分離絶縁膜に対してＳＯＩ層のシリコンの領域が小さく成り過ぎないようにするものであり、シリコンの露出密度を調整するものではない。
本発明に係る半導体装置の製造方法は、第１の絶縁膜と、第１の領域及び当該第１の領域によって分離される第２の領域を有し前記第１の絶縁膜上に形成された第１の物質からなる第１の層と、を含む基板を準備するステップと、前記第１の層の前記第１の領域に第２の絶縁膜を形成するステップと、前記第２の領域上に前記第２の領域の周囲が露出されるように第３の絶縁膜を形成するステップと、前記第３の絶縁膜上に前記第１の物質によって第１の電極を形成するステップと、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上でエピタキシャル成長速度を均一に制御するために、前記エピタキシャル成長の際に表面が露出する状態で前記第２の絶縁膜の表面上に形成された前記第１の物質からなる第３の領域、又は前記エピタキシャル成長の際に表面が露出する状態で前記第２の絶縁膜に埋め込まれた前記第１の物質からなる第３の領域の少なくとも一方を形成することにより、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、前記第３の領域によってシリコンの露出面積を調整する調整ステップと、前記第１の電極上と、前記第３の絶縁膜の周囲に露出された前記第２の領域上と、前記第３の領域上とに前記第１の物質をエピタキシャル成長するステップと、を含んでいる。前記第１の物質はシリコンであり、前記第２の領域を形成するシリコンは単結晶シリコンであり、前記第１の電極を形成するシリコンは多結晶シリコンであり、前記第１の電極は、完全空乏層で動作するＭＯＳトランジスタのゲート電極である。ここで、第２の領域の周囲が露出するとは、第３の絶縁膜の全周にわたって第２の領域の周囲が露出する場合、及び第３の絶縁膜の周囲の一部に第２の領域が露出する場合を含む。
この半導体装置の製造方法では、エピタキシャル成長の際に表面が露出する状態で第２の絶縁膜の表面上に形成された第１の物質からなる第３の領域、又はエピタキシャル成長の際に表面が露出する状態で第２の絶縁膜に埋め込まれた第１の物質からなる第３の領域の少なくとも一方を形成して、エピタキシャル成長時に、下地パターンに露出する第１の物質の露出面積を調整することにより、第１の物質のエピタキシャル成長の速度を制御することが可能である。
また、同一プロセスが実行される同一チップ上、同一ウエハ上、又は複数のウエハ上でのレイアウトに応じて第３の領域によってシリコンの露出密度が均一になるように面積を調整すれば、同一プロセスが実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で成長速度を均一にしてエピタキシャル層の膜厚を均一にすることができる。
（１）第１実施形態
第１実施形態では、素子分離絶縁膜上に疑似電極を形成してシリコンの露出面積を調整する。
図３乃至図５は、本発明の第１実施形態に係るＳＯＩ半導体装置の製造方法を説明するための断面図である。このＳＯＩ半導体装置は、例えば、完全空乏層で動作する完全空乏層型のＳＯＩ半導体装置である。また、ＳＯＩ半導体装置は、部分空乏層型のＳＯＩ半導体装置であっても良い。本発明は、ＳＯＩ層が例えば５０ｎｍ以下のように極端に薄く形成されるＳＯＩ半導体装置に特に有効であるが、後述するような低温エピタキシャル成長を含む製造方法で製造される半導体装置であれば、どのような半導体装置にも適用可能である。
第１実施形態では、素子分離絶縁膜上に疑似電極を形成してシリコンの露出面積を調整する。
図３乃至図５は、本発明の第１実施形態に係るＳＯＩ半導体装置の製造方法を説明するための断面図である。このＳＯＩ半導体装置は、例えば、完全空乏層で動作する完全空乏層型のＳＯＩ半導体装置である。また、ＳＯＩ半導体装置は、部分空乏層型のＳＯＩ半導体装置であっても良い。本発明は、ＳＯＩ層が例えば５０ｎｍ以下のように極端に薄く形成されるＳＯＩ半導体装置に特に有効であるが、後述するような低温エピタキシャル成長を含む製造方法で製造される半導体装置であれば、どのような半導体装置にも適用可能である。
図３（ａ）に示すように、シリコンの支持基板１、埋め込み酸化膜である絶縁膜２、単結晶シリコンの半導体層（ＳＯＩ層）３からなるＳＯＩ基板を準備する。ＳＯＩ基板は、この構成に限らず、絶縁膜上にシリコン層が形成された構造であれば良い。例えば、絶縁膜としてサファイアを用いるＳＯＳ(Silicon On Sapphire)基板であっても良い。
次に、図３（ｂ）に示すように、公知の局所酸化法(LOCOS: LoCal Oxidation of Silicon)によって半導体層３のシリコンを局所的に酸化し、酸化シリコンからなる素子分離絶縁膜４を形成し、素子分離絶縁膜４によって分離された素子領域５を形成する。局所酸化法による酸化は、例えば、窒化膜をマスクとした選択酸化によって実行する。半導体層３の表面を薄く熱酸化し、ＣＶＤ(Chemical Vapor Deposition)法によってＳｉ３Ｎ４を堆積する。Ｓｉ３Ｎ４をパターニングして素子分離絶縁膜４を形成する領域を開口し、開口部に露出した半導体層３を膜厚の半分程度エッチングした後、熱酸化を行い、Ｓｉ３Ｎ４及び開口部以外に在る熱酸化膜を除去して、素子分離絶縁膜４を形成する。
次に、図３（ｂ）に示すように、公知の局所酸化法(LOCOS: LoCal Oxidation of Silicon)によって半導体層３のシリコンを局所的に酸化し、酸化シリコンからなる素子分離絶縁膜４を形成し、素子分離絶縁膜４によって分離された素子領域５を形成する。局所酸化法による酸化は、例えば、窒化膜をマスクとした選択酸化によって実行する。半導体層３の表面を薄く熱酸化し、ＣＶＤ(Chemical Vapor Deposition)法によってＳｉ３Ｎ４を堆積する。Ｓｉ３Ｎ４をパターニングして素子分離絶縁膜４を形成する領域を開口し、開口部に露出した半導体層３を膜厚の半分程度エッチングした後、熱酸化を行い、Ｓｉ３Ｎ４及び開口部以外に在る熱酸化膜を除去して、素子分離絶縁膜４を形成する。
次に、図３（ｃ）に示すように、素子領域５の表面に酸化シリコンからなる絶縁膜６を形成し、ＣＶＤ法によってポリシリコン層７を堆積する。絶縁膜６の形成は、熱酸化法等を用いて形成する。
次に、図４（ｄ）に示すように、ポリシリコン７及び絶縁膜６をパターニングし、ゲート絶縁膜６ａ及びゲート電極７ａ、疑似電極７ｂを形成する。疑似電極７ｂは、半導体装置の動作に不要な電極である。疑似電極７ｂを形成する目的は、その後にソースドレイン領域（ゲート絶縁膜６ａの両側に露出する素子領域５）にシリコンを追加して低温でエピタキシャル成長する際に、その成長速度が所望の速度になるように下地に露出するシリコンの面積（シリコンの露出面積）、即ちシリコンの露出面積の割合であるパターンレシオを調整するためである。シリコンの露出面積としては、ゲート電極７ａの上部、ゲート絶縁膜６ａの両側に露出する素子領域５（ソースドレイン領域となる領域）とが在るが、ゲート電極７ａの上部、及びゲート絶縁膜６ａの両側に露出する素子領域５の露出面積が所望の成長速度の実現に充分でない場合に、ポリシリコンからなる疑似電極７ｂを形成することによって露出面積を補う。即ち、ゲート電極７ａの上部、ソースドレイン領域、及び疑似電極７ｂを合わせたシリコンの露出面積が、その後の低温でのエピタキシャル成長において所望の成長速度を実現するように、疑似電極７ｂの露出面積を調整する。疑似電極７ｂの配置及び面積は、所定の成長速度を実現するために必要なパターンレシオになるように選択する。
次に、図４（ｄ）に示すように、ポリシリコン７及び絶縁膜６をパターニングし、ゲート絶縁膜６ａ及びゲート電極７ａ、疑似電極７ｂを形成する。疑似電極７ｂは、半導体装置の動作に不要な電極である。疑似電極７ｂを形成する目的は、その後にソースドレイン領域（ゲート絶縁膜６ａの両側に露出する素子領域５）にシリコンを追加して低温でエピタキシャル成長する際に、その成長速度が所望の速度になるように下地に露出するシリコンの面積（シリコンの露出面積）、即ちシリコンの露出面積の割合であるパターンレシオを調整するためである。シリコンの露出面積としては、ゲート電極７ａの上部、ゲート絶縁膜６ａの両側に露出する素子領域５（ソースドレイン領域となる領域）とが在るが、ゲート電極７ａの上部、及びゲート絶縁膜６ａの両側に露出する素子領域５の露出面積が所望の成長速度の実現に充分でない場合に、ポリシリコンからなる疑似電極７ｂを形成することによって露出面積を補う。即ち、ゲート電極７ａの上部、ソースドレイン領域、及び疑似電極７ｂを合わせたシリコンの露出面積が、その後の低温でのエピタキシャル成長において所望の成長速度を実現するように、疑似電極７ｂの露出面積を調整する。疑似電極７ｂの配置及び面積は、所定の成長速度を実現するために必要なパターンレシオになるように選択する。
また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、場所に応じて疑似電極７ｂによってシリコンの露出面積を調整する。疑似電極７ｂの配置及び面積は、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように選択する。
次に、図４（ｅ）に示すように、シリコン窒化膜又はシリコン酸化膜をＣＶＤ法により堆積した後、エッチバックして、ゲート電極７ａ及び疑似電極７ｂの側面にサイドウォール８ａ及び８ｂを夫々形成する。
次に、図４（ｆ）に示すように、ゲート絶縁膜６ａの両側に露出する素子領域５にシリコンをエピタキシャル成長させ、ゲート絶縁膜６ａの両側の素子領域５の表面にエピタキシャル層９を形成する。この結果、ゲート絶縁膜６ａの両側では、エピタキシャル層９の膜厚分だけシリコンの膜厚が厚くなり、シート抵抗値を低減できる。
次に、図４（ｆ）に示すように、ゲート絶縁膜６ａの両側に露出する素子領域５にシリコンをエピタキシャル成長させ、ゲート絶縁膜６ａの両側の素子領域５の表面にエピタキシャル層９を形成する。この結果、ゲート絶縁膜６ａの両側では、エピタキシャル層９の膜厚分だけシリコンの膜厚が厚くなり、シート抵抗値を低減できる。
エピタキシャル成長には、例えば気相エピタキシー(VPE: Vapor Phase Epitaxy)法を使用する。成長条件としては、例えば、シリコンを成長させるためのガスをＳｉＣｌ４、素子分離絶縁膜４等に付着するシリコンをエッチングするガスをＣｌ２、雰囲気温度を７３０℃とする。このエピタキシャル成長の際には、上述したように疑似電極７ｂによって下地パターンのシリコンのパターンレシオが調整されているので、シリコンの成長速度を所望の値に制御できる。また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、疑似電極７ｂによってシリコンの露出面積が調整されているので、同一チップ上、同一ウエハ上、又は複数のウエハ上で成長速度がばらつくことを防止でき、均一かつ所望の成長速度で、均一な膜厚のエピタキシャル層９を成長させることができる。
なお、エピタキシャル層９の形成の際に、ゲート電極７ａの上部及び疑似電極７ｂ上にもシリコンがエピタキシャル成長されるので、ゲート電極７ａの上部及び疑似電極７ｂを所望の膜厚に形成するには、ポリシリコン層７とエピタキシャル層９とを合わせた膜厚が所望の膜厚になるように決める。
次に、エピタキシャル層９に不純物イオンを注入して、ゲート絶縁膜６ａの両側にソースドレイン領域を形成する。
次に、エピタキシャル層９に不純物イオンを注入して、ゲート絶縁膜６ａの両側にソースドレイン領域を形成する。
その後、図５に示すように、酸化シリコン又は窒化シリコンをＣＶＤ法によって堆積して層間絶縁膜１０を形成し、ソースドレイン領域を露出する開口部を形成し、ソースドレイン領域に接続されるコンタクトプラグ１１、及びコンタクトプラグ１１に接続される配線パターン１２を形成する。
〔作用効果〕
第１実施形態に係るＳＯＩ半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比（パターンレシオ）を疑似電極７ｂを用いて調整し、成長速度を所望の速度に制御することができる。
〔作用効果〕
第１実施形態に係るＳＯＩ半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比（パターンレシオ）を疑似電極７ｂを用いて調整し、成長速度を所望の速度に制御することができる。
また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望成長速度を実現するパターンレシオになるように、疑似電極７ｂによってシリコンの露出面積を調整する。これにより、同一チップ上、同一ウエハ上、又は複数のウエハ上で均一かつ所望の成長速度で均一な膜厚のエピタキシャル層９を成長させることができる。
また、疑似電極７ｂの形成のみで、低温エピタキシャル成長の成長速度を制御することができる。
（２）第２実施形態
第２実施形態では、素子分離絶縁膜上に疑似領域を形成してシリコンの露出面積を調整する。
（２）第２実施形態
第２実施形態では、素子分離絶縁膜上に疑似領域を形成してシリコンの露出面積を調整する。
図６乃至図８は、本発明の第２実施形態に係るＳＯＩ半導体装置の製造方法を説明するための断面図である。
図６（ａ）に示すように、第１実施形態と同様のＳＯＩ基板を準備する。
次に、図６（ｂ）に示すように、公知の局所酸化法(LOCOS: LoCal Oxidation of Silicon)によって半導体層３のシリコンを局所的に酸化し、酸化シリコンからなる素子分離絶縁膜４を形成する。但し、本実施形態では、素子分離絶縁膜４によって分離される素子領域５ａの他に疑似領域５ｂを形成する。素子領域５ａは、ＭＯＳトランジスタが形成される領域であり、疑似領域５ｂは、ＭＯＳトランジスタが形成されず、半導体装置の動作に不要な領域である。
図６（ａ）に示すように、第１実施形態と同様のＳＯＩ基板を準備する。
次に、図６（ｂ）に示すように、公知の局所酸化法(LOCOS: LoCal Oxidation of Silicon)によって半導体層３のシリコンを局所的に酸化し、酸化シリコンからなる素子分離絶縁膜４を形成する。但し、本実施形態では、素子分離絶縁膜４によって分離される素子領域５ａの他に疑似領域５ｂを形成する。素子領域５ａは、ＭＯＳトランジスタが形成される領域であり、疑似領域５ｂは、ＭＯＳトランジスタが形成されず、半導体装置の動作に不要な領域である。
上述したように、シリコンの露出面積としては、ゲート電極７ａの上部、ゲート絶縁膜６ａの両側に露出する素子領域５ａ（ソースドレイン領域となる領域）とが在るが、ゲート電極７ａの上部、及びゲート絶縁膜６ａの両側に露出する素子領域５ａの露出面積が所望の成長速度の実現に充分でない場合に、疑似領域５ｂを形成することによって露出面積を補う。即ち、ゲート電極７ａの上部、ゲート絶縁膜６ａの両側に露出する素子領域５ａ、及び疑似領域５ｂを合わせたシリコンの露出面積が、その後の低温でのエピタキシャル成長において所望の成長速度を実現するように、疑似電極７ｂの露出面積を調整する。疑似電極７ｂの配置及び面積は、所定の成長速度を実現するために必要なパターンレシオになるように選択する。
また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、場所に応じて疑似領域５ｂによってシリコンの露出面積を調整する。疑似領域５ｂの配置及び面積は、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように選択する。
次に、図６（ｃ）に示すように、素子領域５ａ及び疑似領域５ｂの表面に酸化シリコンからなる絶縁膜６ａ及び６ｂを形成し、ＣＶＤ法によってポリシリコン層７を堆積する。絶縁膜６ａ及び６ｂの形成は、熱酸化法等を用いて形成する。
次に、図７（ｄ）に示すように、ポリシリコン７及び絶縁膜６ａ及び６ｂをパターニングし、ゲート絶縁膜６ａ及びゲート電極７ａを形成する。
次に、図７（ｄ）に示すように、ポリシリコン７及び絶縁膜６ａ及び６ｂをパターニングし、ゲート絶縁膜６ａ及びゲート電極７ａを形成する。
次に、図７（ｅ）に示すように、シリコン窒化膜又はシリコン酸化膜をＣＶＤ法により堆積した後、エッチバックして、ゲート電極７ａの側面にサイドウォール８ａを形成する。
次に、図７（ｆ）に示すように、ゲート絶縁膜６ａの両側に露出する素子領域５ａの表面、及び疑似領域５ｂの表面にシリコンをエピタキシャル成長させ、ゲート絶縁膜６ａの両側の素子領域５ａの表面にエピタキシャル層９ａ、疑似領域５ｂの表面にエピタキシャル層９ｂを形成する。エピタキシャル層９ａは、ソースドレイン領域の厚さを増加させてシート抵抗値を低減するために形成する。エピタキシャル成長は、第１実施形態と同様の成長条件で実行する。
次に、図７（ｆ）に示すように、ゲート絶縁膜６ａの両側に露出する素子領域５ａの表面、及び疑似領域５ｂの表面にシリコンをエピタキシャル成長させ、ゲート絶縁膜６ａの両側の素子領域５ａの表面にエピタキシャル層９ａ、疑似領域５ｂの表面にエピタキシャル層９ｂを形成する。エピタキシャル層９ａは、ソースドレイン領域の厚さを増加させてシート抵抗値を低減するために形成する。エピタキシャル成長は、第１実施形態と同様の成長条件で実行する。
このエピタキシャル成長の際には、上述したように疑似領域５ｂによって下地パターンのシリコンのパターンレシオが調整されているので、シリコンの成長速度を所望の値に制御できる。また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、疑似領域５ｂによってシリコンの露出面積が調整されているので、同一チップ上、同一ウエハ上、又は複数のウエハ上で均一かつ所望の成長速度で均一な膜厚のエピタキシャル層９ａを成長させることができる。
次に、エピタキシャル層９ａに不純物イオンを注入、熱処理して、ゲート絶縁膜６ａの両側にソースドレイン領域を形成する。
その後、図８に示すように、酸化シリコン又は窒化シリコンをＣＶＤ法によって堆積して層間絶縁膜１０を形成し、ソースドレイン領域を露出する開口部を形成し、ソースドレイン領域に接続されるコンタクトプラグ１１、及びコンタクトプラグ１１に接続される配線パターン１２を形成する。
その後、図８に示すように、酸化シリコン又は窒化シリコンをＣＶＤ法によって堆積して層間絶縁膜１０を形成し、ソースドレイン領域を露出する開口部を形成し、ソースドレイン領域に接続されるコンタクトプラグ１１、及びコンタクトプラグ１１に接続される配線パターン１２を形成する。
〔作用効果〕
第２実施形態に係るＳＯＩ半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比（パターンレシオ）を疑似領域５ｂを用いて調整し、成長速度を所望の速度に制御することができる。
第２実施形態に係るＳＯＩ半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比（パターンレシオ）を疑似領域５ｂを用いて調整し、成長速度を所望の速度に制御することができる。
また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、疑似領域５ｂによってシリコンの露出面積を調整し、同一チップ上、同一ウエハ上、又は複数のウエハ上で均一かつ所望の成長速度で均一な膜厚のエピタキシャル層９ａを成長させることができる。
また、疑似領域５ｂの形成のみで、シリコンの露出面積を調整し、低温エピタキシャル成長の成長速度を制御することができる。
（３）第３実施形態
第３実施形態では、素子分離絶縁膜上に疑似電極及び疑似領域の両方を形成してシリコンの露出面積を調整する。
（３）第３実施形態
第３実施形態では、素子分離絶縁膜上に疑似電極及び疑似領域の両方を形成してシリコンの露出面積を調整する。
図９乃至図１１は、本発明の第３実施形態に係るＳＯＩ半導体装置の製造方法を説明するための断面図である。
図９（ａ）に示すように、第１実施形態と同様のＳＯＩ基板を準備する。
次に、図９（ｂ）に示すように、第２実施形態と同様にして、半導体層３に素子分離絶縁膜４を形成し、素子領域５ａ及び疑似領域５ｂを形成する。
図９（ａ）に示すように、第１実施形態と同様のＳＯＩ基板を準備する。
次に、図９（ｂ）に示すように、第２実施形態と同様にして、半導体層３に素子分離絶縁膜４を形成し、素子領域５ａ及び疑似領域５ｂを形成する。
次に、図９（ｃ）に示すように、素子領域５ａ及び疑似領域５ｂの表面に酸化シリコンからなる絶縁膜６ａ及び６ｂを形成し、ＣＶＤ法によってポリシリコン層７を堆積する。絶縁膜６ａ及び６ｂの形成は、熱酸化法等を用いて形成する。
次に、図１０（ｄ）に示すように、ポリシリコン７及び絶縁膜６ａ及び６ｂをパターニングし、ゲート絶縁膜６ａ及びゲート電極７ａと、疑似電極７ｂとを形成する。
次に、図１０（ｄ）に示すように、ポリシリコン７及び絶縁膜６ａ及び６ｂをパターニングし、ゲート絶縁膜６ａ及びゲート電極７ａと、疑似電極７ｂとを形成する。
上述したように、シリコンの露出面積としては、ゲート電極７ａの上部、ゲート絶縁膜６ａの両側に露出する素子領域５ａ（ソースドレイン領域となる領域）とが在るが、ゲート電極７ａの上部、及びゲート絶縁膜６ａの両側に露出する素子領域５ａの露出面積が所望の成長速度の実現に充分でない場合に、疑似領域５ｂ及び疑似電極７ｂを形成することによって露出面積を補う。即ち、ゲート電極７ａの上部、ゲート絶縁膜６ａの両側に露出する素子領域５ａと、疑似領域５ｂ及び疑似電極７ｂとを合わせたシリコンの露出面積が、その後の低温でのエピタキシャル成長において所望の成長速度を実現するように、疑似領域５ｂ及び疑似電極７ｂの露出面積を調整する。疑似領域５ｂ及び疑似電極７ｂの配置及び面積は、所定の成長速度を実現するために必要なパターンレシオになるように選択する。
また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、場所に応じて疑似領域５ｂ及び疑似電極７ｂによってシリコンの露出面積を調整する。疑似領域５ｂ及び疑似電極７ｂの配置及び面積は、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように選択する。
次に、図１０（ｅ）に示すように、シリコン窒化膜又はシリコン酸化膜をＣＶＤ法により堆積した後、エッチバックして、ゲート電極７ａ及び疑似電極７ｂの側面にサイドウォール８ａ及び８ｂを夫々形成する。
次に、図１０（ｆ）に示すように、ゲート絶縁膜６ａの両側に露出する素子領域５ａの表面、及び疑似領域５ｂの表面にシリコンをエピタキシャル成長させ、ゲート絶縁膜６ａの両側の素子領域５ａの表面にエピタキシャル層９ａ、疑似領域５ｂの表面にエピタキシャル層９ｂを形成する。エピタキシャル層９ａは、ソースドレイン領域の厚さを増加させてシート抵抗値を低減するために形成する。エピタキシャル成長は、第１実施形態と同様の成長条件で実行する。
次に、図１０（ｆ）に示すように、ゲート絶縁膜６ａの両側に露出する素子領域５ａの表面、及び疑似領域５ｂの表面にシリコンをエピタキシャル成長させ、ゲート絶縁膜６ａの両側の素子領域５ａの表面にエピタキシャル層９ａ、疑似領域５ｂの表面にエピタキシャル層９ｂを形成する。エピタキシャル層９ａは、ソースドレイン領域の厚さを増加させてシート抵抗値を低減するために形成する。エピタキシャル成長は、第１実施形態と同様の成長条件で実行する。
このエピタキシャル成長の際には、上述したように疑似領域５ｂ及び疑似電極７ｂによって下地パターンのシリコンのパターンレシオが調整されているので、シリコンの成長速度を所望の値に制御できる。また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、疑似領域５ｂ及び疑似電極７ｂによってシリコンの露出面積が調整されているので、同一チップ上、同一ウエハ上、又は複数のウエハ上で均一かつ所望の成長速度で均一な膜厚のエピタキシャル層９ａを成長させることができる。
次に、エピタキシャル層９ａに不純物イオンを注入、熱処理して、ゲート絶縁膜６ａの両側にソースドレイン領域を形成する。
その後、図１１に示すように、酸化シリコン又は窒化シリコンをＣＶＤ法によって堆積して層間絶縁膜１０を形成し、ソースドレイン領域を露出する開口部を形成し、ソースドレイン領域に接続されるコンタクトプラグ１１、及びコンタクトプラグ１１に接続される配線パターン１２を形成する。
その後、図１１に示すように、酸化シリコン又は窒化シリコンをＣＶＤ法によって堆積して層間絶縁膜１０を形成し、ソースドレイン領域を露出する開口部を形成し、ソースドレイン領域に接続されるコンタクトプラグ１１、及びコンタクトプラグ１１に接続される配線パターン１２を形成する。
〔作用効果〕
第３実施形態に係るＳＯＩ半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比（パターンレシオ）を疑似領域５ｂ及び疑似電極７ｂを用いて調整し、成長速度を所望の速度に制御することができる。
第３実施形態に係るＳＯＩ半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比（パターンレシオ）を疑似領域５ｂ及び疑似電極７ｂを用いて調整し、成長速度を所望の速度に制御することができる。
また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、疑似領域５ｂ及び疑似電極７ｂによってシリコンの露出面積を調整し、同一チップ上、同一ウエハ上、又は複数のウエハ上で均一かつ所望の成長速度で均一な膜厚のエピタキシャル層９ａを成長させることができる。
また、疑似領域５ｂ及び疑似電極７ｂの両方を用いて、シリコンの露出面積を調整し、低温エピタキシャル成長の成長速度を制御するので、疑似領域５ｂ及び疑似電極７ｂの何れか一方を用いて露出面積を調整する場合に比較して調整の自由度が高い。
（４）第４実施形態
第４実施形態では、素子分離絶縁膜上に疑似領域を形成してシリコンの露出面積を調整する。
（４）第４実施形態
第４実施形態では、素子分離絶縁膜上に疑似領域を形成してシリコンの露出面積を調整する。
図１２乃至図１４は、本発明の第４実施形態に係るＳＯＩ半導体装置の製造方法を説明するための断面図である。
図１２（ａ）に示すように、第１実施形態と同様のＳＯＩ基板を準備する。
次に、図１２（ｂ）に示すように、公知のシャロートレンチ素子分離法(STI: Shallow Trench Isolation)によって半導体層３に局所的に絶縁膜を埋め込んで素子分離絶縁膜４を形成する。シャロートレンチ素子分離法による素子分離は、例えば、半導体層３上に素子分離絶縁膜４の形成領域を露出する窒化膜からなるパターンを形成し、窒化膜をマスクとして半導体層３をエッチングして溝を形成し、溝を埋めるように酸化シリコンを堆積後、酸化シリコンが溝内にのみ残るようにＣＭＰ法によって平坦化し、窒化膜をウェットエッチング等によって除去することによって実行される。シャロートレンチ分離法では、素子分離絶縁膜４の形成によって、素子領域５ａ及び疑似領域５ｂが形成される。素子領域５ａは、ＭＯＳトランジスタが形成される領域であり、疑似領域５ｂは、ＭＯＳトランジスタが形成されず、半導体装置の動作に不要な領域である。
図１２（ａ）に示すように、第１実施形態と同様のＳＯＩ基板を準備する。
次に、図１２（ｂ）に示すように、公知のシャロートレンチ素子分離法(STI: Shallow Trench Isolation)によって半導体層３に局所的に絶縁膜を埋め込んで素子分離絶縁膜４を形成する。シャロートレンチ素子分離法による素子分離は、例えば、半導体層３上に素子分離絶縁膜４の形成領域を露出する窒化膜からなるパターンを形成し、窒化膜をマスクとして半導体層３をエッチングして溝を形成し、溝を埋めるように酸化シリコンを堆積後、酸化シリコンが溝内にのみ残るようにＣＭＰ法によって平坦化し、窒化膜をウェットエッチング等によって除去することによって実行される。シャロートレンチ分離法では、素子分離絶縁膜４の形成によって、素子領域５ａ及び疑似領域５ｂが形成される。素子領域５ａは、ＭＯＳトランジスタが形成される領域であり、疑似領域５ｂは、ＭＯＳトランジスタが形成されず、半導体装置の動作に不要な領域である。
上述したように、シリコンの露出面積としては、ゲート電極７ａの上部、ゲート絶縁膜６ａの両側に露出する素子領域５ａ（ソースドレイン領域となる領域）とが在るが、ゲート電極７ａの上部、及びゲート絶縁膜６ａの両側に露出する素子領域５ａの露出面積が所望の成長速度の実現に充分でない場合に、疑似領域５ｂを形成することによって露出面積を補う。即ち、ゲート電極７ａの上部、ゲート絶縁膜６ａの両側に露出する素子領域５ａ、及び疑似領域５ｂを合わせたシリコンの露出面積が、その後の低温でのエピタキシャル成長において所望の成長速度を実現するように、疑似電極７ｂの露出面積を調整する。疑似電極７ｂの配置及び面積は、所定の成長速度を実現するために必要なパターンレシオになるように選択する。
また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、場所に応じて疑似領域５ｂによってシリコンの露出面積を調整する。疑似領域５ｂの配置及び面積は、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように選択する。
次に、図１２（ｃ）に示すように、素子領域５ａ及び疑似領域５ｂの表面に酸化シリコンからなる絶縁膜６ａ及び６ｂを形成し、ＣＶＤ法によってポリシリコン層７を堆積する。絶縁膜６ａ及び６ｂの形成は、熱酸化法等を用いて形成する。
次に、図１３（ｄ）に示すように、ポリシリコン７及び絶縁膜６ａ及び６ｂをパターニングし、ゲート絶縁膜６ａ及びゲート電極７ａを形成する。
次に、図１３（ｄ）に示すように、ポリシリコン７及び絶縁膜６ａ及び６ｂをパターニングし、ゲート絶縁膜６ａ及びゲート電極７ａを形成する。
次に、図１３（ｅ）に示すように、シリコン窒化膜又はシリコン酸化膜をＣＶＤ法により堆積した後、エッチバックして、ゲート電極７ａの側面にサイドウォール８ａを形成する。
次に、図１３（ｆ）に示すように、ゲート絶縁膜６ａの両側に露出する素子領域５ａの表面、及び疑似領域５ｂの表面にシリコンをエピタキシャル成長させ、ゲート絶縁膜６ａの両側の素子領域５ａの表面にエピタキシャル層９ａ、疑似領域５ｂの表面にエピタキシャル層９ｂを形成する。エピタキシャル層９ａは、ソースドレイン領域の厚さを増加させてシート抵抗値を低減するために形成する。エピタキシャル成長は、第１実施形態と同様の成長条件で実行する。
次に、図１３（ｆ）に示すように、ゲート絶縁膜６ａの両側に露出する素子領域５ａの表面、及び疑似領域５ｂの表面にシリコンをエピタキシャル成長させ、ゲート絶縁膜６ａの両側の素子領域５ａの表面にエピタキシャル層９ａ、疑似領域５ｂの表面にエピタキシャル層９ｂを形成する。エピタキシャル層９ａは、ソースドレイン領域の厚さを増加させてシート抵抗値を低減するために形成する。エピタキシャル成長は、第１実施形態と同様の成長条件で実行する。
このエピタキシャル成長の際には、上述したように疑似領域５ｂによって下地パターンのシリコンのパターンレシオが調整されているので、シリコンの成長速度を所望の値に制御できる。また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、疑似領域５ｂによってシリコンの露出面積が調整されているので、同一チップ上、同一ウエハ上、又は複数のウエハ上で均一かつ所望の成長速度で均一な膜厚のエピタキシャル層９ａを成長させることができる。
次に、エピタキシャル層９ａに不純物イオンを注入、熱処理して、ゲート絶縁膜６ａの両側にソースドレイン領域を形成する。
その後、図１４に示すように、酸化シリコン又は窒化シリコンをＣＶＤ法によって堆積して層間絶縁膜１０を形成し、ソースドレイン領域を露出する開口部を形成し、ソースドレイン領域に接続されるコンタクトプラグ１１、及びコンタクトプラグ１１に接続される配線パターン１２を形成する。
その後、図１４に示すように、酸化シリコン又は窒化シリコンをＣＶＤ法によって堆積して層間絶縁膜１０を形成し、ソースドレイン領域を露出する開口部を形成し、ソースドレイン領域に接続されるコンタクトプラグ１１、及びコンタクトプラグ１１に接続される配線パターン１２を形成する。
〔作用効果〕
第４実施形態に係るＳＯＩ半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比（パターンレシオ）を疑似領域５ｂを用いて調整し、成長速度を所望の速度に制御することができる。
第４実施形態に係るＳＯＩ半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比（パターンレシオ）を疑似領域５ｂを用いて調整し、成長速度を所望の速度に制御することができる。
また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、疑似領域５ｂによってシリコンの露出面積を調整し、同一チップ上、同一ウエハ上、又は複数のウエハ上で均一かつ所望の成長速度で均一な膜厚のエピタキシャル層９ａを成長させることができる。
また、疑似領域５ｂの形成のみで、シリコンの露出面積を調整し、低温エピタキシャル成長の成長速度を制御することができる。
（５）第５実施形態
第５実施形態では、素子分離絶縁膜上に疑似電極及び疑似領域の両方を形成してシリコンの露出面積を調整する。
（５）第５実施形態
第５実施形態では、素子分離絶縁膜上に疑似電極及び疑似領域の両方を形成してシリコンの露出面積を調整する。
図１５乃至図１７は、本発明の第５実施形態に係るＳＯＩ半導体装置の製造方法を説明するための断面図である。
図１５（ａ）に示すように、第１実施形態と同様のＳＯＩ基板を準備する。
次に、図１５（ｂ）に示すように、公知のシャロートレンチ素子分離法によって半導体層３に局所的に絶縁膜を埋め込んで素子分離絶縁膜４を形成し、素子領域５ａ及び疑似領域５ｂを形成する。素子領域５ａは、ＭＯＳトランジスタが形成される領域であり、疑似領域５ｂは、ＭＯＳトランジスタが形成されず、半導体装置の動作に不要な領域である。
図１５（ａ）に示すように、第１実施形態と同様のＳＯＩ基板を準備する。
次に、図１５（ｂ）に示すように、公知のシャロートレンチ素子分離法によって半導体層３に局所的に絶縁膜を埋め込んで素子分離絶縁膜４を形成し、素子領域５ａ及び疑似領域５ｂを形成する。素子領域５ａは、ＭＯＳトランジスタが形成される領域であり、疑似領域５ｂは、ＭＯＳトランジスタが形成されず、半導体装置の動作に不要な領域である。
次に、図１５（ｃ）に示すように、素子領域５ａ及び疑似領域５ｂの表面に酸化シリコンからなる絶縁膜６ａ及び６ｂを形成し、ＣＶＤ法によってポリシリコン層７を堆積する。絶縁膜６ａ及び６ｂの形成は、熱酸化法等を用いて形成する。
次に、図１６（ｄ）に示すように、ポリシリコン７及び絶縁膜６ａ及び６ｂをパターニングし、ゲート絶縁膜６ａ及びゲート電極７ａと、疑似電極７ｂとを形成する。
次に、図１６（ｄ）に示すように、ポリシリコン７及び絶縁膜６ａ及び６ｂをパターニングし、ゲート絶縁膜６ａ及びゲート電極７ａと、疑似電極７ｂとを形成する。
上述したように、シリコンの露出面積としては、ゲート電極７ａの上部、ゲート絶縁膜６ａの両側に露出する素子領域５ａ（ソースドレイン領域となる領域）とが在るが、ゲート電極７ａの上部、及びゲート絶縁膜６ａの両側に露出する素子領域５ａの露出面積が所望の成長速度の実現に充分でない場合に、疑似領域５ｂ及び疑似電極７ｂを形成することによって露出面積を補う。即ち、ゲート電極７ａの上部、ゲート絶縁膜６ａの両側に露出する素子領域５ａと、疑似領域５ｂ及び疑似電極７ｂとを合わせたシリコンの露出面積が、その後の低温でのエピタキシャル成長において所望の成長速度を実現するように、疑似領域５ｂ及び疑似電極７ｂの露出面積を調整する。疑似領域５ｂ及び疑似電極７ｂの配置及び面積は、所定の成長速度を実現するために必要なパターンレシオになるように選択する。
また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、場所に応じて疑似領域５ｂ及び疑似電極７ｂによってシリコンの露出面積を調整する。疑似領域５ｂ及び疑似電極７ｂの配置及び面積は、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように選択する。
次に、図１６（ｅ）に示すように、シリコン窒化膜又はシリコン酸化膜をＣＶＤ法により堆積した後、エッチバックして、ゲート電極７ａ及び疑似電極７ｂの側面にサイドウォール８ａ及び８ｂを夫々形成する。
次に、図１６（ｆ）に示すように、ゲート絶縁膜６ａの両側に露出する素子領域５ａの表面、及び疑似領域５ｂの表面にシリコンをエピタキシャル成長させ、ゲート絶縁膜６ａの両側の素子領域５ａの表面にエピタキシャル層９ａ、疑似領域５ｂの表面にエピタキシャル層９ｂを形成する。エピタキシャル層９ａは、ソースドレイン領域の厚さを増加させてシート抵抗値を低減するために形成する。エピタキシャル成長は、第１実施形態と同様の成長条件で実行する。
次に、図１６（ｆ）に示すように、ゲート絶縁膜６ａの両側に露出する素子領域５ａの表面、及び疑似領域５ｂの表面にシリコンをエピタキシャル成長させ、ゲート絶縁膜６ａの両側の素子領域５ａの表面にエピタキシャル層９ａ、疑似領域５ｂの表面にエピタキシャル層９ｂを形成する。エピタキシャル層９ａは、ソースドレイン領域の厚さを増加させてシート抵抗値を低減するために形成する。エピタキシャル成長は、第１実施形態と同様の成長条件で実行する。
このエピタキシャル成長の際には、上述したように疑似領域５ｂ及び疑似電極７ｂによって下地パターンのシリコンのパターンレシオが調整されているので、シリコンの成長速度を所望の値に制御できる。また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、疑似領域５ｂ及び疑似電極７ｂによってシリコンの露出面積が調整されているので、同一チップ上、同一ウエハ上、又は複数のウエハ上で均一かつ所望の成長速度で均一な膜厚のエピタキシャル層９ａを成長させることができる。
次に、エピタキシャル層９ａに不純物イオンを注入、熱処理して、ゲート絶縁膜６ａの両側にソースドレイン領域を形成する。
その後、図１７に示すように、酸化シリコン又は窒化シリコンをＣＶＤ法によって堆積して層間絶縁膜１０を形成し、ソースドレイン領域を露出する開口部を形成し、ソースドレイン領域に接続されるコンタクトプラグ１１、及びコンタクトプラグ１１に接続される配線パターン１２を形成する。
その後、図１７に示すように、酸化シリコン又は窒化シリコンをＣＶＤ法によって堆積して層間絶縁膜１０を形成し、ソースドレイン領域を露出する開口部を形成し、ソースドレイン領域に接続されるコンタクトプラグ１１、及びコンタクトプラグ１１に接続される配線パターン１２を形成する。
〔作用効果〕
第５実施形態に係るＳＯＩ半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比（パターンレシオ）を疑似領域５ｂ及び疑似電極７ｂを用いて調整し、成長速度を所望の速度に制御することができる。
第５実施形態に係るＳＯＩ半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比（パターンレシオ）を疑似領域５ｂ及び疑似電極７ｂを用いて調整し、成長速度を所望の速度に制御することができる。
また、同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンの露出密度にばらつきがある場合には、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、疑似領域５ｂ及び疑似電極７ｂによってシリコンの露出面積を調整し、同一チップ上、同一ウエハ上、又は複数のウエハ上で均一かつ所望の成長速度で均一な膜厚のエピタキシャル層９ａを成長させることができる。
また、疑似領域５ｂ及び疑似電極７ｂの両方を用いて、シリコンの露出面積を調整し、低温エピタキシャル成長の成長速度を制御するので、疑似領域５ｂ及び疑似電極７ｂの何れか一方を用いて露出面積を調整する場合に比較して調整の自由度が高い。
１ 支持基板
２ 絶縁膜
３ 半導体層（ＳＯＩ層）
４ 素子分離絶縁膜
５、５ａ、５ｂ 素子領域
６ 絶縁膜
７ ポリシリコン層
７ａ ゲート電極
７ｂ 疑似電極
８ａ、８ｂ サイドウォール
９、９ａ、９ｂ エピタキシャル層
１０ 層間絶縁膜
１１ コンタクトプラグ
１２ 配線パターン
２ 絶縁膜
３ 半導体層（ＳＯＩ層）
４ 素子分離絶縁膜
５、５ａ、５ｂ 素子領域
６ 絶縁膜
７ ポリシリコン層
７ａ ゲート電極
７ｂ 疑似電極
８ａ、８ｂ サイドウォール
９、９ａ、９ｂ エピタキシャル層
１０ 層間絶縁膜
１１ コンタクトプラグ
１２ 配線パターン
Claims (8)
- 第１の絶縁膜と、第１の領域及び当該第１の領域によって分離される第２の領域を有し前記第１の絶縁膜上に形成された第１の物質からなる第１の層と、を含む基板を準備するステップと、
前記第１の層の前記第１の領域に第２の絶縁膜を形成するステップと、
前記第２の領域上に前記第２の領域の周囲が露出されるように第３の絶縁膜を形成するステップと、
前記第３の絶縁膜上に前記第１の物質によって第１の電極を形成するステップと、
同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上でエピタキシャル成長速度を均一に制御するために、前記エピタキシャル成長の際に表面が露出する状態で前記第２の絶縁膜の表面上に形成された前記第１の物質からなる第３の領域、又は前記エピタキシャル成長の際に表面が露出する状態で前記第２の絶縁膜に埋め込まれた前記第１の物質からなる第３の領域の少なくとも一方を形成することにより、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、前記第３の領域によってシリコンの露出面積を調整する調整ステップと
前記第１の電極上と、前記第３の絶縁膜の周囲に露出された前記第２の領域上と、前記第３の領域上とに前記第１の物質をエピタキシャル成長するステップと、
を含み、
前記第１の物質はシリコンであり、前記第２の領域を形成するシリコンは単結晶シリコンであり、前記第１の電極を形成するシリコンは多結晶シリコンであり、前記第１の電極は、完全空乏層で動作するＭＯＳトランジスタのゲート電極であることを特徴とする半導体装置の製造方法。 - 前記第２絶縁膜を形成するステップでは、前記第２の絶縁膜を局所酸化法によって形成することを特徴とする、請求項１に記載の半導体装置の製造方法。
- 前記調整ステップでは、前記第２の絶縁膜上に疑似電極を形成するステップ、又は前記第２絶縁膜に埋め込まれた疑似領域を形成するステップの少なくとも一方を含むことを特徴とする、請求項１または２に記載の半導体装置の製造方法。
- 前記調整ステップでは、前記疑似電極を形成するステップを含むことを特徴とする、請求項３に記載の半導体装置の製造方法。
- 前記調整ステップでは、前記疑似領域を形成するステップを含むことを特徴とする、請求項３に記載の半導体装置の製造方法。
- 前記調整ステップは、前記疑似電極及び前記疑似領域の両方を形成するステップを含むことを特徴とする、請求項３に記載の半導体装置の製造方法。
- 前記第２絶縁膜を形成するステップでは、前記第２の絶縁膜をシャロートレンチ素子分離法によって形成することにより、前記第２の絶縁膜で分離され第１の物質からなる疑似領域をさらに形成し、
前記調整ステップは、前記第２の絶縁膜を形成するステップにおいて疑似領域を形成するステップを含むことを特徴とする、請求項１に記載の半導体装置の製造方法。 - 前記調整ステップは、前記第２の絶縁膜上に疑似電極を形成するステップをさらに含むことを特徴とする、請求項７に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004055244A JP4575002B2 (ja) | 2004-02-27 | 2004-02-27 | 半導体装置の製造方法 |
| US11/041,971 US7141458B2 (en) | 2004-02-27 | 2005-01-26 | Semiconductor device and method of manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2004055244A JP4575002B2 (ja) | 2004-02-27 | 2004-02-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JP2005244112A JP2005244112A (ja) | 2005-09-08 |
| JP4575002B2 true JP4575002B2 (ja) | 2010-11-04 |
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ID=34879779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2004055244A Expired - Fee Related JP4575002B2 (ja) | 2004-02-27 | 2004-02-27 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US7141458B2 (ja) |
| JP (1) | JP4575002B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2872958B1 (fr) * | 2004-07-12 | 2008-05-02 | Commissariat Energie Atomique | Procede de fabrication d'un film mince structure et film mince obtenu par un tel procede |
| JP6076584B2 (ja) * | 2011-02-02 | 2017-02-08 | ラピスセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093592A (en) * | 1996-06-12 | 2000-07-25 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing a semiconductor apparatus having a silicon-on-insulator structure |
| JP3466874B2 (ja) * | 1997-06-11 | 2003-11-17 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3414656B2 (ja) | 1998-11-16 | 2003-06-09 | シャープ株式会社 | 半導体装置及びその製造方法 |
| JP2001274388A (ja) * | 2000-03-28 | 2001-10-05 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2004
- 2004-02-27 JP JP2004055244A patent/JP4575002B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
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| JP2005244112A (ja) | 2005-09-08 |
| US20050189590A1 (en) | 2005-09-01 |
| US7141458B2 (en) | 2006-11-28 |
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