JP4332522B2

JP4332522B2 - 差動増幅回路

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Publication number: JP4332522B2
Application number: JP2005333099A
Authority: JP
Inventors: 聡吉田; 修一松本
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2005-11-17
Filing date: 2005-11-17
Publication date: 2009-09-16
Anticipated expiration: 2025-11-17
Also published as: JP2007142757A

Description

本発明は、温度による利得変動の少ない差動増幅回路、特にその低電源電圧化に関するものである。

特開２００１−３３９２５９号公報特開２０００−１７４５６８号公報

図２は、上記特許文献１に記載された従来の差動増幅回路の構成図である。
この差動増幅回路は、差動対を構成するトランジスタＭＮ２０及びＭＮ２１と、負荷ダイオードを構成するトランジスタＭＮ２２及びＭＮ２３と、定電流源Ｉ２４１，Ｉ２４２及びＩ２４３とで構成されている。定電流源Ｉ２４１は差動対を構成するトランジスタＭＮ２０，ＭＮ２１へ電流を供給するもので、定電流源Ｉ２４２及びＩ２４３は負荷ダイオードへバイアス電流を供給するものである。

この定電流源Ｉ２４２及びＩ２４３によって、負荷ダイオードを構成するトランジスタＭＮ２２及びＭＮ２３に供給するバイアス電流Ｉ２の大きさを調整し、そのゲート・ソース間電圧Ｖｇｓが、差動対を構成するトランジスタＭＮ２０及びＭＮ２１の動作状態に関わらず、常にドレイン電流が十分な大きさで流れる範囲に予め設定しておく。

これにより、温度変動等によって負荷ダイオードを構成するトランジスタＭＮ２２及びＭＮ２３に流れる電流が変化しても、出力電圧ＯＵＴＮ１３，ＯＵＴＰ１４の変動が抑制され、温度による利得変動の少ない差動増幅回路が得られる。

しかしながら、前記差動増幅回路は、次のような課題があった。
即ち、この差動増幅回路では、電源電位ＶＤＤと接地電位ＧＮＤの間に、少なくとも３個のトランジスタが直列に接続されている。電源電圧を１．３５Ｖとした場合、通常のＭＯＳトランジスタの閾値電圧は０．６Ｖ程度であり、かつ飽和領域で動作するドレイン・ソース間電圧は０．４Ｖであることを考慮すると、電源電位ＶＤＤと接地電位ＧＮＤの間に直列に接続できる素子数は、トランジスタ２個と抵抗等の受動素子１個が限界となる。従って、図２の差動増幅回路は、１．３５Ｖの低電源電圧では正常な動作ができないという問題があった。

本発明は、例えば１．３５Ｖの低電源電圧でも正常な動作が可能で、温度による利得変動の少ない差動増幅回路を提供することを目的としている。

本発明の差動増幅回路は、調整信号で制御される定電流部の電流に応じて利得が制御される差動増幅手段と、前記差動増幅手段と同一構成の差動回路を有し、該差動回路の２つの入力側を微小な電位差でバイアスして温度変動に応じて発生した電流差を検出する温度変動検出手段と、前記微小な電位差に応じた比較用の基準電流を生成する比較電流生成手段と、前記温度変動検出手段で検出された電流差と前記比較電流生成手段で生成された基準電流が同じ値となるように前記調整信号を出力する電流調整手段とを備えている。そして、前記差動増幅手段、前記温度変動検出手段、前記比較電流生成手段及び前記電流調整手段は、電源電位と接地電位の間に直列に接続されるトランジスタの数を２個以下で構成したことを特徴とする。

本発明では、温度変動検出手段によって、差動増幅手段と同一構成の差動回路を微小な電位差でバイアスして温度変動に応じて発生した電流差を検出し、比較電流生成手段によって、同じ微小な電位差に応じた比較用の基準電流を生成し、この温度変動による電流差が比較用の基準電流と同じ値になるように電流調整手段から調整信号を出力するようにしている。これにより、差動増幅手段の利得が抵抗値の比になるように制御され、抵抗値の製造ばらつきや温度変動による利得変動を抑制することができるという効果がある。

差動増幅手段、温度変動検出手段、比較電流生成手段及び電流調整手段において、電源電位と接地電位の間に直列に接続するトランジスタの数を２個以下となるような回路構成とする。これにより、例えば１．３５Ｖの低電源電圧でも正常な動作が可能になる。

図１は、本発明の実施例を示す差動増幅回路の構成図である。
この差動増幅回路は、基準電圧生成部１と、温度変動検出部２と、比較電流生成部３と、電流調整部４と、差動増幅部５とで構成されている。

基準電圧生成部１は、電源電位ＶＤＤと接地電位ＧＮＤの間に接続された抵抗分圧器で構成され、微小な電位差を有する２つの電位ＶＤＤ−Ｖ１，ＶＤＤ−Ｖ２（但し、Ｖ１＞Ｖ２）と、この電位差（Ｖ１−Ｖ２）と同じ電位Ｖ３を出力するものである。

温度変動検出部２は、ＭＯＳトランジスタで構成された差動回路を、基準電圧生成部１で生成された微小な電位差Ｖ１−Ｖ２でバイアスし、周囲温度に応じて発生した電流差Ｉgmを検出するものである。

この温度変動検出部２は、それぞれのゲートに、基準電圧生成部１からの電位ＶＤＤ−Ｖ１，ＶＤＤ−Ｖ２が与えられるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１１，１２を有している。ＰＭＯＳ１１，１２のソースは共通接続され、電流調整部４から与えられる調整信号ＣＯＮで導通状態が制御されるＰＭＯＳ１３を介して電源電位ＶＤＤに接続されている。

ＰＭＯＳ１１，１２のドレインは、それぞれ抵抗１４，１５を介して接地電位ＧＮＤに接続されている。また、ＰＭＯＳ１１，１２のドレインは、演算増幅器（ＯＰ）１６の非反転入力端子と反転入力端子に接続されている。演算増幅器１６の出力側は、ＰＭＯＳ１７のゲートに接続され、このＰＭＯＳ１７のソースは抵抗１８を介して電源電位ＶＤＤに接続され、ソースはノードＮ２に接続されている。

ノードＮ２には、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１９のドレイン及びゲートと、ＮＭＯＳ２０，２１のゲートが接続されている。ＮＭＯＳ１９〜２１のソースは接地電位ＧＮＤに接続され、このＮＭＯＳ２０のドレインはＰＭＯＳ１１のドレインに接続され、ＮＭＯＳ２１のドレインは抵抗２２を介して電源電位ＶＤＤに接続されている。そして、ＮＭＯＳ２１のドレインから、周囲温度に応じて発生した電流差が電圧Ｖgmに変換されて出力されるようになっている。

比較電流生成部３は、基準電圧生成部１で生成された電位Ｖ３（＝Ｖ１−Ｖ２）を抵抗に印加することにより、比較用の基準電流Ｉrfを生成するものである。

この比較電流生成部３は、反転入力端子に基準電圧生成部１からの電位Ｖ３が与えられる演算増幅器３１を有している。演算増幅器３１の出力側はＰＭＯＳ３２のゲートに接続され、このＰＭＯＳ３２のソースは電源電位ＶＤＤに接続されている。ＰＭＯＳ３２のドレインは、演算増幅器３１の非反転入力端子に接続されると共に、抵抗３３を介して接地電位ＧＮＤに接続されている。

演算増幅器３１の出力側は、更にＰＭＯＳ３４のゲートに接続され、このＰＭＯＳ３４のソースは電源電位ＶＤＤに接続されている。ＰＭＯＳ３４のドレインは、ＮＭＯＳ３５のドレイン及びゲートと、ＮＭＯＳ３６のゲートに接続されている。ＮＭＯＳ３５，３６のソースは接地電位ＧＮＤに接続され、このＮＭＯＳ３６のドレインが、抵抗３７を介して電源電位ＶＤＤに接続されている。そして、ＮＭＯＳ３６のドレインから、比較用の基準電流Ｉrfが電圧Ｖrfに変換されて出力されるようになっている。

電流調整部４は、温度変動検出部２で検出される電流差Ｉgmが、比較電流生成部３で生成された基準電流Ｉrfと同じ値になるような調整信号ＣＯＮを生成し、この温度変動検出部２から出力される電流差Ｉgmを調整するものである。

この電流調整部４は、演算増幅器４１を有し、この演算増幅器４１の非反転入力端子が温度変動検出部２のＮＭＯＳ２１のドレインに接続され、反転入力端子が比較電流生成部３のＮＭＯＳ３６のドレインに接続されている。演算増幅器４１の出力側は、ＮＭＯＳ４２のゲートに接続され、このＮＭＯＳ４２のドレインはノードＮ４に、ソースは抵抗４３を介して接地電位ＧＮＤにそれぞれ接続されている。ノードＮ４には、ＰＭＯＳ４４のドレインとゲートが接続され、このＰＭＯＳ４４のソースが電源電位ＶＤＤに接続されている。更にノードＮ４と接地電位ＧＮＤの間には、定電流回路４５が接続されている。そして、このノードＮ４の電圧が調整信号ＣＯＮとして、温度変動検出部２と差動増幅部５に与えられるようになっている。

差動増幅部５は、電流調整部４から与えられる調整信号ＣＯＮで駆動電流が制御されて、２つの入力信号ＩＮＰ，ＩＮＮの電位差を増幅して相補的な出力信号ＯＵＴＰ，ＯＵＴＮを出力するものである。

この差動増幅部５は、ゲートに調整信号ＣＯＮが与えられるＰＭＯＳ５１を有している。ＰＭＯＳ５１のソースは電源電位ＶＤＤに、ドレインはノードＮ５にそれぞれ接続されている。ノードＮ５は、直列接続されたＰＭＯＳ５２と抵抗５３を介して接地電位ＧＮＤに接続されると共に、直列接続されたＰＭＯＳ５４と抵抗５５を介して接地電位ＧＮＤに接続されている。そして、ＰＭＯＳ５２，５４のゲートに、それぞれ入力信号ＩＮＰ，ＩＮＮが与えられ、これらのＰＭＯＳ５２，５４のドレインから、相補的な出力信号ＯＵＴＮ，ＯＵＴＰがそれぞれ出力されるようになっている。

なお、演算増幅器１６，３１，４１は、いずれも同様の回路構成で、図１の右下の一点鎖線枠内に示すように、ゲートがそれぞれ非反転入力端子及び反転入力端子に対応するＮＭＯＳａ，ｂを有している。ＮＭＯＳａ，ｂのソースは接地電位ＧＮＤに接続され、このＮＭＯＳａのドレインは、ＰＭＯＳｃのドレイン及びゲートとＰＭＯＳｄのゲートに接続されている。ＰＭＯＳｃ，ｄのソースは電源電位ＶＤＤに接続され、このＰＭＯＳｄのドレインはＮＭＯＳｂのドレインに接続されている。そして、ＮＭＯＳｂとＰＭＯＳｄのドレイン同士の接続箇所が、この演算増幅器の出力端子ｏｕｔとなっている。

ここで、この差動増幅回路を構成する各素子の定数及びサイズは、次のように設定されているものとする。

抵抗１４，１５、抵抗２２，３７、及び抵抗５３，５５は、それぞれ同一の抵抗値とする。ＰＭＯＳ１１，１２，５２，５４、ＰＭＯＳ１３，４４，５１、ＰＭＯＳ３２，３４、ＮＭＯＳ１９，２０，２１、及びＮＭＯＳ３５，３６は、それぞれ同一サイズとする。また、演算増幅器１６，３１，４１を構成するＮＭＯＳａ，ｂ、及びＰＭＯＳｃ，ｄも、それぞれ同一サイズとする。

このように、この差動増幅回路では、電源電位ＶＤＤと接地電位ＧＮＤの間に直列に接続されるトランジスタの数を２個までに制限し、電源電圧の低電圧化を図っている。

次に動作を説明する。
温度変動検出部２では、ＰＭＯＳ１１〜１３と抵抗１４，１５によって差動増幅器が構成され、ＰＭＯＳ１１，１２のゲートは、それぞれ電位ＶＤＤ−Ｖ１，ＶＤＤ−Ｖ２にバイアスされている。従って、ＰＭＯＳ１１，１２に流れる電流をそれぞれＩａ，Ｉｂとし、ＰＭＯＳ１３に流れる電流をＩとすれば、ＶＤＤ−Ｖ１＜ＶＤＤ−Ｖ２であるので、次の関係が成り立つ。
Ｉ＝Ｉａ＋Ｉｂ、Ｉａ＞Ｉｂ

ＰＭＯＳ１１，１２のドレインは、それぞれ演算増幅器１６の非反転入力端子と反転入力端子に接続されている。ここで、演算増幅器１６の非反転入力端子の電位が上昇すると、出力電位も上昇する。演算増幅器１６は、ＰＭＯＳ１７，ＮＭＯＳ１９，２０及び抵抗１８によってソースフォロワ回路が構成されているので、この演算増幅器１６の出力電位が上昇すると、ＰＭＯＳ１７に流れる電流Ｉgmが減少する。ＰＭＯＳ１７はＮＭＯＳ１９と直列に接続され、このＮＭＯＳ１９とＮＭＯＳ２０がカレントミラーを構成しているので、このＮＭＯＳ２０に流れる電流もＩgmである。従って、演算増幅器１６の非反転入力端子の電位上昇でこの演算増幅器１６の出力電位が上昇すると、ＮＭＯＳ２０に流れる電流Ｉgmが減少する。

ＮＭＯＳ２０の電流は、ＮＭＯＳ１１のドレインから供給されているので、このＮＭＯＳ２０の電流が減少すると、ＮＭＯＳ１１のドレインから抵抗１４側へ流れる電流がその分だけ増加する。これにより、抵抗１４による電圧降下が増加し、演算増幅器１６の反転入力端子の電位が上昇する。このような動作により、演算増幅器１６の反転入力端子と非反転入力端子の電位は等しくなり、次の式が成り立つ。
Ｉａ×Ｒ14＝（Ｉｂ−Ｉgm）×Ｒ15

ここで、Ｒ14，Ｒ15は、それぞれ抵抗１４，１５の抵抗値で、これらは同一の値に設定されているので、上式は次式のようになる。
Ｉｂ＝Ｉａ−Ｉgm ・・（１）

また、電流Ｉａは、ＰＭＯＳ１１のドレイン・ソース電流であるので、次式となる。
Ｉａ＝ｋ×（Ｖ１−Ｖｓ−Ｖｔ）^２・・（２）
ここで、ＶｓはＰＭＯＳ１１のソースの電位、ＶｔはＰＭＯＳ１１の閾値電圧、ｋはＰＭＯＳ１１のディメンジョン（ゲート幅Ｗ／ゲート長Ｌ）に比例する定数である。

同様に、電流ＩｂはＰＭＯＳ１２のドレイン・ソース電流であり、ＰＭＯＳ１１，１２は同一サイズであるの、次式で表される。
Ｉｂ＝ｋ×（Ｖ２−Ｖｓ−Ｖｔ）^２・・（３）

（１）式に、（２），（３）式を代入すると、次の等式が得られる。
ｋ×（Ｖ２−Ｖｓ−Ｖｔ）^２＝ｋ×（Ｖ１−Ｖｓ−Ｖｔ）^２−Ｉgm
従って、Ｉgmは次のようになる。
Ｉgm＝ｋ×（Ｖ１−Ｖｓ−Ｖｔ）^２−ｋ×（Ｖ２−Ｖｓ−Ｖｔ）^２
＝ｋ×（Ｖ１−Ｖｓ−Ｖｔ＋Ｖ２−Ｖｓ−ＶＴ）×（Ｖ１−Ｖ２）・・（４）

ＭＯＳトランジスタの静特性は、Ｉds＝ｋ×（Ｖｇ−Ｖｓ−Ｖｔ）^２であるので、そのコンダクタンスｇｍは、次のようになる。
ｇｍ＝２ｋ×（Ｖｇ−Ｖｓ−Ｖｔ）・・（５）

ここで、ＰＭＯＳ１１，１２のコンダクタンスを、それぞれｇｍ１，ｇｍ２とすれば、（４），（５）式から、次式が得られる。
Ｉgm＝（ｇｍ１／２＋ｇｍ２／２）×（Ｖ１−Ｖ２）・・（６）

ここで、電圧Ｖ１，Ｖ２の差を小さくすると、ｇｍ１とｇｍ２はほぼ等しくなる。ほぼ等しいコンダクタンスｇｍ１，ｇｍ２を、ｇｍｏｒｇとすると、（６）式は次のようになる。
Ｉgm＝ｇｍｏｒｇ×（Ｖ１−Ｖ２）・・（７）

ＮＭＯＳ１９，２１はカレントミラーを構成し、これらのサイズは同一であるので、ＮＭＯＳ２１に流れる電流もＩgmとなる。従って、ＮＭＯＳ２１のドレインの電位Ｖgmは、抵抗２２の抵抗値をＲ22とすると、次のようになる。
Ｖgm＝ＶＤＤ−Ｉgm×Ｒ22
＝ＶＤＤ−ｇｍｏｒｇ×（Ｖ１−Ｖ２）×Ｒ22 ・・（８）

一方、比較電流生成部３では、演算増幅器３１、ＰＭＯＳ３２及び抵抗３３が、ボルテージフォロワを構成している。これにより、演算増幅器３１の反転入力端子の電位が上昇すると、この演算増幅器３１の出力電位が下降し、ＰＭＯＳ３２の電流が増加する。これに従い、抵抗３３の電圧降下が増加して演算増幅器３１の非反転入力端子の電位が上昇する。逆に、反転入力端子の電位が低下すると、演算増幅器３１の出力電位が上昇し、ＰＭＯＳ３２の電流が減少する。これに従い、抵抗３３の電圧降下が減少して演算増幅器３１の非反転入力端子の電位が低下するする。このような動作により、抵抗３３に印加される電圧は、演算増幅器３１の非反転入力端子の電位と同じＶ３となり、ＰＭＯＳ３２に流れる電流Ｉrfは、抵抗３３の抵抗値をＲ33とすると、次のようになる。
Ｉrf＝Ｖ３／Ｒ33

ＰＭＯＳ３２，３４のゲートは、演算増幅器３１の出力側に共通接続され、これらのサイズは同一であるので、ＰＭＯＳ３４及びＮＭＯＳ３５に流れる電流もＩrfとなる。また、ＮＭＯＳ３５，３６はカレントミラーを構成しているので、このＮＭＯＳ３６に流れる電流もＩrfとなる。従って、ＮＭＯＳ３６のドレインの電位Ｖrfは、抵抗３７の抵抗値をＲ37とすると、次のようになる。
Ｖrf＝ＶＤＤ−Ｉrf×Ｒ37
＝ＶＤＤ−Ｖ３×Ｒ37／Ｒ33 ・・（９）

電流調整部４の演算増幅器４１には、温度変動検出部２からの電位Ｖgmと、比較電流生成部３からの電位Ｖrfが与えられる。

演算増幅器４１の非反転入力端子に与えられる電位Ｖgmと、反転入力端子に与えられる電位Ｖrfが同じであった状態から、非反転入力端子の電位Ｖgmが上昇すると、この演算増幅器４１の出力電位も上昇する。演算増幅器４１の出力側に接続されたＮＭＯＳ４２と抵抗４３は、ソースフォロワを構成しているので、この抵抗４３に印加される電圧が増加する。これにより、ＮＭＯＳ４２に流れる電流が増加する。定電流回路４５に流れる電流は一定であるので、ＰＭＯＳ４４に流れる電流は、ＮＭＯＳ４２の増加電流と同じ電流だけ増加する。

ＰＭＯＳ４４は、温度変動検出部２のＰＭＯＳ１３とカレントミラーを構成し、これらは同一サイズに設定されているので、ＰＭＯＳ４４，１３に流れる電流の大きさは同じＩとなる。従って、温度変動検出部２のＰＭＯＳ１３に流れる電流も、ＮＭＯＳ４２の増加電流と同じ電流だけ増加する。これにより、温度変動検出部２のＰＭＯＳ１１，１２に流れる電流Ｉａ，Ｉｂも増加する。

ここで、（５）式のコンダクタンスｇｍを別の記述で表現すると、ｇｍ＝２√（ｋ×Ｉds）であるから、ＭＯＳトランジスタに流れる電流の増加に伴い、コンダクタンスｇｍが増加することになる。これにより、ＰＭＯＳ１１，１２の電流Ｉａ，Ｉｂが増加すると、（８）式中のコンダクタンスｇｍｏｒｇが増加し、Ｖgmは下降する。

逆に、演算増幅器４１の非反転入力端子の電位Ｖgmが下降した場合は、同様の帰還経路によって、この電位Ｖgmが上昇するように動作する。これにより、演算増幅器４１の非反転入力端子に与えられる電位Ｖgmと、反転入力端子に与えられる電位Ｖrfは常に同電位となるように制御される。従って、（８），（９）式より、次の等式が成り立つ。
ＶＤＤ−Ｖ３×Ｒ37／Ｒ33＝ＶＤＤ−ｇｍｏｒｇ×（Ｖ１−Ｖ２）×Ｒ22
これにより、ｇｍｏｒｇは次式で表される。
ｇｍｏｒｇ＝Ｖ３／（Ｖ１−Ｖ２）×Ｒ37／（Ｒ33×Ｒ22）
ここで、Ｖ３＝Ｖ１−Ｖ２、Ｒ22＝Ｒ37 であるから、ｇｍｏｒｇは次のようになる。
ｇｍｏｒｇ＝１／Ｒ33 ・・（１０）

差動増幅部５では、ＰＭＯＳ５１が電流調整部４のＰＭＯＳ４１との間でカレントミラーを構成し、これらのＰＭＯＳ４１，５１は同一サイズに設定されているので、このＰＭＯＳ５１に流れる電流もＩとなる。従って、ＰＭＯＳ５２，５４のゲートに入力される入力信号ＩＮＰ，ＩＮＮが均衡した状態のとき、これらのＰＭＯＳ５２，５４のコンダクタンスｇｍは、温度変動検出部２におけるＰＭＯＳ１１，１２のコンダクタンスの値、即ちｇｍｏｒｇに一致する。ここで、差動増幅部５の利得Ｇａｉｎは、ＰＭＯＳ５２（５４）のコンダクタンスｇｍｏｒｇと、抵抗５３（５５）の抵抗値Ｒ53の積となるので、次式のようになる。
Ｇａｉｎ＝ｇｍｏｒｇ×Ｒ53

上式に（１０）式を代入すると、差動増幅部５の利得Ｇａｉｎは、次のようになる。
Ｇａｉｎ＝Ｒ53／Ｒ33
即ち、差動増幅部５の利得Ｇａｉｎは抵抗の比で決定される。

以上のように、この実施例の差動増幅回路は、差動回路を微小な電位差Ｖ１−Ｖ２でバイアスして周囲温度に応じて発生した電流差を検出する温度変動検出部２と、この微小な電位差Ｖ１−Ｖ２に応じた比較用の基準電流を生成する比較電流生成部３と、温度変動検出部２から出力される電位Ｖgmと、比較電流生成部３から出力される電位Ｖrfとを同じ値にするための調整信号ＣＯＭを生成する電流調整部４を有し、この調整信号ＣＯＭで差動増幅部５の利得を制御するようにしている。これにより、差動増幅部５の利得を抵抗値の比で決定することができるので、抵抗値の製造ばらつきや温度変動に依存せず、一定の利得を得ることができるという利点がある。

更に、この差動増幅器を構成する温度変動検出部２、比較電流生成部３、電流調整部４、及び差動増幅部５は、電源電位ＶＤＤと接地電位ＧＮＤの間に直列に接続されるトランジスタの数を２個までに制限する回路構成としている。これにより、例えば１．３５Ｖのような低電源電圧でも正常な動作が可能になるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。

制御対象の差動増幅部５は、１つに限らず、複数の差動増幅部を同じ調整信号ＣＯＭで同時に制御するようにすることができる。

本発明の実施例を示す差動増幅回路の構成図である。従来の差動増幅回路の構成図である。

符号の説明

１基準電圧生成部
２温度変動検出部
３比較電流生成部
４電流調整部
５差動増幅部
１１〜１３，１７，３２，３４，４４，５１，５２，５４ＰＭＯＳ
１４，１５，１８，２２，３３，３７，４３，５３，５５抵抗
１６，３１，４１演算増幅器
１９〜２１，３５，３６，４２ＮＭＯＳ
４５定電流回路

Claims

調整信号で制御される定電流部の電流に応じて利得が制御される差動増幅手段と、
前記差動増幅手段と同一構成の差動回路を有し、該差動回路の２つの入力側を微小な電位差でバイアスして温度変動に応じて発生した電流差を検出する温度変動検出手段と、
前記微小な電位差に応じた比較用の基準電流を生成する比較電流生成手段と、
前記温度変動検出手段で検出された電流差と前記比較電流生成手段で生成された基準電流が同じ値となるように前記調整信号を出力する電流調整手段とを備え、
前記差動増幅手段、前記温度変動検出手段、前記比較電流生成手段及び前記電流調整手段は、電源電位と接地電位の間に直列に接続されるトランジスタの数を２個以下で構成したことを特徴とする差動増幅回路。