JP4340918B2

JP4340918B2 - ディジタル保護制御装置

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Publication number: JP4340918B2
Application number: JP2006086290A
Authority: JP
Inventors: 三安城戸; 三雄佐藤; 崇小林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2006-03-27
Filing date: 2006-03-27
Publication date: 2009-10-07
Anticipated expiration: 2026-03-27
Also published as: JP2007267455A

Description

本発明は、ディジタル保護制御装置に係り、特に、ディジタル保護制御装置を構成する構成要素の拡張性の向上及び監視機構を簡易化するのに好適なディジタル保護制御装置に関する。

従来のディジタル保護制御装置は、例えば、非特許文献１に記載されているように、構成要素として、アナログ入力部と、ヒューマンインタフェース部を備えたディジタル演算処理部と、入出力部と、
事故検出部と、ＰＣＭ通信などの通信インタフェースを備えて構成されている。また、同様のディジタル保護制御装置が、特許文献１に記載されている。

これらのディジタル保護制御装置においては、ディジタル演算処理部が接続されたパラレルのシステムバスに対して、アナログ入力部とＰＣＭ通信インタフェース部が並列に接続され、また、入出力部はＩ／Ｏバスに並列接続されている。これらのパラレルバスは、ディジタル演算処理部がバスマスタとなってバスコントロールを行い、各構成要素間のデータの転送を行なっている。

特開２００４−６４８９２号公報平成１４年電気学会電力・エネルギー部門大会』講演番号215、新形ディジタルリレー(ＥＤＲ＋シリーズ)の開発

しかしながら、従来のディジタル保護制御装置では、各構成要素間のデータ転送にパラレルバスを用いているため、信号線の数が多くなるという問題がある。また、インタフェース回路も多くなり、信号終端のための抵抗等による発熱が大きいなどの課題がある。さらに、各構成要素に故障発生した場合、バスマスタである演算処理部がデータを読み出して確認し、最終的に出力部に異常を出力するようにしている。そのため、各構成要素が自発的に自己の異常を出力できないなどの制約がある。また、ディジタル保護制御装置の機能を拡張するために、拡張に係る構成要素の各プリント基板をパラレルバスに接続する必要があり、ユニットサイズ以上の拡張は困難であることから、別ユニットとして構成する必要があり、システム拡張の柔軟性に制約があった。

そこで、パラレルバスをシリアルバスにすることが考えられるが、シリアルバスの場合は異常又は健全性を示す信号線を特別に設けなければならず、省配線化が達成できない。さらに、シリアルバス自体が異常の場合は、演算処理部で異常を検出しても、外部に対して故障情報を発報できないから、ディジタル保護制御装置側で致命的な異常が発生したにもかかわらず、外部に対してはあたかも正常のように振るまい、系統事故に対して誤って不動作となるという問題がある。

これに対し、バスマスタに専用のマイクロプロセッサ監視手段、例えばウオッチドッグタイマやフリーランタイマなどの監視手段を設け、その監視結果を専用信号線にてＩ／Ｏユニット側へ送出するように構成できるが、省配線化に対応することができない問題がある。また、シリアルバス自体の健全性については考慮されていないという問題がある。

本発明は、ディジタル保護制御装置の拡張性の向上及び専用信号線を設けることなくシリアルバスを用いて各演算ユニットの異常を通報可能にして監視機構を簡易化するとともに、信頼性の向上を課題とする。

上記の課題を解決するため、本発明は、電力系統の電気量を取り込んでディジタル演算により保護制御演算を実行するＣＰＵ演算部及び他のユニットとの間のデータ転送を制御する通信制御部を備えた複数の演算ユニットと、系統保護機器を含む外部機器との間でディジタル情報を入出力するＩ／Ｏ部及び他のユニットとの間のデータ転送を制御する通信制御部とを備えたディジタルＩ／Ｏユニットと、前記各ユニットに設けられた通信制御部に接続されたシステムバスとを備えたディジタル保護制御装置を対象とする。

特に、前記システムバスは、シリアルバスにより形成され、前記各演算ユニットの前記通信制御部は、前記ＣＰＵ演算部がアクセス可能な前記各ユニットに対応させた記憶領域を有するグローバルメモリを備え、前記各ユニットに設けられた通信制御部は、前記グローバルメモリを介して他のユニットとの間のデータ転送を設定周期ごとに実行し、前記各演算ユニットの前記ＣＰＵ演算部は、前記ディジタルＩ／Ｏユニットに転送する転送データに自己の異常の有無を示す信号を付して前記グローバルメモリに格納し、前記ディジタルＩ／Ｏユニットは、前記異常の有無を示す信号を設定時間受信しないときに外部に警報を出力する異常検出手段を有することを特徴とする。

すなわち、システムバスとしてシリアルバスを採用するとともに、グローバルメモリを介して他のユニットとの間のデータ転送を予め定められた順番で実行するようにすることにより、省配線化及び機能の拡張性を満たすことができる。特に、ディジタル保護制御装置を構成する要素のユニットの組み合わせの自由度が増すという効果がある。例えば、システム外部とのデータの送受を行うヒューマンインターフェースユニット、あるいはＰＣＭ通信ユニットなどを容易に加えることができる。

また、グローバルメモリの全ての記憶領域の更新を、演算ユニットの保護制御演算周期によって規定される設定周期ごとに実行することにより、ディジタル保護制御の機能を損なわずにデータ保証を行って信頼性を向上させることができる。

また、各演算ユニットからディジタルＩ／Ｏユニットに転送する転送データに自己の異常の有無を示す信号を付して出力するようにし、ディジタルＩ／Ｏユニットにより異常の有無を示す信号が設定時間受信されないときに異常を検出するようにしたから、専用の信号線を設けることなく、シリアルバスを用いて各演算ユニットの異常を通報することができる。これにより、省配線化及び監視機構を簡易化でき、かつ信頼性を確保することができる。

本発明の場合において、異常の有無を示す信号を０又は１を交互に繰返す交互信号とし、異常検出手段は交互信号が設定時間以上入力されないときに警報を出力する構成とすることができる。また、ＣＰＵ演算部は、交互信号を優先度が最も低いタスク処理結果の転送データに付加することが好ましい。

また、本発明は、上記の異常検出手段に加えて、ディジタルＩ／Ｏユニットの通信制御部に、シリアルバスを介して受信されるシリアルデータの通信異常の頻度が設定頻度を超えたときに外部に警報を出力する第２の異常検出手段を設けることができる。これにより、専用の信号線を設けることなく、シリアルバスの通信機構の健全性をも含めたＣＰＵ演算機能の健全性を容易に確認できるため、省配線化及び高信頼度化が図れる。

本発明によれば、ディジタル保護制御装置のシステムバスとしてシリアルバスを用いても、機能の拡張性の向上、監視機構の簡易化、及び信頼性を向上することができる。

以下、本発明のディジタル保護制御装置を、実施例に基づいて説明する。

図１に、本発明のディジタル保護制御装置の一実施例のブロック構成図を示す。図示のように、本実施例のディジタル保護制御装置は、主リレー演算ユニット１と、事故検出演算ユニット２と、主リレー演算ユニット１用の複数のディジタル入出力ユニット３ｉ（ｉ＝１、・・・、ｎ）と、事故検出演算ユニット２用のディジタル入出力ユニット４と、ヒューマンインターフェースユニット５と、ＰＣＭ通信ユニット６とを備え、それらの各ユニットはリアルタイムのシリアルバス７を介して相互にリアルタイムでデータ転送可能に構成されている。

主リレー演算ユニット１は、電圧及び電流などの状態量を入力変換器８から取り込み、予め定めた演算処理に従って主検出演算を実行するようになっている。また、主リレー演算ユニット１は、ディジタル入出力ユニット３ｉから、外部の遮断器などの保護機器の接点情報、及びディジタル保護制御装置に関係する表示器などの外部機器の状態信号を入力するとともに、外部機器等に対して操作信号を出力するようになっている。

事故検出演算ユニット２は、入力変換器８から電力系統の状態量を取り込み、予め定めた演算処理に従ってフェールセーフ用の事故検出演算を実行するようになっている。また、事故検出演算ユニット２は、ディジタル入出力ユニット４を介して、外部の遮断器などの保護機器の接点情報を取り込むとともに、保護機器に対し操作信号を出力するようになっている。

ヒューマンインターフェースユニット５は、通信ハブ（ＨＵＢ）９と外部ネットワーク１０を経由して、可搬形のヒューマンインターフェース１１と接続して通信を行うと共に、操作パネル１２から操作情報を取り込むようになっている。また、ＰＣＭ通信ユニット６は、光モジュール１３を介して、保護専用の通信ネットワークである図示していないＰＣＭ通信網に接続されている。

各ユニット１、２、５、６内には、それぞれグローバルメモリ（共有メモリ）１４が設けられている。また、ディジタル入出力ユニット３、４内には、共有Ｉ／Ｏ部１５と、それぞれアナログ又はディジタル回路で構成したウオッチドッグタイマ１６が備えられている。

ここで、図１に示すディジタル保護制御装置の基本動作について説明する。まず、主リレー演算ユニット１と事故検出演算ユニット２は、入力変換器８を介してアナログの状態量データを一定の電気角（例えば、７．５°）刻みで取り込み、アナログディジタル変換した後、フィルタ処理を施して、フィルタ処理された状態量データを用いて、一定の電気角（例えば、３０°）刻みで保護演算処理及び保護シーケンス処理を定周期的に行う。

主リレー演算ユニット１による演算の結果、系統に事故が発生したことを検出した場合は、シリアルバス７を経由してディジタル入出力ユニット３ｉに対して、遮断指令及び外部機器への操作信号を出力する。事故検出演算ユニット２においても同様に、シリアルバス７を経由してディジタル入出力ユニット４に対して、遮断指令及び外部機器への操作信号を出力する。主リレー演算ユニット１と事故検出演算ユニット２から出力された遮断指令は、パワーリレー１７により論理積（ＡＮＤ）を取って、最終的な遮断指令として遮断器に出力される。

このように、本実施例によれば、シリアルバス７経由でデータ及び信号を送受できるから、大幅な省配線化が図れる。また、ディジタル保護制御装置の機能を拡張するために、拡張に係る構成要素（ユニット）の各プリント基板は、容易にシリアルバス７に接続することができるから、拡張の自由度が大幅に向上する。

図２を用いて、本実施例の通信制御に係る構成について説明する。図２に示すように、各ユニット１、２、５、６のハードウエアの構成は、ほぼ同一に形成されている。すなわち、各ユニットは、ＣＰＵ演算部２１と、グローバルメモリ１４と、通信機構２２と、パルストランス２３とを備えて構成されている。グローバルメモリ１４は、各ユニットに対応させて領域が分けられている。つまり、主リレー演算ユニット１用のＭ−ＲＹ領域、事故検出演算ユニット２用のＦＤ−ＲＹ領域、ヒューマンインターフェースユニット５用のＨＩ領域、ＰＣＭ通信ユニット６用のＰＣＭ通信領域、ディジタル入出力ユニット３用のＭ−Ｉ／Ｏ領域が設定されている。

ＣＰＵ演算部２１は、自己に対応するグローバルメモリ１４の領域とＭ−Ｉ／Ｏ領域については読み書きが可能になっており、他の領域については読出しのみが可能になっている。グローバルメモリ１４の全領域は、通信機構２２によって書込み及び読出しが可能になっている。つまり、グローバルメモリ１４の各領域は、各ユニットからアクセス可能であるが、書込み操作については、自局宛に定めた領域しか書込みができないようにして、書き込みデータの保証をしている。また、グローバルメモリ１４のＭ−Ｉ／Ｏ領域においても、各通信機構２２が任意に読出し可能になっている。しかし、書込みについては、主リレー演算ユニット１のＭ−Ｉ／Ｏ領域には、主リレー演算ユニット１用のＣＰＵ演算部２１のみが書込み可能に、事故検出演算ユニット２のＭ−Ｉ／Ｏ領域には、事故検出演算ユニット２用のＣＰＵ演算部２１のみが書込み可能になっている。これは、主リレー演算ユニット１と事故検出演算ユニット２を別基板で構成し、これ対応させてディジタル入出力ユニット３ｉとディジタル入出力ユニット４の基板を分けておき、単一部品の故障で不要動作が発生しないようにするためである。

通信機構２２は、パルストランス２３を介してシリアルバス７に接続され、シリアルバス７から入力される送信データをグローバルメモリ１４の指定された領域に格納するとともに、グローバルメモリ１４の指定された領域のデータをシリアルバス７に出力するようになっている。各通信機構２２は、各グローバルメモリ１４に対し、予め定めた周期でアクセスして、データを順次更新するように動作する。パルストランス２３は、各ユニット及びディジタル入出力ユニット３ｎ、４の電気的な絶縁をとるために設けられている。これにより、通信機構２２が故障しても、シリアルバス７の信号に影響を及ぼさないようにしている。また、通信機構２２には、時間管理手段２４が設けられている。

また、図２に示すように、ディジタル入出力ユニット３ｉ、４には、時間管理手段２４を有する通信機構２２と、パルストランス２３と、複数のウオッチドッグタイマ１６ｉ（ｉ＝１、・・・、Ｎ）と、ＯＲ回路２６と、補助リレードライバ２７、２９と、補助リレー２８、３０と、絶縁入力部３１を備えて構成されている。主リレー演算ユニット１又は事故検出演算ユニット２から外部機器に出力される操作指令等は、シリアルバス７からパルストランス２３と通信機構２４を介して取り込まれ、補助リレードライバ２９と補助リレー３０を介して対応する外部機器に出力される。また、外部からの状態信号は、絶縁入力部３１を介して取り込まれる。

複数のウオッチドッグタイマ１６ｉは、いわゆるフリーランタイマにより構成され、それぞれ各ユニット１、２、５、６等に対応して設けられている。ウオッチドッグタイマ１６ｉは、各ユニット１、２、５、６等から通信機構２２を介して入力される健全性を示す２値信号（以下、健全信号という。）を受けて再トリガ（リトリガ）されるようになっている。つまり、健全信号は、ＨからＬ、又はＬからＨへ交互に切り替わる交互信号であり、ウオッチドッグタイマ１６ｉに印加される交互信号が、予め定めた時間以上変化しない場合に、異常信号（タイムアウト信号）を出力する。いずれかのウオッチドッグタイマ１６ｉから異常信号が出力されると、ＯＲ回路２６と補助リレードライバ２７を介して補助リレー２８から外部に警報が出力される。

ここで、本実施例のシリアルバス７の構成、各ユニット１〜６間におけるデータ伝送の仕組みについて説明する。シリアルバス７は、伝送時間の最大遅延時間を保証した条件で動作させる。この最大遅延時間は、伝送速度とシリアルバス７に接続された構成要素（ユニット）の数で決定される最大の遅延時間のことを指す。一般には、通信手段としてイーサネット（登録商標）通信を用い、プロトコルとしてＴＣＰ／ＩＰを用いるが、通信上のデータの衝突を許容しているが、最大遅延時間については保証されていない。本実施例においては、各ユニット１〜６に対して、シリアルバス７を占有する時間を順番に割当てて、シリアルバス７の伝送線路上でデータ衝突がないようにしてデータ送信すること特徴とする。

ところで、省配線化したシリアルバス７に、各ユニットの健全性もしくは異常を示す信号を伝送する専用信号線を設けることは得策ではない。そこで、本実施例では、省配線化を維持しつつ、シリアルバス７自体及び各ユニットの健全性を容易に確認できる仕組みを講じている。

まず、リアルタイムのシリアルバス７については、主リレー演算ユニット１と事故検出演算ユニット２のリアルタイム処理として必要な電気角（例えば、３０°＝１．３８ｍｓ又は１．６６ｍｓ)以内に、各ユニット間でデータ転送できれば、本実施例のディジタル保護制御装置としての性能を損なうことはない。

また、各ユニットが健全であることを、シリアルバス７を介してディジタル入出力ユニット３、４の共有Ｉ／Ｏ部１５に伝えるようにする。具体的には、各ユニット間で伝送する伝送データのフォーマット中に、特定の情報ビットを予め設け、各ユニットの動作の度にそのビット情報をＨ又はＬに交互に書き換えて伝送する。共有Ｉ／Ｏ部１５では、通信データからそのビット情報を抽出し、抽出したビット情報の内容に合わせて、予め設けたウオッチドッグタイマ１６ｉをリトリガする。このウオッチドッグタイマ１６ｉは、トリガされなければカウントアップし、予め定めた設定時間を経過すると、異常信号を出力するように動作する。この異常信号により共有Ｉ／Ｏ部１５に備えた補助リレーを駆動して、外部に警報を発するようになっている。

したがって、専用信号線を設けなくても、主リレー演算ユニット１や事故検出演算ユニット２などのユニットが異常となって健全信号が出力されないとき、共有Ｉ／Ｏ部１５のウオッチドッグタイマ１６が自ずとタイムアップするので、異常が発生したことを容易に認識できる。また、シリアルバス７に異常が発生した場合においても同様に、ウオッチドッグタイマ１６がタイムアップするのでシステムとして異常であることを容易に認識できる。

各通信機構２２の通信制御は、図３に示すように、グローバルメモリ１４と接続されたユニット１、２、５、６の各通信機構２２に対して、例えばユニット１、２、５、６の順番で周期Ｔ_ＬＡＮ毎にシリアルバス７をアクセスできる権利が与えられる。シリアルバス７へのアクセス権が与えられた通信機構２２は、シリアルバス７にアクセスしてグローバルメモリ１４へのデータ書込みを行う。シリアルバス７へのアクセス権がない通信機構２２はアクセス権が廻ってくるのを待機する。一つの通信機構２２の動作が完了すると、シリアルバス７をアクセスできる権利を次の通信機構２２に渡す。アクセス可能になった通信機構２２は、シリアルバス７にアクセスしてグローバルメモリ１４へのデータを書き込む。このような動作を順番に実施し、再度、通信機構２２にアクセス権を廻すようにする。これら一連の動作を時間Ｔ_ＣＰＵ毎の一定時間で行うようにしてリアルタイム性を保証する。すなわち、データ転送の最大遅延時間を保証する。

図４に、シリアルバス７のリアルタイム通信制御の詳細動作のタイムチャートを示す。同図は、各ユニットのＣＰＵ演算部２１と、グローバルメモリ１４及び通信機構２２と、シリアルバス７側間における動作手順を時系列的に示したものである。まず、各ＣＰＵ演算部２１は、定周期Ｔ_ＣＰＵ周期毎（例えば、電気角３０°毎）に、情報部及びデータ部からなる自局データをグローバルメモリ１４に書込む。この書込む信号の中に、健全性を示す健全信号を１ビット確保し、健全信号の内容を正常であれば、現在のＨ（又はＬ）の状態から逆の状態Ｌ（又はＨ）へ変化させて送出する。

通信機構２２では一定間隔にアクセスする権利であるトークンを、他の通信機構２２との間で順番に回しながら送信動作を行う。通信機構２２では、自局宛のトークンを検出し、グローバルメモリ１４内の自局データをシリアルバス７側に送信し、応答信号を待ち、応答信号確認後、送信終了情報を送出する。

その後、トークンを次局に渡し、一連のサイクルを終了する。この一連のサイクルは当然ながら、Ｔ_ＣＰＵ周期より短くなければリアルタイム性が保証できないため、十分短い間隔とする。しかも、全ての局の転送動作時間についても、Ｔ_ＣＰＵ周期より短くする。

このようにすることで、シリアルバス７にてリアルタイムに情報を送受することができる。当然ながら、シリアル信号であるため、冗長符号をつけることで、通信不良の検出や、データ訂正することも可能であり、高信頼化できることは言うまでもない。

図５〜図７を参照して、本実施例の動作タイミングを説明する。図５において、ＣＰＵ演算部は周期Ｔ_ＯＰ毎に割込み信号が入力され、この割込み信号に対応した割込み処理、例えば、リアルタイム処理となるディジタルフィルタ演算処理、保護演算処理、シーケンス処理などを実行する。

次に、リアルタイムＯＳのタスク処理として登録した優先度付きのタスク処理を実行する。この実施例では、タスク１から順に優先度が高いものとして説明する。割込処理が終了すると、タスク処理２が起動され、その後、優先度が高いタスク１が起動され、処理がタスク１に移行する。タスク１の処理中に割込みが発生し、タスク処理よりも優先度が高い割込み処理を実行する。

割込み処理が終了すると、タスク１が先ほどの続きの処理を実行する。タスク１処理終了後、処理中であったタスク２の処理を再開し処理する。その後、タスク３の処理を実行する。このタスク３の処理の中で、ウオッチドッグタイマ（ＷＤＴ）１６ｉをクリアするための健全信号を書く。例えば、始めに１（＝Ｈ）を書込む。次のタスク３の処理が実行する際に、ＷＤＴ１６ｉをクリアするための０（＝Ｌ）を書く。このようにして、ＷＤＴ１６ｉがタイムアップする時間内に、１と０を交互に書くように動作する。

ディジタル入出力ユニット３ｉ、４では、通信周期毎にデータの受信を行うが、ＷＤＴクリアの健全信号を受信するとＷＤＴクリア処理を実行する。ＷＤＴ１６ｉのフリーランタイマは図のように一定周期で増加する動作をし、健全信号にてフリーランタイマを初期状態の0に戻す。このケースでは、正常に健全信号を受信しているため、故障出力は発報されない。

図６は、図５に示した正常な状態から、ＣＰＵ演算部２１が停止した異常ケースのタイミング例である。図において、タスク３を起動した状態でＣＰＵが停止したケースである。最初は健全信号によりＷＤＴクリアを正常にできたが、次の健全信号が受信できないため、ＷＤＴ１６ｉのフリーランタイマは増加し続け、タイムアップレベルを超えたところで、ＷＤＴタイムアウトとなり、故障出力を発報する。このようにして、本実施例によれば、ＣＰＵの異常をシリアルバス７の信号として適用することで、特別な監視信号を持たずに実現できる。

図７は、ＣＰＵ演算部２１は正常であるが、シリアルバス７が異常になったときのタイミング例を示すものである。ＣＰＵ演算部２１は正常に動作できるため、割込み処理や、タスク処理が実行できる。しかし、シリアルバス７が異常になり、健全信号がディジタル入出力ユニット３、４に入力されないため、ＷＤＴ１６ｉのフリーランタイマのリクリアができない。したがって、ＷＤＴ１６ｉのフリーランタイマが増加し続け、タイムアップレベルを超えたところでＷＤＴタイムアウトになり、故障出力が発報される。

本実施例によれば、シリアルバス７に特別な監視信号線を設ける必要がないから、シリアルバス７に非常に適した構成がとれ、高信頼度化を図ることができる。

ここで、本実施例の主リレー演算ユニット１（又は、事故検出演算ユニット２）の内部構成の例を図８に示し、ヒューマンインタフェース５の内部構成例を図９に示す。図８に示すように、主リレー演算ユニット１は、電力系統から入力変換器８により電圧変換した複数の状態量を取り込み、サンプリングによる折返し誤差を防止するために、それぞれアナログフィルタ３１によりフィルタリングする。マルチプレクサ３２により、アナログフィルタ３１の出力信号を順次切替えて、Ａ／Ｄ変換器３３にてディジタル信号に変換してメモリ３４に格納する。マイクロコントローラ３５は、ローカルバス３６を介してメモリ３４からディジタル信号に変換された状態量を取り込み、系統事故時に発生する低次高調波成分を除去するディジタルフィルタ処理を行うとともに、保護演算及びシーケンス処理を実行する。マイクロコントローラ３５内には、演算実行するＣＰＵコアと、浮動小数点演算機構ＦＰＵと、フィルタ演算プログラム及び通信処理プログラムを予め格納しておくＲＯＭと演算用ＲＡＭ、並びに周辺回路と割込制御機構が備えられている。タイミング制御回路３７は、定周期毎の通信周期を管理するものであり、電気角３０°毎のＣＰＵへの割込み信号の発行や、マルチプレクサ３２へのチャンネル切替信号、Ａ／Ｄ変換器３３へのＡ／Ｄ変換タイミング指令、メモリ３４への書込み信号などの信号を出力する。通信機構２２は、グローバルメモリ１４を内部に有しており、通信機構２２はパルストランス２３を経由してシリアルバス７に接続されている。通信機構２２は、マイクロコントローラ３５から書き込まれたデータをグローバルメモリ１４に蓄積し、このデータを定周期に各ユニットに分配するように動作する。

一方、ヒューマンインタフェース５は、図９に示すように、シリアルバス７とイーサネット(登録商標)４１の２つの通信ネットワークに対応するようになっている。図において、ヒューマンインタフェース５は、マイクロコントローラ４２及びコントローラバス４３を備え、このコントローラバス４３に演算・処理用のワークＲＡＭ４４、データセーブ用メモリ４５、通信機構２２、通信機構２２に内蔵されたグローバルメモリ１４、及びＬＡＮ通信機構４６が密結合されている。コントローラ４２は図８のマイクロコントローラ３５と同じ機能を有するが、格納されているプログラムが異なる。ＬＡＮ通信機構４６は、パルストランス４７を経由して、外部のネットワーク４１に出力すると共に、外部のネットワーク４１からの信号を取り込む。つまり、ＬＡＮ通信機構４６は、図１に示した通信ハブ９を経由して、外部イーサネット(登録商標)ワーク１０に接続し、可搬式のヒューマンインタフェース１２との通信情報を授受することで遠隔対応化が図られている。また、通信機構２２は、図８に示した通信機構２２と同様にパルストランス２３を介してシリアルバス７に接続されている。

図１０に、本発明のディジタル保護制御装置の主要部の他の実施例の構成図を示す。本実施例が、実施例１と相違する点は、ディジタル入出力ユニット３ｉ、４の構成が異なることにある。すなわち、図１０に示すように、本実施例のディジタル入出力ユニット３ｉ、４は、通信機構２２にＣＲＣ（Cyclic Redundancy Check）検定回路５４を設け、ＣＲＣエラーを検出した場合に異常検出信号４８をＣＲＣ異常頻度検出部４９に出力する。

ここで、ＣＲＣ検定方法は、一般的に知られている検定方法であり、送信側で送信データに対してＣＲＣ検定のために予め決定した多項式により生成したデータ（冗長データ）を求め、この冗長データを送信データに付加して送信する。

生成多項式としては、Ｐ（Ｘ）＝Ｘ^１６＋Ｘ^１２＋Ｘ^５＋１などの、ＣＲＣ−ＣＣＩＴＴなどが知られており、ハイレベル手順に属するＨＤＬＣのプロトコルに採用されている。送信データを上記の生成多項式で除算し、除算した結果の余りがチェックコードとなる。一般には、割り算ではなく、桁上がりのないＸＯＲ演算にて実施する。

受信側では、冗長データを含んで受信したデータを生成多項式で除算して余りがあるか否かをチェックする。余りが０の場合は誤りなし、０でないときは誤りありと判定する。この判定を、１伝文ごとに行うため、毎通信時ごとにチェックできる。例えば、一過性的なデータ欠落などにより発生する伝送異常は、次の送信タイミングには回復する可能性がある。このため、頻度監視を行い、一過性的なデータ欠落が多発するようであれば、永久故障の事前現象と見て、早期に故障確定とする。

つまり、ＣＲＣ異常頻度検出部４９は、ＣＲＣ異常検出信号４８の頻度を検出し、頻度が設定値を超えたときに補助リレードライバ５１及び補助リレー５２を経由して、外部に異常状態の警報を出力するようになっている。例えば、１０ｓタイマ５０が１０ｓカウントする間にＣＲＣ異常検出信号４８が２回以上発生した場合に警報信号を出力する。また、１０ｓタイマ５０は、１０ｓカウント信号ごとに、ＣＲＣ異常頻度検出部４９の記憶内容を消去するクリア信号５３を出力するようになっている。

すなわち、一般的な通信ＬＳＩはＣＲＣ異常を検出する機能は有しているが、その異常情報はホストコントローラがないと読み出すことはできない。本実施例では、ホストコントローラがなくても、異常信号を積極的に出力するように構成したものである。

特に、実施例１の場合において、何らかの通信異常が正常に戻らないケースの場合、ＷＤＴ１６ｉがクリアされないから、最終的に装置の故障信号が外部に出力される。その通信異常が一過性の場合、通信品質が悪いことが懸念される。具体的には、保護リレーユニット内の伝送が、外乱ノイズの影響や通信ＩＣが壊れかけている現象により影響を受けていることがある。このような状況において、ＷＤＴによって異常確定するまでの間の不安定な期間の動作においても、頻度監視にて故障検出することができ、外部警報できる。すなわち、ＣＲＣ検定は毎回の通信が正常か異常かの判定が可能であるため、一過性の異常が長く続く場合、監視の盲点をなくすことができる。したがって、ＣＲＣ異常信号をモニタリングすれば、ディジタル保護制御装置内の通信品質の良悪を把握することが可能であり、この監視結果より、通信機構の監視が可能である。

図１１に、図１０図に示した実施例の動作のタイミング例を示す。図示のように、ＣＲＣチェックが正常であれば、異常信号は出力されないため、当然ながら、外部に対して異常出力は出力されない。また、ＣＲＣ異常を検出した場合、このように構成したディジタル入出力ユニット３、４は、コントローラを実装しなくても、継続した通信異常の状態を外部に報告することが可能である。

すなわち、本実施例のような省配線化したシステムでは、シリアル通信の状態監視が非常に重要になるため、このような手段を実装することで、高信頼度なシステムを構築することができる。

また、本発明によれば、ディジタル保護制御装置の複数の構成要素間で送受するデータをシリアルバスで伝送可能に構成できるから、ＣＰＵ演算部、入力部及び出力部が同一ユニット内でなく、離れた位置に設置しても構成ができる。その結果、分散配置したＩ／Ｏ機器制御用途にも適用できる。

本発明のディジタル保護制御装置の実施例１のブロック構成図である。実施例１の特徴部の詳細構成を示すブロック構成図である。実施例１の通信制御の動作概要を説明する図である。実施例１の通信制御の動作を示すタイミングチャートである。実施例１の主リレー演算ユニット又は事故検出演算ユニットの詳細構成図である。実施例１のヒューマンインタフェースユニットの詳細構成図である。実施例１の演算ユニット等の正常時における動作タイミングの一例を示す図である。実施例１の演算ユニット等の異常時における動作タイミングの一例を示す図である。実施例１の通信系の異常時における動作タイミングの一例を示す図である。本発明のディジタル保護制御装置の実施例２の特徴部の詳細構成を示すブロック構成図である。実施例２の通信系の異常時における動作タイミングの一例を示す図である。

符号の説明

１主リレー演算ユニット
２事故検出演算ユニット
３ｉディジタル入出力ユニット
４ディジタル入出力ユニット
５ヒューマンインタフェースユニット
６ＰＣＭ通信ユニット
７シリアルバス
１４グローバルメモリ
１５共有Ｉ／Ｏ部
１６ウォッチドッグタイマ
２２通信機構

Claims

電力系統の電気量を取り込んでディジタル演算により保護制御演算を実行するＣＰＵ演算部及び他のユニットとの間のデータ転送を制御する通信制御部を備えた複数の演算ユニットと、系統保護機器を含む外部機器との間でディジタル情報を入出力するＩ／Ｏ部及び他のユニットとの間のデータ転送を制御する通信制御部とを備えたディジタルＩ／Ｏユニットと、前記各ユニットに設けられた通信制御部に接続されたシステムバスとを備えたディジタル保護制御装置において、
前記システムバスは、シリアルバスにより形成され、
前記各演算ユニットの前記通信制御部は、前記ＣＰＵ演算部がアクセス可能な前記各ユニットに対応させた記憶領域を有するグローバルメモリを備え、
前記各ユニットに設けられた通信制御部は、前記グローバルメモリを介して他のユニットとの間のデータ転送を設定周期ごとに実行し、
前記各演算ユニットの前記ＣＰＵ演算部は、前記ディジタルＩ／Ｏユニットに転送する転送データに自己の異常の有無を示す信号を付して前記グローバルメモリに格納し、
前記ディジタルＩ／Ｏユニットは、前記異常の有無を示す信号を設定時間受信しないときに外部に警報を出力する異常検出手段を有することを特徴とするディジタル保護制御装置。
請求項１において、
前記異常の有無を示す信号は、０又は１を交互に繰返す交互信号であり、
前記異常検出手段は前記交互信号が設定時間以上入力されないときに警報を出力することを特徴とするディジタル保護制御装置。
請求項２において、
前記ＣＰＵ演算部は、前記交互信号を優先度が最も低いタスク処理結果の転送データに付加することを特徴とするディジタル保護制御装置。
請求項１において、
前記ディジタルＩ／Ｏユニットの通信制御部は、前記シリアルバスを介して受信されるシリアルデータの通信異常の頻度が設定頻度を超えたときに外部に警報を出力する第２の異常検出手段を有することを特徴とするディジタル保護制御装置。
請求項２において、
前記異常検出手段は、前記各演算ユニットに対応して設けられ、前記交互信号が入力されたときに再トリガされ、前記交互信号が前記設定時間以上入力されないときに異常信号を出力する複数のウオッチドッグタイマを備え、該複数のウオッチドッグタイマの異常信号のＯＲ回路出力により警報を出力することを特徴とするディジタル保護制御装置。