JP4350070B2

JP4350070B2 - Ａ／ｄ変換装置

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Publication number: JP4350070B2
Application number: JP2005192344A
Authority: JP
Inventors: 浩司坂田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2005-06-30
Filing date: 2005-06-30
Publication date: 2009-10-21
Anticipated expiration: 2025-06-30
Also published as: JP2007013641A

Description

本発明は、Ａ／Ｄ変換装置に関するものである。

情報通信機器における信号処理のディジタル化、高速化、機器の軽量・小型化に伴い、それに搭載されるＡ／Ｄ変換装置も高速化・高性能化が求められる。現在、高ビットレート化が進む無線機器などにおいて、高速サンプリング動作が可能なＡ／Ｄ変換装置が提案されている（例えば、特許文献１）。

このＡ／Ｄ変換装置は、複数の参照電圧を出力する参照電圧発生回路と、いずれかの参照電圧とアナログ入力信号とを比較する複数のコンパレータと、コンパレータの結果からディジタル信号を出力するエンコーダとを備えたものである。
特開２００３−１０１４１１号公報

特許文献１に記載されたＡ／Ｄ変換装置は、数多くのコンパレータを必要とし、それぞれのコンパレータにクロックを供給することになるため、その内部のクロックツリーが大きくなる。このようなＡ／Ｄ変換装置を高速に動作させるためには、これらのクロックスキューをできるだけ合わせておくことが求められるが、製造上ゆらぎや、温度の変化・電源電圧の低下などによる動作環境の変化によって、実動作の段階で設計どおりにクロックスキューが合わない。そして、Ａ／Ｄ変換装置内部のクロックスキューがそろっていない状況では、Ａ／Ｄ変換装置内部でのデータの伝播時間が不十分となり、出力信号のＳＮ比が劣化してしまう、という問題があった。

本発明はこうした状況に鑑みてなされたものであり、その目的は、ＳＮ比のよい高速サンプリング動作可能なＡ／Ｄ変換装置を提供することである。

本発明のある態様は、Ａ／Ｄ変換装置に関する。この装置は、アナログ信号を少なくとも２つの機能ブロックを経てディジタル信号に変換するもので、それぞれの機能ブロックがパイプライン動作するように構成されたＡ／Ｄ変換装置であって、前記Ａ／Ｄ変換装置によって変換されたディジタル信号のＳＮ比に基づいて、各機能ブロックに供給するクロックのスキューを調整するクロック制御部を備える。

この態様によれば、Ａ／Ｄ変換後のディジタル信号からＳＮ比に基づいて、Ａ／Ｄ変換装置内部のクロックのスキューを調整する。これにより、Ａ／Ｄ変換装置を高速サンプリング動作させた場合に、Ａ／Ｄ変換装置内部の信号の伝播が正確に行えず、Ａ／Ｄ変換されたディジタル信号のＳＮ比が低下した場合であっても、ディジタル信号のＳＮ比が高くなるように、各クロックのスキューを調整することができ、Ａ／Ｄ変換されたディジタル信号のＳＮ比を高くすることができる。したがって、ＳＮ比のよい高速サンプリング動作可能なＡ／Ｄ変換装置を実現することが可能である。

この態様において、前記クロック制御部は、各機能ブロックに供給するクロック毎に、クロック信号の遅延時間を増減させることにより、前記スキューの調整を行ってもよい。パイプラインの各段に供給するクロック信号の遅延時間をそれぞれ増減させることにより、クロックスキューを細かく調整することが可能となる。

また、この態様において、前記ＳＮ比が所定のレベル以下である間は、前記スキューの調整を繰り返して行ってもよい。これにより、Ａ／Ｄ変換後のディジタル信号が所定のレベルに到達するまで、Ａ／Ｄ変換装置内部のクロックのスキューを調整することができるので、ＳＮ比のよい高速サンプリング動作可能なＡ／Ｄ変換装置を実現することが可能である。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、ＳＮ比のよい高速サンプリング動作可能なＡ／Ｄ変換装置を得ることができる。

本発明の実施の形態は、シンボル単位で周波数ホッピングがなされる通信システムでの受信装置に使用されるＡ／Ｄ変換装置である。周波数ホッピングされるシンボルには、ＯＦＤＭ（ＯｒｔｈｏｇｏｎａｌＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘｉｎｇ）変調方式が適用され、この通信システムは、ＭＢ−ＯＦＤＭ（ＭｕｌｔｉｂａｎｄＯＦＤＭ）変調方式を適用したＵＷＢ（ＵｌｔｒａＷｉｄｅＢａｎｄ）を対象とする。

図１は、本発明の実施の形態に係る受信装置１００の構成を示す。受信装置１００は、アンテナ１０、無線部１２、Ａ／Ｄ変換装置１４、ベースバンド処理部１６、制御部１８を含む。

アンテナ１０は、無線区間を介して、図示しない送信装置から信号を受信する。受信する信号には、ＯＦＤＭ変調方式とＦＨ（ＦｒｅｑｕｅｎｃｙＨｏｐｐｉｎｇ）方式が適用されている。それぞれのサブキャリアは、ＱＰＳＫ（ＱｕａｄｒａｔｕｒｅＰｈａｓｅＳｈｉｆｔＫｅｙｉｎｇ）によって位相変調されている。さらに、ＯＦＤＭ変調方式におけるひとつの単位であるＯＦＤＭシンボルは、所定のホッピングパターンによって周波数ホッピングされている。ここで、ＯＦＤＭシンボルについては、後述する。なお、受信する信号は、所定の無線周波数を有している。

無線部１２は、アンテナ１０において受信した無線周波数の信号をベースバンド信号に周波数変換する。無線部１２には、所定のホッピングパターンによって周波数ホッピングを実行するために符号発生器が備えられており、符号発生器から発生される擬似ランダム符号信号が、受信した無線周波数の信号でのホッピングパターンに同期している。符号発生器は、所定の方法によって、受信した無線周波数の信号でのホッピングパターンとの同期を実行する。なお、ベースバンド信号は、同相成分と直交成分を含んでいるので、一般的にふたつの信号線によって示されるべきであるが、ここでは、説明の明瞭化のためにひとつの信号線によって示すものとする。以下も同様である。

Ａ／Ｄ変換装置１４は、無線部１２から入力されたアナログ信号であるベースバンド信号をディジタル信号に変換する。このＡ／Ｄ変換装置１４が本発明に特徴的な構成を有している。すなわち、Ａ／Ｄ変換装置１４において、ディジタル信号に変換後の信号を用いてＳＮ比を評価し、所定のＳＮ比が得られるまで、Ａ／Ｄ変換装置１４内部のクロックツリーのスキューを調整する。このＡ／Ｄ変換装置１４の構成及び動作については、後述する。

ベースバンド処理部１６は、Ａ／Ｄ変換装置１４でディジタル信号に変換されたベースバンド信号を復調する。制御部１８は、受信装置１００が所定の処理を実行できるように、受信装置１００全体を制御する。

図２は、受信装置１００において受信される信号のシンボルの構成を示す。図２（ａ）は、送信装置において、ＩＦＦＴ（ＩｎｖｅｒｓｅＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）がなされた信号（以下、「ＩＦＦＴ信号」という）を示す。送信装置において、周波数領域の信号は、ＩＦＦＴされて時間領域の信号に変換される。ここで、送信装置のＩＦＦＴおよび受信装置のＦＦＴは、ともに１２８のデータをひとつの単位にして、すなわちＦＦＴウインドウとして実行される（以下、１２８のデータのうちのひとつに対応したタイミングを「ＦＦＴポイント」という）。図２（ａ）は、１２８ＦＦＴポイントのデータを前から順に「Ｄ１」、「Ｄ２」、「Ｄ３」、「Ｄ４」として示す。

図２（ｂ）は、図２（ａ）に示したＩＦＦＴ信号にガードインターバル（ＧＩ）をそれぞれ付加した信号を示す。図示のごとく、１２８ＦＦＴポイントのデータである「Ｄ１」、「Ｄ２」、「Ｄ３」、「Ｄ４」のそれぞれの後方に、「ＧＩ」が付加されている。ここで、「ＧＩ」は、何も信号を送信しない部分、すなわち無送信区間に対応するものとする。さらに、１２８ＦＦＴポイントのデータと「ＧＩ」の組み合わせを前述の「ＯＦＤＭシンボル」という。例えば、「Ｄ１」と「ＧＩ」がひとつのＯＦＤＭシンボルに相当する。「Ｄ２」、「Ｄ３」、「Ｄ４」についても同様である。

図３は、受信装置１００において受信される信号の波形を示す。図３（ａ）は、図２（ｂ）に対応した信号の波形を示す。図示のごとく、ＯＦＤＭシンボルは、ＩＦＦＴ信号に対応した有送信の区間と、ＧＩに対応した無送信の区間の繰り返しによって形成される。図３（ｂ）は、無線伝送路を介して、図２（ａ）の信号をアンテナ１０によって受信する際の信号の波形を示す。無線伝送路において遅延波が生じるので、アンテナ１０は、ＧＩの区間においても所定の信号を受信する。しかしながら、ＧＩの区間の信号強度は、ＩＦＦＴ信号の区間よりも小さい。本発明の実施の形態では、このＩＦＦＴ信号の区間とＧＩの区間から、ＳＮ比を導出する。

図４は、Ａ／Ｄ変換装置１４の構成を示したブロック図である。Ａ／Ｄ変換装置１４は並列型のＡ／Ｄ変換装置で、Ａ／Ｄ変換部２０、ラッチ・ドライバ２２、ＳＮ比判定部２４、クロック制御部２６を含む。このＡ／Ｄ変換装置１４は、Ａ／Ｄ変換部２０を１つの機能ブロックとし、ラッチ・ドライバ２０を１つの機能ブロックとして、これら２つの機能ブロックがパイプライン動作するように構成されている。

Ａ／Ｄ変換部２０は、アナログ信号（無線部１２が出力したベースバンド信号）２００をｎビットのディジタル信号２０２に変換する。このＡ／Ｄ変換部２０は、２^ｎ個の参照電圧を出力する参照電圧発生回路と、２^ｎ個のコンパレータと、エンコーダとを備える。そして、各コンパレータにて、アナログ信号２００と参照電圧発生回路で生成した各参照電圧とを比較し、エンコーダによって各コンパレータの出力を符号化してｎビットのディジタル信号２０２を出力する。また、Ａ／Ｄ変換部２０は、クロック制御部２６でクロックスキューが調整されたクロックＣＫ１に同期して動作する。

ラッチ・ドライバ２２は、Ａ／Ｄ変換部２０によって出力されたｎビットのディジタル信号２０２をラッチするとともに、ラッチしたディジタル信号２０４を後段のベースバンド処理部１６へ出力する。また、ラッチ・ドライバ２２が出力するディジタル信号２０４は、ＳＮ比判定部２４にも入力される。このラッチ・ドライバ２２は、クロック制御部２６でクロックスキューが調整されたクロックＣＫ２に同期して動作する。

ＳＮ比判定部２４は、ラッチ・ドライバ２２から出力されたディジタル信号２０４のＳＮ比を判定する。前述の通り、ディジタル信号２０４には、ＩＦＦＴ信号に対応した有送信の区間と、ＧＩに対応した無送信の区間が存在する。ＳＮ比の判定は、このＩＦＦＴ信号とＧＩに対応した区間の信号からディジタル信号２０４のＳＮ比を算出し、算出したＳＮ比が所定のＳＮ比よりも大きいか否かを判定する。算出したＳＮ比が所定のＳＮ比以下の場合、ＳＮ比判定部２４はクロック制御回路２６にパルス２０６を出力する。所定のＳＮ比の値は、予めＳＮ比判定部２４に記憶された値であってもよい。また、制御部１８によって設定された値であってもよい。

ここで、ディジタル信号２０４のＳＮ比の算出方法を説明する。まず、ひとつのＯＦＤＭシンボルにおけるＩＦＦＴ信号の区間の電力を積算する。ここでは、ベースバンド処理部１６が動作するサンプリング間隔によって、入力されるＩＦＦＴ信号の区間の電力を積算する。また、ひとつのＯＦＤＭシンボルにおけるＧＩの区間の電力を積算する。ここでは、ベースバンド処理部１６が動作するサンプリング間隔によって、入力されるＧＩの区間の電力を積算する。なお、ＯＦＤＭシンボルにおけるＩＦＦＴ信号の区間とＧＩの区間の分離は、ベースバンド処理部１６から入力されるＩＦＦＴ信号の区間とＧＩの区間との境界に関する情報にもとづいてなされる。

次に、ＩＦＦＴ信号の区間でのサンプル数に応じて、積算したＩＦＦＴ信号の区間の電力を平均する。また、ＧＩの区間でも同様の処理を実行する。すなわち、ＩＦＦＴ信号の区間とＧＩの区間は長さが異なるので、積算したＩＦＦＴ信号の区間の電力と、積算したＧＩの区間の電力とを直接処理の対象とすることは困難である。そのため、これらの間で処理を実行できるように、平均処理を実行する。

そして、平均したＧＩの区間の電力によって、平均したＩＦＦＴ信号の区間の電力を除算して、ＳＮ比を算出する。厳密にいえば、ＧＩの区間では、遅延波も受信されるので、平均したＧＩの区間の電力は、完全な雑音レベルとは異なるが、平均したＩＦＦＴ信号の区間の電力よりも一般的に低いので、雑音レベルとみなすことができる。なお、平均したＧＩの区間の電力として、ＧＩの区間の中でも、後方の部分における電力を平均してもよい。これによって、遅延波の影響を小さくできる。

クロック制御部２６は、ＳＮ比判定部２４からパルス２０６が入力されると、Ａ／Ｄ変換部２０及びラッチ・ドライバ２２に入力するクロックＣＫ１及びＣＫ２のクロックスキューを調整する。クロックスキューの調整は、クロックＣＫ１及びＣＫ２の遅延時間を増減させることによって行う。

図５は、クロック制御部２６の構成を示した図である。このクロック制御部２６は、ビットカウンタ３０と２つの遅延制御部３２、３４を含む。

ビットカウンタ３０は、（ｍ１＋ｍ２）ビットのカウンタで、ＳＮ比判定部２４から入力されたパルス２０６の数をカウントする。すなわち、パルス２０６が入力される毎に、ビットカウンタ３０は１ずつインクリメントされる。ビットカウンタ３０のうち、上位ｍ１ビットの信号Ｑ２は遅延制御部３２に入力され、下位ｍ２ビットの信号Ｑ２は遅延制御部３４に入力される。

遅延制御部３２は、入力クロックＣＬＫを遅延させてＡ／Ｄ変換部２０のクロックＣＫ１を生成する。また、遅延制御部３４は、入力クロックＣＬＫを遅延させてラッチ・ドライバ２２のクロックＣＫ２を生成する。それぞれの遅延量は、ビットカウンタ３０の値によって決定される。すなわち、遅延制御部３２の遅延量は、ビットカウンタ３０の上位ｍ１ビットの信号Ｑ１の値に基づいて決まり、遅延制御部３４の遅延量は、ビットカウンタ３０の下位ｍ２ビットの信号Ｑ２の値に基づいて決まる。そして、ビットカウンタ３０をカウントアップすることで、信号Ｑ１、Ｑ２の値を変化させることにより、遅延制御部３２、３４の遅延量が増減するようになっている。このように、遅延制御部３２、３４は、ビットカウンタ３０の値に基づいて入力クロックＣＬＫをそれぞれ別個に遅延させることにより、Ａ／Ｄ変換部２０のクロックＣＫ１とラッチ・ドライバ２２のクロックＣＫ２のクロックスキューを調整する。

図６は、ビットカウンタ３０から入力される信号Ｑ１が３ビットである場合の遅延制御部３２の構成を示した図である。この遅延制御部３２は、７個の遅延セル４０〜４６が縦列接続され、初段の遅延セル４０に入力クロックＣＬＫが入力される。また、最終段の遅延セル４６の出力がＡ／Ｄ変換部２０のクロックＣＫ１として出力される。

図７に各遅延セル４０〜４６の構成例を示す。図７（ａ）は、抵抗によって遅延セルを構成した例である。信号Ｑ１が「１」の場合は、抵抗が接続された側のスイッチがＯＮ、抵抗が接続されていない側のスイッチがＯＦＦとなり、入力信号ＩＮが遅延されて出力信号ＯＵＴとして出力される。また信号Ｑ１が「０」の場合は、抵抗が接続されていない側のスイッチがＯＮ、抵抗が接続された側のスイッチがＯＦＦとなり、入力信号ＩＮが遅延されずそのまま出力信号ＯＵＴとして出力される。図７（ｂ）に示した遅延セルは、図７（ａ）で示した抵抗を２つのインバータに置き換えた例である。動作は図７（ａ）と同様である。

図７（ｃ）は、２つのインバータと１つのキャパシタによって遅延セルを構成した例である。信号Ｑ１が「０」の場合、入力信号ＩＮは２つのインバータで遅延されて出力信号ＯＵＴとして出力される。一方、信号Ｑ１が「１」の場合、２つのインバータの中間点と接地点との間にキャパシタが挿入される構成となり、入力信号ＩＮはキャパシタによって大きく遅延されて出力信号ＯＵＴとして出力される。

なお、図７（ａ）〜（ｃ）の遅延セルにおいて、信号Ｑ１の極性を逆にしてもよい。この場合、信号Ｑ１が「０」の場合に、入力信号ＩＮが大きく遅延されて出力信号ＯＵＴとして出力される。

図７（ａ）〜（ｃ）の構成を持つ遅延セル４０〜４６を備えた図６の遅延制御部３２において、３ビットの信号Ｑ１のうち、最下位ビットＱ１［０］は１個の遅延セル４６に、真ん中のビットＱ１［１］は２個の遅延セル４４、４５に、最上位ビットＱ１［２］は４個の遅延セル４０〜４３に接続される。そして、信号Ｑ１［０］が「１」の場合、遅延セル４６によって入力クロックＣＬＫが遅延セル１段分遅延されることになり、信号Ｑ１［１］が「１」の場合、遅延セル４４、４５によって入力クロックＣＬＫが遅延セル２段分遅延されることになる。また、信号Ｑ１［２］が「１」の場合は、遅延セル４０〜４３によって入力クロックＣＬＫが遅延セル４段分遅延される。結果として、３ビットの信号Ｑ１を「０」〜「７」と変化させることにより、入力クロックＣＬＫを遅延させずに、或いは遅延セル１段分〜７段分遅延させて、Ａ／Ｄ変換部２０へのクロックＣＫ１として出力される。

なお、図６では信号Ｑ１が３ビットの場合の遅延制御部３２の例を示したが、信号Ｑ１がｍ１ビットの場合は、２^ｍ１個の遅延セルを縦列接続させて遅延制御部３２を構成すればよい。このとき、第ｋビットＱ１［ｋ］（０≦ｋ＜ｍ１）には２ｋ個の遅延セルを接続させればよい。これにより、ｍ１ビットの信号Ｑ１を変化させることにより、入力クロックＣＬＫを遅延させずに、或いは遅延セル１段分〜２^ｍ１段分遅延させて、Ａ／Ｄ変換部２０へのクロックＣＫ１として出力させることができる。

また、遅延制御部３４も図６と同様の構成によって実現できる。すなわち、信号Ｑ２がｍ２ビットである場合、２^ｍ２個の遅延セルを縦列接続させて遅延制御部３４を構成する。このとき、第ｌビットＱ２［ｌ］（０≦ｌ＜ｍ２）には２ｌ個の遅延セルを接続させればよい。これにより、ｍ２ビットの信号Ｑ２を変化させることにより、入力クロックＣＬＫを遅延させずに、或いは遅延セル１段分〜２^ｍ２段分遅延させて、ラッチ・ドライバ２２へのクロックＣＫ２として出力させることができる。

以上の構成による受信装置１００の動作について説明する。無線部１２は、ＯＦＤＭシンボル単位で周波数ホッピングされた信号に対して、その周波数を無線周波数からベースバンド周波数に変換し、受信信号２００として出力する。Ａ／Ｄ変換装置１４は、アナログ信号である受信信号２００をディジタル信号に変換する。このとき、Ａ／Ｄ変換装置１４内部のクロック制御部２６に備えられたビットカウンタ３０は任意の値に設定されており、Ａ／Ｄ変換部２０を駆動するクロックＣＫ１の入力クロックＣＬＫに対する遅延量と、ラッチ・ドライバ２２を駆動するクロックＣＫ２の入力クロックＣＬＫに対する遅延量は、ビットカウンタ３０の値に基づいて決定されている。

Ａ／Ｄ変換装置１４にて変換されたディジタル信号２０４は、ベースバンド処理部１６に入力され、ベースバンド信号が復調される。また、ディジタル信号２０４は、Ａ／Ｄ変換装置１４内部のＳＮ比判定部２４にも入力される。ＳＮ比判定部２４は、ディジタル信号２０４のＳＮ比を算出し、算出したＳＮ比が所定のＳＮ比よりも大きい値が否かを判定する。ＳＮ比判定部２４において、算出したＳＮ比が所定のＳＮ比よりも大きいと判定した場合、クロック制御部２６内のビットカウンタ３０の値を変更せず、入力クロックＣＬＫに対するクロックＣＫ１の遅延量と、クロックＣＫ２の遅延量は、そのまま保たれる。

一方、ＳＮ比判定部２４において、算出したＳＮ比が所定のＳＮ比以下と判定した場合、ＳＮ比判定部２４はパルスを生成し、クロック制御部２６に対してこのパルスを入力する。クロック制御部２６は、ＳＮ比判定部２４からのパルスを受け取ると、ビットカウンタ３０の値を１つインクリメントする。クロックＣＫ１及びＣＫ２は、インクリメント後のビットカウンタ３０の値に基づいて、新たに入力クロックＣＬＫに対する遅延量が決定されることにより、それぞれのクロックスキューが調整される。そして、新たなクロックスキューを持つＣＫ１及びＣＫ２を用いて、再度Ａ／Ｄ変換装置１４は受信信号２００をディジタル信号２０４に変換する。この新しいディジタル信号２０４を用いてＳＮ比判定部２４はＳＮ比判定を行い、ディジタル信号２０４のＳＮ比が所定のＳＮ比以下の場合は、ＳＮ比判定部２４はクロック制御部２６に対しパルスを出力し、再度クロックＣＫ１及びＣＫ２のクロックスキューを調整する。そして、ディジタル信号２０４のＳＮ比が所定のＳＮ比よりも大きくなるまで、クロックＣＫ１及びＣＫ２のクロックスキュー調整を繰り返し行う。

図８は、Ａ／Ｄ変換装置１４内のＡ／Ｄ変換部２０に入力されるクロックＣＫ１とその出力信号２０２、ラッチ・ドライバ２２に入力されるクロックＣＫ２、及びＳＮ比判定部２４の出力パルス２０６のタイミングチャートの一例を示す。なお、図８の出力信号２０２において、網掛けがされているタイミングでは、出力信号２０２は不定値が出力されていることを示し、白抜きのタイミングでは、出力信号２０２は確定値が出力されていることを示す。

図８において、Ａ／Ｄ変換部２０の出力信号２０２は、図に示すようなタイミングでクロックＣＫ１に同期して出力される。また、期間１では、クロックＣＫ１とクロックＣＫ２はクロックスキューが揃っている。このような状況において、クロックＣＫ２の立ち上がりと、Ａ／Ｄ変換部２０の出力信号２０２の変化するタイミングが重なっており、クロックＣＫ２に同期して動作するラッチ・ドライバ２２は、Ａ／Ｄ変換部２０の出力信号２０２を正しくラッチすることはできない。従って、ラッチ・ドライバ２２の出力信号であるディジタル信号２０４のＳＮ比は悪く、ＳＮ比判定回路２４はクロック制御部２６に出力パルス２０６を生成する。クロック制御部２６は、出力パルス２０６を受けて、クロックＣＫ２の遅延量を増やす。

次に、期間２は、クロックＣＫ２の遅延量が増えて、クロックＣＫ１とクロックＣＫ２のクロックスキューが若干増加した状態である。この状態において、クロックＣＫ２の立ち上がり時点では、まだＡ／Ｄ変換部２０の出力信号２０２が確定していない段階であり、クロックＣＫ２に同期して動作するラッチ・ドライバ２２は、Ａ／Ｄ変換部２０の出力信号２０２を正しくラッチできない。従って、期間２においても、ラッチ・ドライバ２２の出力信号であるディジタル信号２０４のＳＮ比は悪く、ＳＮ比判定回路２４はクロック制御部２６に出力パルス２０６を生成する。クロック制御部２６は、出力パルス２０６を受けて、クロックＣＫ２の遅延量を更に増やす。

次に、期間３は、クロックＣＫ１とクロックＣＫ２のクロックスキューが更に増加した状態である。この状態において、クロックＣＫ２の立ち上がり時点でＡ／Ｄ変換部２０の出力信号２０２が確定しており、クロックＣＫ２に同期して動作するラッチ・ドライバ２２は、Ａ／Ｄ変換部２０の出力信号２０２を正しくラッチすることができる。従って、ラッチ・ドライバ２２の出力信号であるディジタル信号２０４のＳＮ比は良くなり、ＳＮ比判定部２４はクロック制御部２６に出力パルス２０６を生成することなく、クロックスキューの調整は停止する。以後、ディジタル信号２０４のＳＮ比が所定値以下にならない限り、クロック制御部２６におけるそれぞれのクロックの遅延量は一定に保たれる。逆に、温度変化などによりクロックＣＫ１とＣＫ２のクロックスキューの関係に変化が生じたり、内部遅延が変わったりした場合、ディジタル信号２０４のＳＮ比が再び所定値以下になる場合もあり得る。この場合、ＳＮ比判定部２４はクロック制御部２６に対して出力パルス２０６を生成し、再びクロックＣＫ１とＣＫ２のクロックスキューの調整を行う。

以上のように、本発明の実施の形態によれば、Ａ／Ｄ変換後のディジタル信号からＳＮ比を算出し、算出したＳＮ比が所定のＳＮ比以下である場合、Ａ／Ｄ変換装置内部のパイプラインの各段に供給するクロック毎に、クロック信号の遅延時間を増減させることにより、クロックスキューを調整する。これにより、高速サンプリング動作させた場合であっても、Ａ／Ｄ変換装置内部の信号の伝播が正確に行えるように各クロックのスキューが調整されるため、Ａ／Ｄ変換されたディジタル信号のＳＮ比を高くすることができる。したがって、高速サンプリング動作可能なＳＮ比のよいＡ／Ｄ変換装置を実現することが可能である。

また、実際に動作させながら各クロックのスキューを調整することができるため、設計の段階で製造過程や動作環境に応じたクロックスキューのマージンを大きくとる必要がなく、高速サンプリング動作可能なＡ／Ｄ変換装置を簡単に設計することもできる。更に、温度などの実際の動作環境の変化に応じてクロックスキューを調整することができるので、幅広い動作環境にて高速サンプリング動作を補償するＡ／Ｄ変換装置を実現することが可能である。

以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、図４のＳＮ比判定部２４において、ディジタル信号２０４のＳＮ比が所定値以下である場合に、ＳＮ比判定部２４はクロック制御部２６に対しパルスを出力したが、ディジタル信号２０４のＳＮ比が所定値以下となった場合にアクティブとなり、ディジタル信号２０４のＳＮ比が所定値よりも大きくなった場合にノンアクティブとなるイネーブル信号を出力するようにしてもよい。この場合、クロック制御部２６は、イネーブル信号がアクティブ状態にある場合に、パルス信号を１サイクル毎に生成するパルス信号生成回路を備えてもよく、このパルス信号生成回路で生成されたパルス信号をビットカウンタ３０に入力するようにしてもよい。なお、この場合の１サイクルは、Ａ／Ｄ変換部２０でＡ／Ｄ変換を行い、ラッチ・デバイス２２でディジタル信号をラッチして出力し、ＳＮ比判定部２４でディジタル信号２０４のＳＮ比を判定するまでに要する時間であればよい。

また、図４において、Ａ／Ｄ変換装置１４は、Ａ／Ｄ変換部２０を１つの機能ブロックとし、ラッチ・ドライバ２２を１つの機能ブロックとして、これら２つの機能ブロックがパイプライン動作するように構成した例を示したが、これに限るものではなく、２段以上のパイプラインで構成してもよい。例えば、Ａ／Ｄ変換部２０を、コンパレータとエンコーダの２つの機能ブロックに分け、ラッチ・ドライバ２２とあわせて３段のパイプライン構成としてもよい。また、複数のコンパレータを高速動作させた場合に頻発するバブルエラーを補正するための回路をコンパレータの後段に追加し、これを１つの機能ブロックとして、パイプラインを構成してもよい。なお、Ａ／Ｄ変換装置１４を複数段のパイプラインで構成した場合、クロック制御部２６において、各段のパイプラインに入力されるクロック毎にそれぞれの遅延量を調整するようにすればよい。

また、本実施の形態において、ＳＮ比判定部をＡ／Ｄ変換装置１４内部に備える構成を示したが、通信システムによっては、ベースバンド処理部１６でＳＮ比判定を行っている場合もあり得る。このような場合は、Ａ／Ｄ変換装置１４内部にＳＮ比判定部１４を備えず、ベースバンド処理部１６に備えられたＳＮ比判定部の結果をＡ／Ｄ変換装置１４にフィードバックするようにしてもよい。

本発明の実施の形態に係る受信装置の構成図である。図２（ａ）、（ｂ）は、図１の受信装置において受信される信号のシンボルの構成を示す図である。図３（ａ）、（ｂ）は、図１の受信装置において受信される信号の波形を示す図である。本発明の実施の形態に係るＡ／Ｄ変換装置の構成図である。図４のクロック制御部の構成図である。図５の遅延制御部の構成図である。図７（ａ）−（ｃ）は、図６の遅延セルの構成を示した一例である。図４に示したＡ／Ｄ変換装置内部の信号のタイミングチャートである。

符号の説明

１０アンテナ
１２無線部
１４Ａ／Ｄ変換装置
１６ベースバンド処理部
１８制御部
２０Ａ／Ｄ変換部
２２ラッチ・ドライバ
２４ＳＮ比判定部
２６クロック制御部
３０ビットカウンタ
３２、３４遅延制御部
４０〜４６遅延セル
１００受信装置

Claims

アナログ入力信号を少なくとも２つの機能ブロックを経てディジタル信号に変換し、それぞれの機能ブロックがパイプラインで動作するように構成されたＡ／Ｄ変換装置であって、
前記Ａ／Ｄ変換装置によってディジタル変換されたＯＦＤＭシンボルにおけるＩＦＦＴ信号区間とガードインターバル区間との平均電力比に基づいて、各機能ブロックに供給するクロックのスキューを調整するクロック制御部を備えることを特徴とするＡ／Ｄ変換装置。
前記クロック制御部は、各機能ブロックに供給するクロック毎に、クロック信号の遅延時間を増減させることにより、前記スキューの調整を行うことを特徴とする請求項１に記載のＡ／Ｄ変換装置。
前記ＳＮ比が所定のレベル以下である間は、前記スキューの調整を繰り返して行うことを特徴とする請求項１又は２に記載のＡ／Ｄ変換装置。