JP4359560B2 - フラッシュメモリの消去方法及びその装置 - Google Patents

Description

本発明は、一般に、フラッシュメモリの消去方法及びその装置に関し、特に、不揮発性メモリデバイスのメモリアレイに対する消去操作であって、フラッシュメモリのトンネル酸化膜内にトラップされたホールの数を低減することができる方法及び装置に関する。

図１は、従来のフラッシュメモリセル１００の断面図を示す。メモリセル１００は、基体１０２、ソース１０４、制御ゲート１０８、二酸化シリコン（ＳｉＯ₂）の絶縁膜１００によって電気的に絶縁されたフローティングゲート１０６、及びドレイン１１２を有する。従って、メモリセル１００は、基本的に、フローティングゲートが付加されたｎチャネルトランジスタである。フローティングゲート１０６に対する電気的アクセスは、フローティングゲート１０６を囲むＳｉＯ₂膜と、ソース１０４、ドレイン１１２、チャネル１０５及び制御ゲート１０８との間に接続されたキャパシタを通じて行われる。フローティングゲート１０６に与えられた電荷は、Ｓｉ−ＳｉＯ₂における固有のエネルギー障壁によって保持され、これがメモリセルの不揮発性の性質をもたらしている。

フラッシュメモリセルをプログラミングするとは、電荷（例えば電子）をフローティングゲート１０６に付加することを意味する。制御ゲート電圧を高レベルにすると共に、ドレインにソースバイアス電圧よりも高レベルの電圧を与える。ゲート電圧はチャネルを反転し、その間、ドレインバイアスは、電子をドレインに向けて移動させる。電子がチャネルを横切る過程において、電子は、シリコンの格子に衝突し、その移動方向がＳｉ−ＳｉＯ₂の界面に向けられることになる。移動方向が切り換えられた電子のうちのいくつかは、ゲート電圧によって発生している電界によって、酸化膜を通過し、フローティングゲートに到達する。プログラミングが完了し、電子がフローティングゲートに付加された後、セルのしきい値は増加することとなる。プログラミングは選択的な操作であって、それぞれ特定のセルに対して行われる。

フラッシュメモリの読み出しは以下のようにして行われる。プログラムされたセルは、フローティングゲートへの電荷の増加によってターンオン電圧Ｖ₁が増加している。制御ゲート電圧を与え、ドレイン電流をモニタすることによって、フローティングゲートに電荷が蓄積されたセルと蓄積されていないセルとの違いがわかる。センスアンプは、セルのドレイン電流と参照用セル（例えば製造テスト中に参照用レベルがプログラムされたフラッシュセル）のドレイン電流とを比較する。消去されたセルは、参照用セルよりも多くのセル電流が流れ、従って、論理「１」である。これに対して、プログラミングされたセルは、参照用セルよりも少ないセル電流が流れ、従って、論理「０」である。

フラッシュメモリを消去するとは、電荷（電子）をフローティングゲートから離脱させることを意味する。フラッシュメモリの消去は、多くのセルに対して、一度に電圧を印加することによって行われ、これにより、多くのセルが瞬間（ｆｌａｓｈ）的に消去されることとなる。典型的なフラッシュメモリの消去操作は、正電圧をソース１０４に印加し、負電圧又は接地電圧を制御ゲートに印加し、メモリセルの基体を接地電圧に保持することによって行われる。ドレイン１１２は電位的にフローティング状態とされる。この状態下において、高電界（８〜１０ＭＶ／ｃｍ）がフローティングゲートとソース間に与えられる。消去の間、ソース接合部分はゲートダイオード状態となり、電子は最初に数オングストロームのＳｉＯ₂をトンネル通過し、次いで、ソース内に一掃される。消去が完了すると、電子はフローティングゲートから離脱移動し、しきい値Ｖｔが低下する。プログラミングは選択的に特定のセルに対して行われるが、消去はそうではなく、多くのセルがいっせいに消去されることになる。

フラッシュメモリにおけるストレス誘起リーク電流（ＳＩＬＣ）は、不正規の低電圧においてフローティングゲートから該フローティングゲートを囲む酸化膜を通じてトンネリングするときに生じる。これは、メモリセルに対して読み出し、書き込み及び消去の操作が何度も繰り返し行われて、すなわち、ストレスがかかる結果、ホールがフラッシュメモリのトンネル酸化膜内にトラップされることによって生じ、メモリの機能が著しく低下する。ＳＩＬＣは、フラッシュメモリの設計者や製造者に大きな難題を与え、しかも、デバイスの小型化傾向、フローティングゲートを囲む酸化膜の薄膜化という大きな課題もある。

ＳＩＬＣの問題を解決すべくいくつかの解決策が提案されている。例えば、Ｎウェルの内側に順番に形成されたＰウェルの内側にメモリセルが形成されたトリプルウェル構造のチャネルを有するフラッシュメモリが提案されている。しかし、トリプルウェル構造は、複雑な製造工程が増えメモリエリアも増加する。従って、デバイスの繰返し動作によって生じるＳＩＬＣを低減するためのフラッシュメモリの方法と装置が必要である。

上述した理由と以下に述べる付加的な理由のために、フラッシュメモリの消去のための改良された方法と装置に関する技術が必要である。このことは、当業者がこの明細書を読んで理解することで、明らかになるであろう。従来のフラッシュメモリの上述した問題及びその他の問題は、本発明によって解決される。本発明の少なくとも一部は、以下の明細書を読んで研究することによって理解されるであろう。

これらの実施の形態は、特定の電子的な要素を使用して表しているが、本発明を実施するためにその他の回路要素が使用され得ること、並びに本発明が開示された回路要素の配置に限定されないことは、また、本発明が、フラッシュメモリ回路以外のデバイスにおけるメモリを消去する場合にも適用されることを当業者によって理解されるであろう。このように、本発明は、フラッシュメモリを消去するための方法及び装置に制限されない。

詳細な説明
図１は、ｎ＋型ソース１０４、ｐ型チャネル１０５、ｎ＋型ドレイン１１２及びｐ型基体１０２を有する従来のフローティングゲートメモリセル１００を示す。フローティングゲート１０６は、チャネル１０５上において絶縁膜１１０と薄膜のトンネル酸化膜１１４間にサンドイッチされている。フローティングゲート１０６は、フラッシュメモリ内のメモリ素子であり、該メモリセルの他の素子から電気的に絶縁されている。制御ゲート１０８は、フローティングゲート１０６上であって、かつ、絶縁膜１１０のトップに位置されている。

図２は、本発明に係るフラッシュメモリ２００の概略回路図を示す。フラッシュメモリ２００は、読み出し、書き込み及び消去などのメモリの操作を制御するための制御回路２０２、列デコーダ２０４、センスアンプ／ビット線ドライバ２０６、カラムマルチプレクサ２１８、ワード線２１２、メモリアレイ２１０、ビット線２０８及びワード線ドライバ２１６を含む行デコーダ２１４を有する。

従来例に係るフラッシュメモリにおける消去操作ための電圧パルスのシーケンスの例を図３に示す。図示されるように、ゲート−基体電圧が約−１０Ｖに低下すると同時に、ソース−ドレイン電圧が、約５Ｖ乃至６Ｖに増加している。その電位差は、約１０ｍｓほど保持され、その後、急峻に０Ｖまで放電する。この電圧値のコンビネーションは、フローティングゲート１０６とソース１０４間のトンネル酸化膜１１４を横切る電界を誘発させ、これにより、フローティングゲート１０６から電子が移動するというトンネリングが生じ、メモリセルを消去するという効果をもたらす。しかしながら、それと同時に、基体１０２とソース１０４間の接合部分における逆バイアス電圧がトンネル酸化膜１１４にホールを注入し、その注入されたホールのいくつかがトンネル酸化膜１１４内にトラップされるという現象が発生する。トラップされたホールのいくつかは消去操作の終了時点及び／又は次のプログラミングの後において中和されずに残る。トンネル酸化膜１１４内にトラップされたホールは、障壁を低下させ、低電界において電子をフローティングゲート１０６からトンネル酸化膜に注入するという影響をもたらし、その結果、ＳＩＬＣやチャージ損失又はフラッシュメモリセルのゲインに関連するＳＩＬＣを引き起こす。

１層目のポリシリコンによるゲートが並列に接続された４０９６フラッシュメモリのアレイにおけるＳＩＬＣの例を図４に示す。曲線２０１は、初期段階のストレスがかかっていないアレイのトンネル電流−電圧の特性（ＩＰ１−ＶＰ１特性）を示すもので、基体とソースを接地とし、１層目のポリシリコンによるゲートに印加される電圧を負電圧方向に掃引（電圧掃引）したときの特性を示す。曲線２０１に示されるように、初期段階のストレスがかかっていないアレイは、ゲート−基体間の電位差が−１０Ｖまでリーク電流は生じていない。曲線２０２は、ストレスがかかった結果、すなわち、フローティングゲートセルのアレイに連続的に消去−書込みサイクルを行ったアプリケーションの結果を示す。この例では、一定電圧のストレス、すなわち、２００秒にわたって、ゲート−基体間が−１０Ｖに保持され、ソース−基体間が６Ｖに保持されるという高い逆バイアスによるストレスがかかるように設定されている。曲線２０２は、アレイに対するストレス後、リーク電流が不正規の低電圧である約−７Ｖで始まっていることを示している。曲線２０３、２０４及び２０５は、連続的に電圧を掃引し、ストレス電圧を移動させた場合を示し、基体とソースを接地電圧に保持して、ゲート電圧をさらに負電圧に向けて連続的に掃引した場合を示す。アレイのソース−基体間を横切る電圧を０Ｖにし、ゲート電圧を掃引した結果、曲線２０３、２０４及び２０５に示すように、ＳＩＬＣが抑圧され、トンネリングの開始がゲート−基体間の負電圧のより高い方向（絶対値が高い方向）にシフトしている。それぞれの連続した電圧掃引曲線に示すように、トンネリングの開始が高い電圧に向かって戻っており、これはＳＩＬＣがより効果的に抑圧されていることを示す。

上述した結果に基づき、ＳＩＬＣを生成する質的モデルやＳＩＬＣを抑圧する質的モデルが考え得る。ＳＩＬＣは、ゲート−ソース間に形成されるダイオード（ゲートダイオード）に高い逆バイアス電圧が印加されて、ゲート酸化膜を横切るトンネリング電流が低くなることで生成され、拡大する。この状態は、ホールの生成とホールのゲートダイオードへの注入に都合がよい。一方、ＳＩＬＣは、ゲート−ソース間のダイオードが高いトンネリング電流であるとき、すなわち、ゲート酸化膜を横切るトンネリング電流が高く、ソース接合部に向かう逆電流バイアスが０あるいは低い場合に、抑圧され得る。

上述したモデルに基づいていくつかのアプローチが考えられる。１つの可能性として、消去パルスの終了時点でゲートに高い負電圧を印加し、ソースに高い正電圧をかけて一定のトンネリング状態を与えることによって、消去パルスを印加している間にトラップされたホールを中和する方法がある。この従来のアプローチを図５に示す。図示するように、１０ｍｓの消去期間において、パルス幅が約３ｍｓで振幅６Ｖの２つの正電圧パルスがソース（Ｖｓ）に印加される。２番目の正のソースパルスと同時に基体にも正電圧６Ｖのパルスが印加される。１０ｍｓに消去期間にわたって、ゲート−基体間電圧（ＶＧ）は−１０Ｖに保持される。基体への正電圧パルスの印加によって、単一ステップによるチャネル消去というを消去処理が実現される。しかしながら、これは、３層ウェルの内部にメモリアレイを構築するという複雑な構造を加える必要がある。

また、チャネル消去状態は、通常の消去パルスが印加された後、ソースが基体（グランド）と同じ電位にバイアスされる間に、絶対値が高い方向に向かう負の付加的な電圧パルスをゲート（ワード線）に与えることによって実現される。この処理を図６に示す。図示されるように、１０ｍｓの期間に、約５Ｖの正電圧パルスがソースと基体間に印加される。それと同時に、ゲート−基体間電圧が−１０Ｖとされる。１０ｍｓの期間の終了時点において、ソース−基体間電圧は０Ｖまで低減され、ゲートと基体間の電圧は、−１５Ｖまで負電圧であって絶対値が高い方向に増加し、付加的な５ｍｓの期間にわたって、その電位が維持される。このアプローチは、アレイを取り囲む３層のウェルなしにフラッシュメモリを実装することができるが、特別の消去時間が別途必要であることと、絶対値の高い負電圧を印加しなければならないという点で不利である。

さらに改善されたアプローチを図７Ａに示す。このアプローチは、通常の消去パルスの終了時点において、制御ゲート（ワード線）に対する負電圧が維持されている間に、ソースを基体の電位に向けて放電することにある。図示されるように、１０ｍｓの期間に、約５Ｖの正電圧がソースと基体との間に印加される。同時に、ゲート−基体間電圧は−１０Ｖとされ、それが１０ｍｓの期間保持される。１０ｍｓの期間の終了時点において、ソース−基体間の電位は、ミリセカンドのわずかにて急速に放電され、ゲート−基体間の負電圧の放電は、１〜１００ｍｓのレンジの時間だけ遅延される。この期間に負電圧はフローティング状態となり、負方向への変動が終了した時点でその電圧が決定される。従って、ワード線の負方向への超過電圧は次の段落で説明されるいわゆる「負のゲートブートストラップ」を引き起こす。この場合、ソース−基体間電圧の急速な降下は、フローティングゲートや制御ゲート上と効果的につなぎ、これらを負方向への移動操作によって印加された電圧よりも負にさせる。従って、ソース−基体間が０Ｖにバイアスされると共に、ワード線とフローティングゲート間の絶対値が高い負の電圧とされた所望の状態は、より絶対値が高い負の電圧や消去処理のための付加的な時間を必要とせずに、一時的なバイアスで実現できる。

図７Ａは、１ミリセカンドのわずかの時間あるいはそれよりも速い時間に強制的な放電を実行する場合のゲート電圧ＶＧＳｕｂの予期された時間的遷移を示す。ソース（ＶＳＳｕｂ）の放電後であって、かつ、ゲートの強制放電前におけるゲート電圧ＶＧＳｕｂ波形の負のゲート電圧の超過分とその段階的な減少は、一時的で、かつ、その後に制御ゲート（ワード線）の電位がフローティングとなる期間において自然に減少するソースＶＳＳｕｂの容量結合を提供する。減少の時間レートはゲートの全リークに基づく。全リークは、メモリアレイの周辺における各セルの制御ゲート、すなわち、ゲート線を駆動するトランジスタの構成やレイアウトによって決まる。図４に示されるトンネル酸化膜を介しての制御ゲートのリークは、制御ゲートに対するリークに寄与しないため、図７Ａにおけるゲート電圧ＶＧＳｕｂの減少の時間レートに影響を及ぼさない。

周辺におけるワード線ドライバが各行のメモリセルにおけるソースと制御ゲート（ワード線）間の容量よりも低い寄生容量を有し、低リークとなる範囲で、ゲート電圧の超過分を大きく、より長い時間だけ保持することができる。無視できる程度の寄生容量とＶＳＳｕｂの速い放電の限度内において、負のゲート電圧の超過部分の最大振幅をソース電圧の振幅の絶対値と等しくされる。一方、ワード線ドライバのリークが理想的にゼロであれば、負のゲート電圧の超過部分は、外部回路によって接地電位まで強制的に放電されなければ、減少することなく永久に保持されると推測される。

従って、メモリ回路の設計を上述された３つの条件、すなわち、
１．ＶＳＳｕｂのための速い放電（１ｍｓよりも速い）、
２．低いワード線ドライバの寄生容量（１〜１０ｆＦオーダーあるいはそれよりも低い）、
３．同じワード線ドライバの低いドレインリーク（ｐＡオーダー）、
で実行すれば、図７Ａの波形によって示される各消去パルスは連続した２つの消去メカニズム（ソース消去とチャネル消去）に関連したものとなり、各消去メカニズムの関連する継続時間は、個々のメモリの設計仕様に応じ、設計者によって調整され得る。

メモリの仕様が、速い消去が必要であるが、個々のセルにおける保持能力の限度がそれほど厳しいものでない場合、そのようなメモリは、チャネル消去時間がソース消去時間よりも短くなるように設計される。ソース消去は、印加電圧に関する結合係数が優れていることから、等しい印加電圧下において、チャネル消去よりも本質的により効率的である。従って、そのような設計は、ソース消去によって生成されたホールが、消去パルスの次のチャネル消去部分において中和される時間がより短くなることから、消去のトータル時間の短縮化をもたらすが、データの保持能力は低下する結果となる。このような設計は、大きな記録密度のデータメモリにおけるプログラムに対する消去のレートを向上させる上で有利であり、記録した付加パリティコードのようなデータ訂正対策は、本質的に不十分な保持部分に対する訂正を実施することができる。

上記とは反対に、個々のメモリが、非常に強い保持力を必要とするが、消去時間に厳しい限度を必要としない場合、消去パルス内におけるソース消去の時間は、１ｍｓまで、あるいはそれよりも短い時間に短縮され、それに続くチャネル消去は、１００ｍｓあるいはそれよりも長い時間に設定される。このような場合、各セルのフローティングゲートにストアされた電子のほとんどは、消去パルスにおけるチャネル消去部分においてトンネリングによって飛び出し、ソース消去によって引き起こされたホールのトラップ現象は、長い消去時間の経過によって効果的に解消される。このプローチは、めったに発生せず、速い時間速度を必要としなが、長い期間にわたって記録データを保存することが重要な、コードストレージアプリケーション（消去と再プログラミング操作）を行う場合に有用である。

負電圧を制御ゲートに印加することによる消去は、行デコーダを使うことによってフラッシュメモリに対して実行することができる。行デコーダは、全てがＰチャネルであるワード線ドライバ用トランジスタか、あるいは３層のウェル内にＮチャネル・プルダウン・トランジスタが形成されたＣＭＯＳドライバを有する。下記においては、メモリのための「負のゲートブートストラップ」をＰチャネルのワード線ドライバで実施する場合を想定して説明する。メモリのための「負のゲートブートストラップ」を３層のウェル構造を有するＮチャネルのワード線ドライバで実施する場合においても少しの変更でよい。

図８は、例えば図２に示すメモリ２００のようなメモリデバイスの行デコーダにおける全てがＰチャネルのワード線ドライバ回路の構成を示す。メモリ２００は、プルアップトランジスタ７０２とプルダウントランジスタ７０４とを有する。この回路は、メモリデバイスのメモリセル７０６に接続されたワード線７０３を駆動する。電圧ＶＨ及び電圧ＶＬは、それぞれ「高」電圧及び「低」電圧の電源電圧を意味する。これらの絶対値は、読み出し、プログラム及び消去のような各メモリ機能に特有とされており、これらの相対的な差異（ＶＨ−ＶＬ）は常に正である。それぞれＡ及びＢで示されるプルアップ信号及びプルダウン信号の値は、メモリ機能や各行の選択／非選択状態に対して特有とされている。

特に、消去機能においてメモリブロックの全ての行が選択され、これにより、信号Ａ及びＢは、メモリブロック内の全てのワード線が消去されるように、それぞれ同じ値とされる。これらの値の組み合わせは、できれば、
ＶＨ＝３．３Ｖ； ＶＬ＝−１０Ｖ； Ａ＝３．３Ｖ； Ｂ＝−１０Ｖ
である。
これにより、ワード線の電圧は、Ｐチャネルトランジスタのしきい値に応じて−８．５Ｖ〜９Ｖとなる。

消去モードのワード線に対して、上述した「負のブートストラップ」を実行するために、図８に図示された変数ＶＨ、ＶＬ、Ａ、Ｂは、図７Ｂ又は図７Ｃで示されるダイナミックレンジよりも低い値に設定される。

図８のフラッシュメモリアレイにおける容量成分Ｃｗｓ並びにＣｗｃｈは、全てのメモリセルにおける各ワード線とソース間の容量並びに全てのメモリセルにおける各ワード線とチャネル間の容量を示す。消去期間において、チャネルは蓄積状態であって、１つのブロック内の全てのメモリセルにおける共通の基体に対して電気的に接続された状態となる。

図７Ａ、７Ｂ及び７Ｃにおけるソースパルスの立下りエッジは、Ｃｗｓを介しての容量結合によってＶＧＳｕｂに負のブートストラップ（負の過電圧）を生じさせる。ドライバトランジスタの寄生容量を無視した場合、負電圧のオーバーシュートの振幅は、
｜Δ（ＶＧＳｕｂ）｜＝ＶＳＳｕｂ×Ｃｗｓ／（Ｃｗｓ＋Ｃｗｃｈ）
で計算される。

従って、負のブートストラップは、Ｃｗｓが増加する及び／又はＣｗｃｈが減少することで向上する。

消去が図７Ｂに示すように実行された場合、「負のブートストラップ」効果においてワード線の容量結合を増加させるためには、図８の行デコーダにおける全てのＰチャネルトランジスタの寄生容量成分Ｃｇｄ及びＣｊを低減させる必要がある。ゲート−ドレイン間の寄生容量Ｃｇｄは、ゲートとその他の部分（ドレイン表面とゲートの積層サイドウォール間の縁状の領域）によるドレイン拡散領域のオーバーラップ成分を有する。これらの要素は共に、ゲートのサイドウォールと隣接するドレイン拡散領域との間に位置された酸化物のスペーサによって低減させることができる。低いドレイン−基体間の接合容量Ｃｊは、ドレイン拡散のための低濃度ドーピング及び／又はチャネル（Ｎウェル）への低濃度ドーピングによって実現できる。

一方、図７Ｃの駆動は消去のために実施される。電圧ＶＨとＡは、図７Ｃに示すように、ＶＳＳｕｂパルスの終了時点で低下する。この場合、図８に示すように、プルダウントランジスタ７０４に関するＣｇｄ（ワード線と信号Ｂとの間の結合容量）を除く全ての寄生容量は、実際には「負のブートストラップ」のための結合を助け、最小化させる必要はない。このような場合、負のブートストラップのための結合は、図８に示す回路のＶＨ電源とワード線間に余分の容量７１０を付加することでさらに増加させることができる。

消去パルスのチャネル消去期間における過剰の負電圧ＶＧＳｕｂの保持は、ワード線を駆動するＰチャネルトランジスタにおけるドレイン−基体間のリークによって悪影響を及ぼされる。このリークは、図８において、トランジスタにおけるソース／ドレイン拡散領域と基体（Ｎウェル）間の可変電流生成回路７０８に相当する。実際、このようなリークの重要な要素は、ゲート誘導ドレインリーク（ＧＩＤＬ）として知られており、ゲートとドレイン間の電圧降下に伴って急激に増加する。従って、ＧＩＤＬは、消去期間において、図８におけるプルアップＰチャネルトランジスタ７０２のゲート−ドレイン間の電圧降下が大きくなることのみに関係すると思われる。このような電圧降下は、図７Ｃに示すような駆動に従った消去ではより小さくなる。これは、過剰の負のゲート電圧のための保持と結合が共に改善することとなる。

トランジスタの構造に関して、上述されたゲート−ドレイン間の寄生容量の低減のための手法、すなわち、ゲートスペーサの設置及び／又はドレイン拡散領域への低濃度ドーピングは、ＧＩＤＬの低減をも実現できる。図９は、寄生容量Ｃｇｄ、Ｃｊに関連する全ての要素を伴う典型的なＰチャネルＭＯＳＦＥＴ８０２の構成を示す。寄生容量を最小化し、ＧＩＤＬを低減化するためには、ワード線駆動トランジスタの低ドープトドレイン（ＬＤＤ）領域が、図９に示すように、寄生容量が最小化されるように構成されるべきである。加えて、低誘電体層間絶縁膜ＳｉＯ２のゲートスペーサが寄生容量の低減化のために付加される。同様に、当業者において知られている寄生容量を低減化するためのその他の技術が施される。

従って、上述した事項からもわかるように、メモリデバイスは、予め定められた所定の消去時間に基づいて設計される。一方、新規のメモリは、ソース消去とチャネル消去の各継続時間が、特殊機能レジスタ内、あるいはパラメータを制御するために設けられるその他の不揮発性メモリ内に格納されたアルゴリズムコードを実行することによって調整可能に設計される。この場合、製造者は、一般的なメモリを作製し、その後、製造テスト時に両方の消去メカニズムの継続時間を調整する、あるいは、その他、ユーザが、システムを使用するために該システム内にデバイスが組み込まれる前あるいは組み込まれた後に、調整するようにしてもよい。

結論
フラッシュメモリの消去方法及び装置を説明した。消去方法は、消去期間にわたってメモリセルの制御ゲートに負電圧パルスを供給し、消去期間よりも短い時間にわたってメモリセルのソースに正電圧パルスを供給し、第２の期間の終了時点で正電圧パルスの供給を停止することを含み、この正電圧パルスの供給を停止することによって、負電圧パルスの振幅が効果的に増加する。

この明細書において実施の形態の詳細が図示並びに説明されたが、同じ目的を達成し、これら実施の形態に置き換わる様々な変形例が案出されることは当業者において理解されるであろう。このアプリケーションは、本発明のいくつかの応用やバリエーションをカバーするために意図されるものである。つまり、本発明は、特許請求の範囲とその均等物によって制限されることは明らかである。

従来のフラッシュメモリセルを示すブロック図である。 本発明の実施の形態に係るフラッシュメモリの概略回路図を示す。 消去操作においてソースに印加される従来のパルス波形例を示すグラフである。 フラッシュメモリアレイに連続した消去プログラムサイクルを施した際のストレス誘起リーク電流（ＳＩＬＣ）のシミュレーションを示すグラフである。 チャンネル消去の特別な処理を示すトリプルウェルに形成されたメモリセルの消去操作における従来のパルス波形例を示すグラフである。 本発明に関し、トラップされたホールが中和されたフラッシュメモリの消去操作におけるパルス波形例を示すグラフである。 本発明に関し、トラップされたホールがソースに対する高い負電圧を必要とせずに中和されたフラッシュメモリの消去操作におけるパルス波形例を示すグラフである。 本発明に関し、フラッシュメモリの消去操作におけるパルス波形の変形例を示すグラフである。 本発明に関し、フラッシュメモリの消去操作におけるパルス波形の変形例を示すグラフである。 Ｐチャネルワード線ドライバを有するフラッシュメモリの概略回路図である。 寄生容量に関する要素を示すＰチャネルトランジスタの側断面図である。

Claims (43)

1. 制御ゲート、フローティングゲート、ソース、ドレイン及び基体を有する不揮発性メモリセルの消去方法において、
   消去期間に、前記制御ゲートにコモン電圧に対して負の電圧パルスを供給し、
   消去期間よりも短い第２の期間に、前記ソースにコモン電圧に対して正の電圧パルスを供給し、
   前記第２の期間の終了時点で前記正の電圧パルスの供給を停止し、
   前記第２の期間の終了時点で前記正の電圧パルスの供給を停止することで、前記負の電圧パルスの振幅を効果的に増加させることを特徴とする不揮発性メモリセルの消去方法。
2. 請求項１記載の方法において、
   さらに、データ保持と消去速度間で所望のバランスを得るためのソース消去とチャネル消去の相対的寄与率を取得するために、前記負の電圧パルス及び前記正の電圧パルスの時間的長さを調整することを特徴とする方法。
3. 請求項２記載の方法において、
   さらに、データ保持と消去速度間で所望のバランスを得るために、消去アルゴリズムによって、ソース消去とチャネル消去の相対的寄与率を調整することを特徴とする方法。
4. 請求項３記載の方法において、
   データ保持と消去速度間での所望のバランスは、製造過程において設定可能であることを特徴とする方法。
5. 請求項３記載の方法において、
   データ保持と消去速度間での所望のバランスは、ユーザによって調整可能であることを特徴とする方法。
6. 請求項１記載の方法において、
   前記第２の期間は、消去期間より約２ｍｓ短いことを特徴とする方法。
7. 請求項１記載の方法において、
   前記負の電圧パルスの振幅の増加は３Ｖを超えることを特徴とする方法。
8. メモリ内においてそれぞれソース、ドレイン、フローティングゲート及び制御ゲートを有する不揮発性メモリセルの消去方法において、
   第１の時間の開始時点から１つあるいはそれ以上のセルの前記制御ゲートにコモン電圧に対して負の電圧を印加し、
   第１の時間のほぼ同じ時間の開始時点から前記１つあるいはそれ以上のセルの前記ソースにコモン電圧に対して正の電圧を印加し、
   前記第１の時間後に生じる第２の時間で前記正の電圧を放電して、前記第２の時間で前記負の電圧を増加させ、
   前記第２の時間後に生じる第３の時間で前記負の電圧を放電することを特徴とする不揮発性メモリセルの消去方法。
9. 請求項８記載の方法において、
   前記第２の時間での負の電圧の増加は、それが前記制御ゲートに結合するように、前記正の電圧パルスの放電速度によってもたらされることを特徴とする方法。
10. 請求項８記載の方法において、
    前記負の電圧の大きさは、ワード線容量と比較して低寄生ドレイン容量のワード線駆動トランジスタを使用することによって効果的に増加することを特徴とする方法。
11. 請求項１０記載の方法において、
    前記低寄生ドレイン容量は、前記ワード線駆動トランジスタへのドーピング濃度の調整によって定められることを特徴とする方法。
12. 請求項１１記載の方法において、
    前記ワード線駆動トランジスタへのドーピング濃度の調整は、前記ワード線駆動トランジスタにおけるドレイン、あるいは前記ドレインに近接するチャネル領域、あるいはこれら両者へのドーピング濃度を低くすることを特徴とする方法。
13. それぞれソース、ドレイン、フローティングゲート及び制御ゲートを有する不揮発性メモリセルの消去方法において、
    第１の時間の開始時点から１つあるいはそれ以上のセルの前記制御ゲートにコモン電圧に対して第１の極性の電圧を印加し、
    第１の時間のほぼ同じ時間の開始時点から前記１つあるいはそれ以上のセルの前記ソースにコモン電圧に対して第２の極性の電圧を印加し、
    前記第１の時間後に生じる第２の時間で前記第２の極性の電圧を放電して、前記第２の時間で前記第１の極性の電圧をフローティング状態にし、
    前記第２の時間後、少なくとも２マイクロセカンド経過後に前記第１の極性の電圧を放電することを特徴とする不揮発性メモリセルの消去方法。
14. 請求項１３記載の方法において、
    前記第１の極性は負であり、前記第２の極性は正であることを特徴とする方法。
15. 請求項１３記載の方法において、
    前記第１の電圧は、４〜６Ｖであることを特徴とする方法。
16. 請求項１５記載の方法において、
    前記第２の電圧は、−８〜−１３Ｖであることを特徴とする方法。
17. 請求項１３記載の方法において、
    前記負の電圧の大きさは、ワード線容量と比較して低寄生ドレイン容量のワード線駆動トランジスタを使用することによって効果的に増加することを特徴とする方法。
18. 請求項１７記載の方法において、
    前記ワード線駆動トランジスタの寄生ドレイン容量は、前記ワード線駆動トランジスタへの低濃度ドーピングによって低減されることを特徴とする方法。
19. 請求項１７記載の方法において、
    前記ワード線駆動トランジスタの寄生ドレイン容量は、ゲートスペーサを有することによって低減されることを特徴とする方法。
20. 請求項１３記載の方法において、
    さらに、前記第２の極性の電圧の放電後における前記第１の極性の電圧の放電を緩和することによって低ドレインリークとされたワード線駆動トランジスタを使用することを特徴とする方法。
21. 制御ゲート、フローティングゲート、ソース、ドレイン及び基体を有する不揮発性メモリセルの消去方法において、
    第１の所定期間に、前記ソースにコモン電圧に対して正の電圧を印加し、
    前記制御ゲートにコモン電圧に対して負の電圧を印加し、
    前記第１の所定期間の終了時点で前記正の電圧を放電し、
    前記第１の所定期間の終了時点で前記負の電圧についていくつかの規定電圧から解放し、
    前記第１の所定期間を超えた所定の遅延時間だけ前記負の電圧を放電するための時間を延ばすことを特徴とする不揮発性メモリセルの消去方法。
22. 請求項２１記載の方法において、
    前記負の電圧の増加は、前記第１の所定期間の終了時点での前記正の電圧の急速放電によって前記所定の遅延時間に生じることを特徴とする方法。
23. 請求項２１記載の方法において、
    前記所定の遅延時間での前記負の電圧の大きさは、ワード線容量と比較して低寄生ドレイン容量のワード線駆動トランジスタを使用することによって増加することを特徴とする方法。
24. 請求項２１記載の方法において、
    前記所定の遅延時間に、ホールは、前記フローティングゲートと前記ソース間のトンネル酸化膜から離脱することを特徴とする方法。
25. 制御ゲート、フローティングゲート、ソース、ドレイン及び基体を有するメモリセルの消去方法において、
    前記制御ゲートにコモン電圧に対して負の電圧を印加し、
    前記ソースにコモン電圧に対して正の電圧を印加し、
    前記正の電圧を放電し、
    前記正の電圧が放電されている時間において前記負の電圧を増加し、
    前記負の電圧の増加が達成した後に前記負の電圧を放電することを特徴とするメモリセルの消去方法。
26. 請求項２５記載の方法において、
    前記負の電圧は、前記正の電圧の急速放電によって効果的に増加することを特徴とする方法。
27. 請求項２６記載の方法において、
    さらに、データ保持と消去速度間で所望のバランスを得るためのソース消去とチャネル消去の相対的寄与率を取得するために、前記負の電圧パルス及び前記正の電圧パルスの時間的長さを調整することを特徴とする方法。
28. 請求項２６記載の方法において、
    さらに、データ保持と消去速度間で所望のバランスを得るために、消去アルゴリズムによって、ソース消去とチャネル消去の相対的寄与率を調整することを特徴とする方法。
29. 請求項２８記載の方法において、
    データ保持と消去速度間での所望のバランスは、アルゴリズムヒューズによって設定可能であることを特徴とする方法。
30. 請求項２８記載の方法において、
    データ保持と消去速度間での所望のバランスは、ユーザによって調整可能であることを特徴とする方法。
31. 請求項２６記載の方法において、
    前記フローティングゲートと前記ソース間のトンネル酸化膜にトラップされたホールを中和する前記負の電圧を増加することを特徴とする方法。
32. 制御ゲート、フローティングゲート、ソース、ドレイン及び基体を有するメモリセルの消去方法において、
    消去期間に、前記制御ゲートに負電圧パルスを供給し、
    前記消去期間の開始とほぼ同じに、前記ソースに正電圧パルスを供給し、
    第１の所定期間後に前記正電圧パルスの供給を停止し、
    第２の所定期間後に前記負電圧パルスの供給を停止し、
    前記第２の所定期間は、前記消去期間よりも長く、
    前記正電圧パルスの供給の停止の結果として、前記負電圧が所定の遅延時間に増加することを特徴とする方法。
33. 請求項３２記載の方法において、
    フローティングゲートとチャネル領域との間に位置したトンネル酸化膜にトラップされたホールの数が、所定の遅延時間に低減されることを特徴とする方法。
34. ソース、ドレイン、制御ゲート、フローティングゲート及び基体を有する少なくとも１つのメモリセルと、メモリ制御回路と、ワード線と、複数のワード線駆動トランジスタとを有するフラッシュメモリにおいて、
    前記メモリ制御回路は、第１の所定期間に前記ソースとコモン電圧の領域との間に正電圧を印加し、第２の所定期間に前記ゲートとコモン電圧の領域との間に負電圧を印加し、
    前記第２の所定期間は、前記第１の所定期間とほぼ同じ時間に開始し、前記第１の所定期間の終了後、所定の遅延時間が経過して終了し、
    前記負電圧の振幅は、前記所定の遅延時間に効果的に増加することを特徴とするフラッシュメモリ。
35. 請求項３４記載のフラッシュメモリにおいて、
    前記負電圧は、前記第１の所定期間の終了時点に、急速に放電されることを特徴とするフラッシュメモリ。
36. 請求項３４記載のフラッシュメモリにおいて、
    前記負電圧の振幅は、前記所定の遅延時間に、約５Ｖ程度増加することを特徴とするフラッシュメモリ。
37. 請求項３４記載のフラッシュメモリにおいて、
    前記負電圧の振幅は、前記所定の遅延時間に効果的に増加することを特徴とするフラッシュメモリ。
38. 請求項３４記載のフラッシュメモリにおいて、
    前記ソースとコモン電圧の領域間に印加される前記正電圧が３〜６Ｖであることを特徴とするフラッシュメモリ。
39. 請求項３８記載のフラッシュメモリにおいて、
    さらに、ワード線駆動トランジスタは、ワード線容量と比較して低寄生ドレイン容量を有することを特徴とするフラッシュメモリ。
40. 請求項３９記載のフラッシュメモリにおいて、
    前記低寄生ドレイン容量が、ＬＤＤ領域によって、少なくとも部分的に実現されていることを特徴とするフラッシュメモリ。
41. 請求項３９記載のフラッシュメモリにおいて、
    前記低寄生ドレイン容量は、ゲートスペースによって、少なくとも部分的に実現されていることを特徴とするフラッシュメモリ。
42. 請求項３８記載のフラッシュメモリにおいて、
    前記所定の遅延時間の前に、前記ゲートとコモン電圧の領域との間に印加される前記負電圧は、約１０Ｖであることを特徴とするフラッシュメモリ。
43. ソース、制御ゲート、フローティングゲート、ドレイン及び基体を有するフラッシュメモリの消去方法において、
    前記ソースに、コモン電圧に対して第１の所定の継続時間を有する正電圧パルスを供給し、
    ほぼ同時に、前記制御ゲートに、コモン電圧に対して第２の所定の継続時間を有する負電圧パルスを供給し、
    前記第２の所定の継続時間は、前記第１の所定の継続時間よりも長く、
    前記正電圧が放電された後に、前記負電圧が効果的に増加することを特徴とする方法。

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