JP4370104B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の動作方法に関する。より詳細には、電荷量の変化を電流量に変換する機能を有する電界効果トランジスタからなる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、１つの電界効果トランジスタで２ビットの記憶が可能な不揮発性メモリとして、サイファン・セミコンダクターズ・リミテッド社が開発したメモリがある（例えば特許文献１参照）。上記従来技術のメモリの構造と、消去動作原理を以下で説明する。
【０００３】
このメモリは、図９に示したように、Ｐ型ウェル領域９０１上にゲート絶縁膜を介して形成されたゲート電極９０９、Ｐ型ウェル領域９０１表面に形成された第１のＮ型拡散層領域９０２及び第２のＮ型拡散層領域９０３から構成される。ゲート絶縁膜は、シリコン酸化膜９０４、９０５の間にシリコン窒化膜９０６が挟まれた、いわゆるＯＮＯ(Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ)膜からなる。シリコン窒化膜９０６中には、第１及び第２のＮ型拡散層領域９０２、９０３の端部付近に、それぞれ記憶保持部９０７、９０８が形成されている。
【０００４】
これらの記憶保持部９０７、９０８のそれぞれの個所での電荷の多寡をトランジスタのドレイン電流として読み出すことにより、１トランジスタで２ビットの情報を記憶させることができる。
【０００５】
次に、このメモリにおける消去動作方法を説明する。ここで、消去とは、記憶保持部９０７，９０８に蓄積された電子を放出させることを指すこととする。特表２００１−５１２２９０号公報では、右側の記憶保持部９０８に蓄積された電子を放出させるために、第２の拡散層領域９０３に５．５Ｖを、ゲート電極９０９に−８Ｖを印加してドレイン電極に電子を引きぬく方法が開示されている。これにより、２つある記憶保持部の特定の側を消去することができる。特定の側の書込み及び読出しを行う方法も開示されており、これらの方法を総合して２ビット動作が可能となっている。
【０００６】
【特許文献１】
特表２００１−５１２２９０号公報
【０００７】
【発明が解決しようとする課題】
しかし、前記のメモリでは、ゲート絶縁膜は、トランジスタを動作させるための機能と、電荷を蓄積するメモリ膜としての機能を併せ持たせるために、ＯＮＯ膜の３層構造となっていた。それゆえ、ゲート絶縁膜の薄膜化が困難であった。また、チャネル長が短くなるにつれ、１つのトランジスタの記憶保持部９０７、９０８の２箇所が互いに干渉して２ビット動作が困難になっていた。それゆえ、さらなる素子の微細化が果たせなかった。
【０００８】
本発明は前記課題に鑑みなされたものであり、１つのトランジスタで２ビットの記憶保持を実現しながら、更に微細化することができる半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
上記課題を解決するため、第１の発明の半導体記憶装置は、Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜と、上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成された単一のゲート電極と、上記単一のゲート電極側壁の両側に形成された２つの電荷保持部と、上記単一のゲート電極下に配置されたチャネル領域と、上記チャネル領域の両側に配置されたＮ型拡散層領域とを備え、上記電荷保持部は、上記電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなり、上記他方のＮ型拡散層領域を基準電圧とし、上記一方のＮ型拡散層領域を基準電圧より高い電圧とし、上記ゲート電極を基準電圧より低い電圧とし、上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜を基準電圧より高い電圧とすることにより、正孔を一方のＮ型拡散層領域側に存する電荷保持部に注入することを特徴としている。
【００１５】
上記第１の発明の半導体記憶装置によれば、一方のＮ型拡散層領域と、上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合には順方向電圧が印加されるため、上記半導体基板中に電子が注入される。注入された電子は他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合において加速、散乱され、電子−正孔対を発生する。発生した正孔は、他方のＮ型拡散層領域の側に有る電荷保持部に選択的に注入される。上記過程は、他方のＮ型拡散層領域と上記半導体基板との電圧差が比較的低い場合にも起こるため、半導体記憶装置の動作電圧を低くすることが可能となる。したがって、半導体記憶装置の低消費電力化、素子劣化の抑制を実現することができる。
【００１６】
また、第２の発明の半導体記憶装置は、Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜と、上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成された単一のゲート電極と、上記単一のゲート電極側壁の両側に形成された２つの電荷保持部と、上記単一のゲート電極下に配置されたチャネル領域と、上記チャネル領域の両側に配置されたＰ型拡散層領域とを備え、上記電荷保持部は、上記電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなり、上記他方のＰ型拡散層領域を基準電圧とし、上記一方のＰ型拡散層領域を基準電圧より低い電圧とし、上記ゲート電極を基準電圧より高い電圧とし、上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜を基準電圧より低い電圧とすることにより、電子を一方のＰ型拡散層領域側に存する電荷保持部に注入することを特徴としている。
【００１７】
上記第２の発明の半導体記憶装置は、第１の発明の半導体記憶装置において、メモリトランジスタの極性をＰチャネル型としたものである。したがって、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００１８】
１実施の形態では、上記Ｎ型又はＰ型拡散層領域は、上記ゲート絶縁膜を介して上記ゲート電極とオーバーラップ領域を持たないオフセット構造を有していることを特徴としている。
【００１９】
上記実施の形態によれば、半導体記憶装置はいわゆるオフセットトランジスタ構造を有しており、大きなメモリ効果を得ることができる。一方、オフセット構造を有するがゆえに、上記ゲート電極の電位により、他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板とのＰＮ接合における正孔又は電子の発生が促進される効果が乏しくなる。しかしながら、一方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板とのＰＮ接合には順方向電圧が印加されるため、比較的低い電圧で他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板とのＰＮ接合において正孔又は電子が発生する。したがって、大きなメモリ効果を持ち、かつ、低電圧動作が可能な半導体記憶装置が提供される。
【００２０】
また、１実施の形態では、他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴としている。
【００２１】
上記実施の形態によれば、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合における正孔又は電子の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【００２２】
また、１実施の形態では、他方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴としている。
【００２３】
上記実施の形態によれば、一方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合における正孔又は電子の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【００２４】
また、１実施の形態では、上記ゲート電極のゲート長は、０．０１５μｍ以上であって０．５μｍ以下であることを特徴としている。
【００２５】
上記実施の形態によれば、他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板（Ｐ型又はＮ型ウェル領域、Ｐ型又はＮ型半導体膜）とのＰＮ接合において、十分に正孔又は電子が発生し、上記電荷保持部に注入することができる。また、メモリ動作の基本となるトランジスタ動作が確保される。
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【発明の実施の形態】
本発明の半導体記憶装置は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された電荷保持部と、電荷保持部のゲート電極と反対側のそれぞれに配置されたソース／ドレイン領域（拡散層領域）と、ゲート電極下に配置されたチャネル領域とから構成される。
【００３９】
この半導体記憶装置は、１つの電荷保持部に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶するメモリ素子として機能する。しかしながら、この半導体記憶装置は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００４０】
本発明の半導体記憶装置は、半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
【００４１】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体による基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面半導体層としてシリコン層が形成されたＳＯＩ基板が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による単結晶）、多結晶又はアモルファスのいずれであってもよい。
【００４２】
この半導体基板上又は半導体層上には、素子分離領域が形成されていることが好ましく、更にトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００４３】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましくは１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【００４４】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状で形成されている。ゲート電極は、実施の形態のなかで特に指定がない限り、特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下には、チャネル領域が形成されるが、チャネル領域は、ゲート電極下のみならず、ゲート電極とゲート長方向におけるゲート端の外側を含む領域下に形成されていることが好ましい。このように、ゲート電極で覆われていないチャネル領域が存在する場合には、そのチャネル領域は、ゲート絶縁膜又は後述する電荷保持部で覆われていることが好ましい。
【００４５】
電荷保持部は、少なくとも、電荷を保持するか、電荷を蓄え、保持する機能を有するか、電荷をトラップする機能を有する膜又は領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；金属等が挙げられる。電荷保持部は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００４６】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜を電荷保持部として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数のメモリ素子（半導体記憶装置）を配列する場合、メモリ素子間の距離が縮まって隣接する電荷保持部が接触しても、電荷保持部が導電体からなる場合のように夫々の電荷保持部に記憶された情報が失われることがない。また、コンタクトプラグをより電荷保持部と接近して配置することができ、場合によっては電荷保持部と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００４７】
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【００４８】
また、導電膜もしくは半導体層を内部に含む絶縁体膜を電荷保持部として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【００４９】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜を電荷保持部として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００５０】
つまり、電荷保持部は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００５１】
電荷保持部は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全てを覆うように形成されていてもよいし、一部を覆うように形成されてもよい。電荷保持膜として導電膜を用いる場合には、電荷保持膜が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００５２】
電荷保持部は、電荷を蓄積する第１の絶縁体からなる膜が、第２の絶縁体からなる膜と第３の絶縁体からなる膜とで挟まれたサンドウィッチ構造を有するのが好ましい。電荷を蓄積する第１の絶縁体が膜状であるから、電荷の注入により短い時間で第１の絶縁体内の電荷密度を上げ、また、電荷密度を均一にすることができる。電荷を蓄積する第１の絶縁体内の電荷分布が不均一であった場合、保持中に第１の絶縁体内を電荷が移動してメモリ素子の信頼性が低下する恐れがある。また、電荷を蓄積する第１の絶縁体は、導電体部（ゲート電極、拡散層領域、半導体基板）とは他の絶縁膜で隔てられているので、電荷の漏れが抑制されて十分な保持時間を得ることができる。したがって、上記サンドウィッチ構造を有する場合、半導体記憶装置の高速書換え、信頼性の向上、十分な保持時間の確保が可能となる。上記条件を満たす電荷保持部としては、上記第１の絶縁体をシリコン窒化膜とし、第２及び第３の絶縁体をシリコン酸化膜とするのが特に好ましい。シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができる。また、シリコン酸化膜およびシリコン窒化膜は共にＬＳＩプロセスでごく標準的に用いられる材料であるため、好ましい。また、第１の絶縁体として、窒化シリコンのほかに、酸化ハフニウム、タンタルオキサイド、イットリウムオキサイドなどを用いることができる。更には、第２及び第３の絶縁体として、酸化シリコンのほかに、酸化アルミニウなどを用いることができる。なお、上記第２及び第３の絶縁体は、異なる物質であってもよいし同一の物質であってもよい。
【００５３】
電荷保持部は、ゲート電極の両側に形成されており、また、半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。
【００５４】
電荷保持部に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００５５】
ゲート電極は、電荷保持部の側壁のみに形成されるか、あるいは電荷保持部の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００５６】
ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散層領域として、電荷保持部のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００５７】
ソース／ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、電荷保持部に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、電荷保持部中の電荷蓄積領域の少なくとも一部が、拡散層領域であるソース／ドレイン領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、電荷保持部の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差により電荷保持部を横切る電界によって記憶を書き換えることであるためである。
【００５８】
ソース／ドレイン領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、電荷保持膜の少なくとも一部を挟持するように配置することが好ましい。
【００５９】
本発明の半導体記憶装置は、ゲート絶縁膜上に形成された単一のゲート電極、ソース領域、ドレイン領域及び半導体基板を４個の端子として、この４個の端子のそれぞれに所定の電位を与えることにより、書込み、消去、読出しの各動作を行なう。具体的な動作原理及び動作電圧の例は、後述する。本発明の半導体記憶装置をアレイ状に配置してメモリセルアレイを構成した場合、単一の制御ゲートで各メモリセルを制御できるので、ワード線の本数を少なくすることができる。
【００６０】
本発明の半導体記憶装置は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、絶縁膜（第２の絶縁体）／電荷蓄積膜（第１の絶縁体）／絶縁膜（第２の絶縁体）の積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法が挙げられる。このほか、所望の電荷保持部の構造に応じて、適宜サイドウォール形成時の条件や堆積物を選択すればよい。
【００６１】
本発明の半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【００６２】
以下に、本発明の半導体記憶装置について、図面に基づいて詳細に説明する。
【００６３】
（第１実施の形態）
本実施の形態の半導体記憶装置を構成するメモリ素子の構造を、図１〜図３を用いて説明する。図１〜図３は、メモリ素子の概略断面図であり、それぞれサイドウォールスペーサ形状の電荷保持部の構造が異なっている。
【００６４】
本実施の形態の半導体記憶装置を構成するメモリ素子は、２ビットの記憶が可能な不揮発性メモリセルとして、図１〜図３に示したように、半導体基板１１上に、ゲート絶縁膜１２を介して、通常のトランジスタと同程度のゲート長を有するゲート電極１３が形成されており、ゲート絶縁膜１２及びゲート電極１３の側壁に、サイドウォールスペーサ形状の電荷保持部６１，６２が形成されて構成されている。また、電荷保持部６１，６２のゲート電極１３と反対の側には、それぞれ第１の拡散層領域１７及び第２の拡散層領域１８（ソース／ドレイン領域）が形成されており、このソース／ドレイン領域１７，１８は、ゲート電極１３端部に対して（ゲート電極１３が形成された領域４１から）オフセットされている。
【００６５】
このように、メモリトランジスタの電荷保持部は、ゲート絶縁膜とは独立して形成されている。したがって、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。また、ゲート電極の両側に形成された２つの電荷保持部はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。したがって、このメモリトランジスタは、２ビットの記憶が可能で、かつ微細化が容易である。
【００６６】
また、ソース／ドレイン領域１７，１８がゲート電極１３からオフセットされていることにより、ゲート電極１３に電圧を印加したとき、電荷保持部下のオフセット領域４２の反転しやすさを、電荷保持部に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。更に、通常のロジックトランジスタと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。また、構造的に短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００６７】
サイドウォールスペーサ形状の電荷保持部は、例えば図１のように、サイドウォール形状をしたシリコン窒化膜２１と、このシリコン窒化膜２１とゲート電極１３、半導体基板１１及びソース／ドレイン領域１７，１８とを隔てるシリコン酸化膜１４とからなる構造にすることができる。電荷（電子又は正孔）を蓄積する機能を有するのはシリコン窒化膜２１であり、シリコン酸化膜１４はシリコン窒化膜２１に蓄積された電荷の漏れを防いでいる。
【００６８】
電荷保持部の他の例は、図２に示すように、サイドウォール形状をした導電体膜２２と、この導電体膜２２と、ゲート電極１３、半導体基板１１及びソース／ドレイン領域１７，１８とを隔てるシリコン酸化膜１４とからなっている。電荷を蓄積する機能を有するのは導電体膜２２であり、シリコン酸化膜１４は導電体膜２２に蓄積された電荷の漏れを防いでいる。
【００６９】
電荷保持部は、更に、図３に示す構造を有していてもよい。サイドウォールスペーサ形状の電荷保持部は、シリコン窒化膜１５がシリコン酸化膜１４，１６で挟まれた構造を有している。シリコン窒化膜１５は、電荷（電子又は正孔）をトラップして蓄積する機能を有している。主として電荷を蓄積するのは、シリコン窒化膜１５のうち、オフセット領域４２上に存する部分である。このように、電荷保持部はシリコン窒化膜１５がシリコン酸化膜１４，１６によって挟まれた構造を有するため、電荷保持部への電荷注入効率が上がり、書換え動作（書込み及び消去動作）の高速化が実現する。
【００７０】
電荷保持部の構造は、上記３つの例（図１〜図３）に限らず、例えば、電荷保持部に電荷を蓄積する機能を有する量子ドットが含まれているものでもよい。また、電荷保持部の形状はサイドウォール形状を有している必要はなく、ゲート電極の両側にあって、その一部が半導体基板１１及びソース／ドレイン領域１７，１８に接していればよい。
【００７１】
次に、このメモリ素子の動作原理について、図４〜図８を用いて説明する。なお、図４〜図６は、図３に示した電荷保持部を持つメモリ素子の場合を示しているが、その他の形状の電荷保持部を持つメモリ素子にも適用することができる。
【００７２】
まず、このメモリ素子の書込み動作について、図４を用いて説明する。なお、書込みとは、メモリ素子がＮチャネル型のとき、電荷保持部に電子を注入することを指し、メモリ素子がＰチャネル型のとき、電荷保持部に正孔を注入することを指すこととする。なお、メモリ素子がＮチャネル型の時は、半導体基板１１はＰ型、拡散層領域１７，１８はＮ型の導電型を持ち、メモリ素子がＰチャネル型のときはそれぞれ導電型が反対となる。以下の説明（読出し方法及び消去方法に関する説明も含む）では、メモリ素子がＮチャネル型の場合を説明するが、Ｐチャネル型の場合は電子と正孔の役割を逆にすればよい。また、Ｐチャネル型の場合は各ノードに印加する電圧の符号を全て反対にすればよい。このメモリの書込み動作は、ドレイン電界により加速されたホットエレクトロン（熱電子）を電荷保持部に注入することにより行なう。
【００７３】
第２の電荷保持部６２に電子を注入する（書込む）ためには、図４（ａ）に示すように、第１の拡散層領域１７をソース電極に、第２の拡散層領域１８をドレイン電極とする。例えば、第１の拡散層領域１７及び半導体基板１１に０Ｖ、第２の拡散層領域１８に＋５Ｖ、ゲート電極１３に＋４Ｖを印加すればよい。このような電圧条件によれば、反転層３１が、第１の拡散層領域１７（ソース電極）から伸びるが、第２の拡散層領域１８（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散層領域１８（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２の電荷保持部６２（より正確にはシリコン窒化膜１５）に注入されることにより書込みが行なわれる。なお、第１の電荷保持部６１近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。このようにして、第２の電荷保持部６２に電子を注入して、書込みを行なうことができる。
【００７４】
一方、第１の電荷保持部６１に電子を注入する（書込む）ためには、図４（ｂ）に示すように、第２の拡散層領域１８をソース電極に、第１の拡散層領域１７をドレイン電極とする。例えば、第２の拡散層領域１８及び半導体基板１１に０Ｖ、第１の拡散層領域１７に＋５Ｖ、ゲート電極１３に＋４Ｖを印加すればよい。このように、第２の電荷保持部６２に電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１の電荷保持部６１に電子を注入して、書込みを行なうことができる。
【００７５】
次に、上記メモリ素子の読み出し動作原理を説明する（図示せず）。
【００７６】
第１の電荷保持部６１に記憶された情報を読み出す場合、第１の拡散層領域１７をソース電極に、第２の拡散層領域１８をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散層領域１７及び半導体基板１１に０Ｖ、第２の拡散層領域１８に＋２Ｖ、ゲート電極１３に＋１Ｖを印加すればよい。この際、第１の電荷保持部６１に電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１の電荷保持部６１に電子が蓄積している場合は、第１の電荷保持部６１近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１の電荷保持部６１の記憶情報を読み出すことができる。このとき、第２の電荷保持部６２における電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００７７】
第２の電荷保持部６２に記憶された情報を読み出す場合、第２の拡散層領域１８をソース電極に、第１の拡散層領域１７をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散層領域１８及び半導体基板１１に０Ｖ、第１の拡散層領域１７に＋２Ｖ、ゲート電極１３に＋１Ｖを印加すればよい。このように、第１の電荷保持部６１に記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２の電荷保持部６２に記憶された情報の読出しを行なうことができる。
【００７８】
なお、ゲート電極１３で覆われないチャネル領域（オフセット領域４２）が残されている場合、ゲート電極１３で覆われないチャネル領域においては、電荷保持部６１，６２の余剰電子の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域４２の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域４２の幅を決定することが好ましい。
【００７９】
拡散層領域１７，１８がゲート電極１３端に達している場合、つまり、拡散層領域１７，１８とゲート電極１３とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散層領域１７，１８とゲート電極１３とがオーバーラップしていない（オフセット領域４２が存在する）ほうが好ましい。
【００８０】
次に、上記半導体記憶装置の第１の消去方法を図５で説明する。
【００８１】
第２の電荷保持部６２に記憶された情報を消去する場合、第２の拡散層領域１８に正電圧（例えば、＋５Ｖ）、半導体基板１１に０Ｖを印加して、第２の拡散層領域１８と半導体基板１１とのＰＮ接合に逆バイアスをかけ、更にゲート電極１３に負電圧（例えば、−５Ｖ）を印加すればよい。このとき、上記ＰＮ接合のうちゲート電極１３付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合の半導体基板１１側に正孔（ホール）が発生する。この正孔が負の電位をもつゲート電極１３方向に引きこまれ、その結果、第２の電荷保持部６２に正孔が注入される。このようにして、第２の電荷保持部６２の消去が行なわれる。このとき第１の拡散層領域１７には０Ｖを印加するか、又は、オープン状態にすればよい。
【００８２】
上記消去方法において、第１の電荷保持部６１に記憶された情報を消去する場合は、上記において第１の拡散層領域と第２の拡散層領域の電位を入れ替えればよい。
【００８３】
次に、上記半導体記憶装置の第２の消去方法を図６及び図７で説明する。
【００８４】
第２の電荷保持部６２に記憶された情報を消去する場合、図６に示すように、第２の拡散層領域１８に正電圧（例えば、＋４Ｖ）、第１の拡散層領域１７に０Ｖ、ゲート電極１３に負電圧（例えば、−４Ｖ）、半導体基板１１に正電圧（例えば、＋０．８Ｖ）を印加すればよい。すなわち、一方のＮ型拡散層領域（第１の拡散層領域１７）を基準電圧とし、他方のＮ型拡散層領域（第２の拡散層領域１８）を基準電圧より高い電圧とし、ゲート電極１３を基準電圧より低い電圧とし、Ｐ型半導体基板（半導体基板１１）を基準電圧より高い電圧とする。なお、各ノードに印加する電圧は相対的なものであるから、半導体基板１１を基準電圧（０Ｖ）とすれば、上記条件は、第２の拡散層領域１８が＋３．２Ｖ、第１の拡散層領域１７が−０．８Ｖ、ゲート電極１３が−４．８Ｖである場合と等価である。この場合、Ｐ型半導体基板（半導体基板１１）を基準電圧とし、一方のＮ型拡散層領域（第１の拡散層領域１７）を基準電圧より低い電圧とし、他方のＮ型拡散層領域（第２の拡散層領域１８）を基準電圧より高い電圧とし、ゲート電極１３を基準電圧より低い電圧とすると表現することもできる。
【００８５】
なお、本実施の形態の半導体記憶装置をセルアレイ状に配置する場合は、各メモリ素子のＰ型半導体基板を共通とし（すなわち、１個の半導体基板上にメモリセルアレイを形成するか、もしくは、半導体基板中に共通のＰ型ウェル領域を形成してその上にメモリセルアレイを形成する）、Ｐ型半導体基板の電位を固定して動作させるのが好ましい。なぜなら、共通のＰ型半導体基板は非常に大きな面積のＰＮ接合を有しているから、Ｐ型半導体基板の電位を変動させるとＰＮ接合に纏わる容量を充電するために大きな電流が流れるからである。
【００８６】
図７は、図６における切断面線Ａ−Ａ’における、電子に対するエネルギーダイヤグラム（エネルギーバンド図）を示している。図７（ａ）は、半導体基板１１に第１の拡散層領域１７と同じ０Ｖを印加したとき（他のノードの電位は図６と同じ）を表し、図７（ｂ）は、半導体基板１１に＋０．８Ｖを印加したとき（すなわち図６に示した条件と同じ）を、それぞれ表している。図７中、Ｅｃは伝導電子帯端を、Ｅｖは価電子帯端をそれぞれ表しており、ＥｃとＥｖの間はバンドギャップとなっている。
【００８７】
図７（ａ）の場合は、電圧の絶対値は異なるものの、本質的に第１の消去方法と同じである。この場合、半導体基板１１と第２の拡散層領域１８との間には、バンド間トンネルが起きるに足る電位差を与えなければならない。第２の消去方法は、半導体基板１１と第２の拡散層領域１８との間の電位差が、バンド間トンネルが起きるに足らない場合であっても、正孔を発生させて消去動作を行なうものである。第２の消去方法における最も重要な点は、第１の拡散層領域１７と半導体基板１１との間のＰＮ接合に、順方向電圧を印加することである。図７（ｂ）に示すように、上記順方向電圧を印加すると、半導体基板１１のポテンシャルは、点線から実線へと低下する。そのため、第１の拡散層領域１７から半導体基板１１へ電子が注入される（電子５１）。半導体基板へ注入された電子５１は、第２の拡散層領域１８と半導体基板１１との間のＰＮ接合に達して電界により加速され、散乱によりエネルギーを失う（電子５２）。このとき失われたエネルギーは、価電子帯の電子が受け取り、電子５３と正孔５４との対を発生させる。かくして第２の拡散層領域１８と半導体基板１１との間のＰＮ接合において正孔が発生し、更に第２の電荷保持部６２に注入されて消去が行われる。
【００８８】
上記第２の消去方法によれば、第２の拡散層領域１８と半導体基板１１に印加する逆方向バイアスが比較的小さい場合であっても正孔を発生させ、消去動作が可能となる。それゆえ、メモリ素子の動作電圧を低くすることが可能となる。したがって、低消費電力化、メモリ素子劣化の抑制を実現することができる。特に、オフセット領域４２が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合のポテンシャルが急峻となる効果が少ない。そのため、バンド間トンネルによる正孔の発生が難しいのであるが、第２の消去方法はその欠点を補い、低電圧で消去動作を実現することができる。それゆえ、オフセット領域４２を設けることによりメモリ効果が増大する本発明のメモリ装置においては、第２の消去方法は特に好ましいのである。
【００８９】
第１の拡散層領域１７と半導体基板１１との間に印加する順方向バイアスは、０．７Ｖ以上の時に消去が行われ、０．７Ｖ未満では全く消去が行われなかった。また、上記順方向バイアスが１Ｖを越えると順方向電流が増大して、消去動作時の消費電流が著しく増大してしまった。したがって、上記順方向バイアスは、０．７Ｖ以上であって、１Ｖ以下であるのが好ましい。
【００９０】
上記第２の消去方法において、第１の電荷保持部６１に記憶された情報を消去する場合は、上記において第１の拡散層領域と第２の拡散層領域の電位を入れ替えればよい。
【００９１】
図８は、上記第２の消去方法における、ゲート長が変化した時の消去能力の変化を示す図である。図８を作成するための実験では、メモリ素子に書込み動作を行なった後にメモリ素子の閾値を測定し、続いて上記第２の消去方法で消去動作を行なった後に再び閾値を測定した。書込み動作を行なう前の閾値の初期値は約０．４Ｖであった。書込み動作を行なった後は、ゲート長に関わらずほぼ一定の閾値（０．８５Ｖ）まで閾値が上昇した。一方、消去動作を行なった後は、ゲート長が０．５μｍ以下ではほぼ一定の閾値（０．４Ｖ）まで閾値が低下したが、０．６μｍ以上ではゲート長の増大にしたがって急速に消去能力が低下していくことが分かった。このような現象が起きる原因は、以下のように考えられる。図７（ｂ）において、第１の拡散層領域１７から半導体基板１１中に注入された電子５１は、ゲート長（チャネル長）が十分に短い場合には、第２の拡散層領域１８と半導体基板１１とのＰＮ接合に達することができる。しかし、ゲート長（チャネル長）が長い場合には、電子５１は再結合などによって失われ、もしくは負電位を持つゲート電極から反発力を受け、上記ＰＮ接合に達する数が著しく減少する。そのため、図８に示すような特性が得られたものと考えられる。これより、このメモリ素子のゲート長は０．５μｍ以下であることが好ましい。このメモリ素子は、既に述べたように特に微細化に適しているのであるが、ゲート長が０．０１５μｍ以下となると、もはやトランジスタ動作自体が困難なものとなる。以上のことを総合して、このメモリ素子のゲート長は０．０１５μｍ以上であって、０．５μｍ以下であることが好ましい。
【００９２】
上記動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極を固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減できる。
【００９３】
なお、上記動作方法は本実施の形態の半導体記憶装置に限らず、他の実施の形態の半導体記憶装置についても適用することができる。
【００９４】
本実施の形態の半導体記憶装置によれば、メモリトランジスタの電荷保持部は、ゲート絶縁膜とは独立して形成され、ゲート電極の両側に形成されている。そのため、２ビット動作が可能である。更には、各電荷保持部はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。また、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜厚を薄膜化して短チャネル効果を抑制することができる。したがって素子の微細化が容易となる。
【００９５】
また、この半導体記憶装置の第２の消去方法によれば、比較的低い電圧で正孔を発生させて消去動作を行なうことが可能となる。それゆえ、メモリ素子の動作電圧を低くすることが可能となる。したがって、低消費電力化、メモリ素子劣化の抑制を実現することができる。更には、上記第２の消去方法は、拡散層領域をゲート電極に対してオフセットすることによりメモリ効果が増大する本発明のメモリ装置においては、消去動作電圧を低減する効果が特に大きい。
【００９６】
（第２実施の形態）
この実施の形態の半導体記憶装置は、図９に示すように、電荷保持部１６１、１６２が、電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される。例えば、ＯＮＯ構造を有している。すなわち、第１の絶縁体としてのシリコン窒化物からなる膜１４２が、第２の絶縁体としてのシリコン酸化物からなる膜１４１と、第３の絶縁体としてのシリコン酸化物からなる膜１４３との間に挟まれて、電荷保持部１６１、１６２を構成している。ここで、シリコン窒化膜１４２は、電荷を蓄積して保持する機能を果たす。また、シリコン酸化膜１４１、１４３はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を果たす。
【００９７】
また、上記電荷保持部１６１、１６２における電荷を保持する領域（シリコン窒化膜１４２）は、拡散層領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散層領域１１２、１１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜１４２）の少なくとも一部が存在することを意味する。なお、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極と拡散層領域との）オフセット領域である。図示しないが、ゲート絶縁膜１１４下であって半導体基板１１１の最表面部はチャネル領域となる。
【００９８】
電荷保持部１６１、１６２における電荷を保持する領域１４２と拡散層領域１１２、１１３とがオーバーラップすることによる効果を説明する。
【００９９】
図１０は、図９の右側の電荷保持部１６２周辺部の拡大図である。Ｗ１はゲート電極１１４と拡散層領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のチャネル長方向の切断面における電荷保持部１６２の幅を示しているが、電荷保持部１６２のうちシリコン窒化膜１４２のゲート電極１１７と離れた側の端が、ゲート電極１１７から離れた側の電荷保持部１６２の端と一致しているため、電荷保持部１６２の幅をＷ２として定義した。電荷保持部１６２と拡散層領域１１３とのオーバーラップ量はＷ２−Ｗ１で表される。特に重要なことは、電荷保持部１６２のうちシリコン窒化膜１４２が、拡散層領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０１００】
なお、図１１に示すように、電荷保持部１６２ａのうちシリコン窒化膜１４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側の電荷保持部１６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【０１０１】
図１２は、図１０の構造において、電荷保持部１６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、電荷保持部１６２を消去状態（正孔が蓄積されている）とし、拡散層領域１１２、１１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【０１０２】
図１２から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜１４２と拡散層領域１１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜１４２と拡散層領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷を保持する機能を有する膜であるシリコン窒化膜１４２の少なくとも一部とソース／ドレイン領域とがオーバーラップすることが好ましい。
【０１０３】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散層領域１１２、１１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、Ｗ２−Ｗ１＞１０ｎｍであることがより好ましいことが判明した。
【０１０４】
図９乃至１１の半導体記憶装置において、電荷保持部１６１（領域１８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散層領域１１２をソース電極とし、拡散層領域１１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つの電荷保持部のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方の電荷保持部に近い領域に形成させるのが好ましい。これにより、電荷保持部１６２の記憶状況の如何にかかわらず、電荷保持部１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１０５】
一方、２つの電荷保持部１６１，１６２のうちのの片側のみに情報を記憶させる場合又は２つの電荷保持部１６１，１６２を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１０６】
なお、図９には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１０７】
電荷保持部は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜１４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。電荷保持部が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、電荷保持部が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１０８】
また、電荷保持部は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むこと、言い換えると、電荷保持部における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１３に示すように、電荷保持部１６２の電荷保持膜１４２ａが、ゲート絶縁膜１１４表面と略平行な面を有している。言い換えると、電荷保持膜１４２ａは、ゲート絶縁膜１１４表面に対応する高さから、均一な高さに形成されることが好ましい。電荷保持部１６２中に、ゲート絶縁膜１１４表面と略平行な電荷保持膜１４２ａがあることにより、電荷保持膜１４２ａに蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持膜１４２ａをゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持膜１４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１０９】
さらに、電荷保持部１６２は、ゲート絶縁膜１１４の表面と略平行な電荷保持膜１４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶装置を得ることができる。
【０１１０】
なお、電荷保持膜１４２ａの膜厚を制御すると共に、電荷保持膜１４２ａ下の絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、電荷保持膜１４２ａ下の絶縁膜の最小膜厚値から、電荷保持膜１４２ａ下の絶縁膜の最大膜厚値と電荷保持膜１４２ａの最大膜厚値との和までの間に制御することができる。これにより、電荷保持膜１４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０１１１】
（第３実施の形態）
この実施の形態は、電荷保持部１６２の電荷保持膜１４２が、図１４に示すように、略均一な膜厚を有し、ゲート絶縁膜１１４の表面と略平行をなす第１部１８１と、ゲート電極１１７側面と略平行をなす第２部１８２とを有している。
【０１１２】
ゲート電極１１７に正電圧が印加された場合には、電荷保持部１６２中での電気力線は、矢印１８３で示すように、シリコン窒化膜１４２を、上記第１部１８１と第２部１８２とで２回通過する。なお、ゲート電極１１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜１４２の比誘電率は約６であり、シリコン酸化膜１４１、１４３の比誘電率は約４である。したがって、電荷保持膜１４２が第１部１８１のみを有する場合よりも、電気力線１８３方向における電荷保持部１６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域１７１における電界を強くするために使われることになる。
【０１１３】
書換え動作時に電荷がシリコン窒化膜１４２に注入されるのは、発生した電荷がオフセット領域１７１における電界により引き込まれるためである。したがって、電荷保持膜１４２が第２部１８２を含むことにより、書換え動作時に電荷保持部１６２に注入される電荷が増加し、書換え速度が増大する。
【０１１４】
なお、シリコン酸化膜１４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜１１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１１５】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１１６】
さらに、電荷保持部は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１１７】
また、電荷保持部は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、半導体記憶装置の信頼性を向上させることができる。
【０１１８】
さらに、第２実施の形態と同様に、電荷保持膜１４２の下側の絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持膜１４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１１９】
（第４実施の形態）
この実施の形態は、ゲート電極、電荷保持部及びソース／ドレイン領域間距離の最適化に関する。
【０１２０】
図１５に示すように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方の電荷保持部１６１の端から他方の電荷保持部１６２の端までの距離、つまり、チャネル長方向の切断面における一方の電荷保持部１６１内の電荷を保持する機能を有する膜１４２の端（ゲート電極１１７から離れている側）から他方の電荷保持部１６２内の電荷を保持する機能を有する膜１４２の端（ゲート電極１１７から離れている側）までの距離を示す。
【０１２１】
まず、Ｂ＜Ｃであることが好ましい。チャネル領域のうちゲート電極１１７下の部分とソース／ドレイン領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃにより、電荷保持部１６１、１６２（シリコン窒化膜１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１２２】
また、ゲート電極１１７とソース／ドレイン領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極１１７に電圧を印加したときのオフセット領域の反転のしやすさが電荷保持部１６１，１６２に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン領域１１２、１１３の不純物濃度が十分に薄ければ、電荷保持部１６１、１６２（シリコン窒化膜１４２）においてメモリ効果が発現し得る。したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１２３】
（第５実施の形態）
この実施の形態の半導体記憶装置は、図１６に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１２４】
この半導体記憶装置は、半導体基板１８６上に埋め込み酸化膜１８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散層領域１１２、１１３が形成され、それ以外の領域はボディ領域１８７となっている。
【０１２５】
この半導体記憶装置によっても、実施の形態３の半導体記憶装置と同様の作用効果を奏する。さらに、拡散層領域１１２、１１３とボディ領域１８２との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１２６】
（第６実施の形態）
この実施の形態の半導体記憶装置は、図１７に示すように、第２実施の形態において、Ｎ型のソース／ドレイン領域１１２、１１３のチャネル側に隣接して、Ｐ型高濃度領域１９１を追加した以外は、実質的に同様の構成を有する。
【０１２７】
すなわち、Ｐ型高濃度領域１９１におけるＰ型の不純物（例えばボロン）濃度が、領域１９２におけるＰ型の不純物濃度よりも高い。このＰ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１２８】
このように、Ｐ型高濃度領域１９１を設けることにより、拡散層領域１１２、１１３と半導体基板１１１との接合が、電荷保持部１６１、１６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶装置を得ることができる。
【０１２９】
また、図１７において、ソース／ドレイン領域近傍であって電荷保持部１６１，１６２の下側の位置（すなわち、ゲート電極の直下ではない位置）に、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極１１７の直下にある場合に比べて著しく大きい。電荷保持部１６１，１６２に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、電荷保持部に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極１１７下のチャネル領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１を、電荷保持部１６１，１６２の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込時と消去時での閾値の差）を著しく増大させることができる。
【０１３０】
（第７実施の形態）
この実施の形態の半導体記憶装置は、図１８に示すように、第２実施の形態において、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜１４１の厚さＴ１が、ゲート絶縁膜１１４の厚さＴ２よりも薄いこと以外は、実質的に同様の構成を有する。
【０１３１】
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜１４１の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１３２】
本実施の形態の半導体記憶装置において、上述のような絶縁膜の厚さＴ１に対する設計の自由度が高いのは以下の理由による。本実施の形態の半導体記憶装置においては、電荷保持膜１４２とチャネル領域又はウェル領域とを隔てる絶縁膜１４１は、ゲート電極１１７とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜１４２とチャネル領域又はウェル領域とを隔てる絶縁膜１４１には、ゲート電極１１７とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極１１７から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜１１４に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害されるのである。以上より明らかなように、本実施の形態のメモリ素子において電荷保持膜１４２とチャネル領域又はウェル領域とを隔てる絶縁膜１４１が、ゲート電極１１７とチャネル領域又はウェル領域とに挟まれていないことが、Ｔ１の自由度を高くする本質的な理由となっている。
【０１３３】
上記絶縁膜の厚みＴ１を薄くすることにより、電荷保持部１６１，１６２への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜１４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１３４】
ところで、電荷保持部中での電気力線は、図１４の矢印１８４で示すように、シリコン窒化膜１４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。絶縁膜１４１の厚みＴ１を薄くすることにより、シリコン窒化膜１４２が図１４の下側に移動し、矢印１８４で示す電気力線がシリコン窒化膜１４２を通過するようになる。それゆえ、電気力線１８４に沿った電荷保持部中の実効的な比誘電率が大きくなり、電気力線１８４の両端での電位差をより小さくすることができる。したがって、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１３５】
以上より明らかなように、チャネル領域又はウェル領域とを隔てる絶縁膜１４１の厚さＴ１と、ゲート絶縁膜１１４の厚さＴ２とについて、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０１３６】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１３７】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバーＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、ゲート酸化膜を薄膜化することができない。前記液晶ドライバーＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できている。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１３８】
（第８実施の形態）
この実施の形態の半導体記憶装置は、図１９に示すように、第２実施の形態において、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜１４１の厚さＴ１が、ゲート絶縁膜１１４の厚さＴ２よりも厚いこと以外は、実質的に同様の構成を有する。
【０１３９】
ゲート絶縁膜１１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、上記電荷保持膜１４２下側の絶縁膜１４１の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜１１４の薄膜化が進行したとき）にゲート絶縁膜厚Ｔ２とは独立して、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜１４１の厚さを最適に設計できるため、電荷保持部がスケーリングの障害にならないという効果を奏する。
【０１４０】
本実施の形態の半導体記憶装置において、上述のように絶縁膜１４１の厚さＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜１４２とチャネル領域又はウェル領域とを隔てる絶縁膜１４１が、ゲート電極１１７とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜１１４に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になるのである。
【０１４１】
上記絶縁膜１４１の厚さＴ１を厚くすることにより、上記電荷保持部１４２に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１４２】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１４３】
なお、上記絶縁膜１４１の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１４４】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、前記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（International Technology Roadmap for Semiconductors：国際半導体技術ロードマップ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。本発明の半導体記憶装置では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。例えば、本発明では、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しない半導体記憶装置を実現した。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである。また、本発明の半導体記憶装置はゲート電極に対して、ソース・ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較しても更に微細化を容易にしている。
【０１４５】
以上のように、本実施形態の半導体記憶装置によれば、電荷保持部の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するだけである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリセルの実現が可能になるのである。
【０１４６】
（第９実施の形態）
この実施の形態は、本発明の半導体記憶装置において、書換えを行ったときの電気特性の変化に関する。
【０１４７】
図２０は、Ｎチャネル型メモリ素子の電荷保持部中の電荷量が、消去状態と書込み状態との異なる状態において、ゲート電圧Ｖｇ（Ｖ）の変化に対するドレイン電流Ｉｄ（Ａ）の変化を曲線で示した図であり、横軸がゲート電圧Ｖｇ（Ｖ）であり、縦軸がドレイン電流Ｉｄ（Ａ）である。図２０から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなっている。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、図２１で示すフラッシュメモリの場合と大きく異なる。図２１は、フラッシュメモリについて、図２０と同様に、消去状態と書込み状態とにおいて、ゲート電圧Ｖｇ（Ｖ）の変化に対するドレイン電流Ｉｄ（Ａ）の変化を曲線で示した図である。
【０１４８】
本実施の形態の半導体記憶装置における上記の特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。半導体記憶装置が書込み状態にあるときには、ゲート電極に正電圧を加えても電荷保持部下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。一方、半導体記憶装置が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。なおかつ、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１４９】
以上のことから明らかなように、本発明の半導体記憶装置は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１５０】
【発明の効果】
【０１５１】
【０１５２】
【０１５３】
【０１５４】
【０１５５】
以上より明らかなように、第１の発明によれば、一方のＮ型拡散層領域と、上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合には順方向電圧が印加されるため、上記半導体基板中に電子が注入される。注入された電子は他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合において加速、散乱され、電子−正孔対を発生する。発生した正孔は、他方のＮ型拡散層領域の側に有る電荷保持部に選択的に注入される。上記過程は、他方のＮ型拡散層領域と上記半導体基板との電圧差が比較的低い場合にも起こるため、半導体記憶装置の動作電圧を低くすることが可能となる。したがって、半導体記憶装置の低消費電力化、素子劣化の抑制を実現することができる。
【０１５６】
また、第２の発明の半導体記憶装置は、第１の発明の半導体記憶装置において、メモリトランジスタの極性をＰチャネル型としたものである。したがって、第３の発明の半導体記憶装置と同様な作用効果を奏する。
【０１５７】
１実施の形態によれば、半導体記憶装置はいわゆるオフセットトランジスタ構造を有しており、大きなメモリ効果を得ることができる。一方、オフセット構造を有するがゆえに、上記ゲート電極の電位により、他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板とのＰＮ接合における正孔又は電子の発生が促進される効果が乏しくなる。しかしながら、一方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板とのＰＮ接合には順方向電圧が印加されているため、比較的低い電圧で他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板とのＰＮ接合において正孔又は電子が発生する。したがって、大きなメモリ効果を持ち、かつ、低電圧動作が可能な半導体記憶装置が提供される。
【０１５８】
また、１実施の形態によれば、他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合における正孔又は電子の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【０１５９】
また、１実施の形態によれば、他方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合における正孔又は電子の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【０１６０】
また、１実施の形態では、上記ゲート電極のゲート長は、０．０１５μｍ以上であって０．５μｍ以下であるから、他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板（Ｐ型又はＮ型ウェル領域、Ｐ型又はＮ型半導体膜）とのＰＮ接合において、十分に正孔又は電子が発生し、上記電荷保持部に注入することができる。また、メモリ動作の基本となるトランジスタ動作が確保される。
【０１６１】
また、１実施の形態によれば、上記電荷を蓄積する機能を有する第１の絶縁体はシリコン窒化膜であり、電荷（電子及び正孔）をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができる。また、第２及び第３の絶縁膜はシリコン酸化膜であるから、上記電荷保持部はいわゆるＯＮＯ(Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ)膜構造になっているので、電荷の注入効率が高くなり、書換え動作を高速化できる。
【０１６２】
また、１実施の形態によれば、電荷保持膜とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であるから、メモリの耐圧性能を低下させることなく書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、メモリ効果を増大することが可能となる。
【０１６３】
また、１実施の形態によれば、電荷保持膜とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であるから、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１６４】
また、１実施の形態では、上記電荷を蓄積する機能を有する第１の絶縁体からなる膜が、ゲート絶縁膜の表面と略平行な表面を有する部分を含むので、半導体記憶装置の保持特性の悪化を防ぎながら書換え速度を高速にすることができる。
【０１６５】
また、１実施の形態によれば、電荷保持部が、ゲート電極又はワード線と、ゲート電極又はワード線の側面と略平行に延びた電荷保持膜とを隔てる絶縁膜をさらに含むから、ゲート電極側面と略平行に延びた電荷保持膜とゲート電極との間での電荷の出入りを抑制することができる。したがって、半導体記憶装置の信頼性を高くすることができる。
【０１６６】
また、１実施の形態では、上記電荷保持部の少なくとも一部が上記拡散層領域の一部にオーバーラップするように形成されてなるから、半導体記憶装置の読出し電流を大きくし、読出し電流のばらつきを抑えることができるので、半導体記憶装置の読出し動作を高速にすることができる。
【図面の簡単な説明】
【図１】 本発明の第１実施の形態の半導体記憶装置の第１の例の要部の概略断面図である。
【図２】 本発明の第１実施の形態の半導体記憶装置の第２の例の要部の概略断面図である。
【図３】 本発明の第１実施の形態の半導体記憶装置の第３の例の要部の概略断面図である。
【図４】 本発明の半導体記憶装置の書込み動作を説明するための要部の概略断面図である。
【図５】 本発明の半導体記憶装置の第１の消去動作を説明するための要部の概略断面図である。
【図６】 本発明の半導体記憶装置の第２の消去動作を説明するための要部の概略断面図である。
【図７】 図６の切断面線Ａ−Ａ’における、電子に対するエネルギーダイヤグラムである。
【図８】 本発明の半導体記憶装置の第２の消去方法における、ゲート長が変化した時の消去能力の変化を示すグラフである。
【図９】 本発明の第２の実施の形態の半導体記憶装置の要部の概略断面図である。
【図１０】 図９の半導体記憶装置の要部の拡大概略断面図である。
【図１１】 図９の半導体記憶装置の変形例における要部の拡大概略断面図である。
【図１２】 本発明の第２の実施の形態の半導体記憶装置の電気特性を示すグラフである。
【図１３】 本発明の第２の実施の形態の半導体記憶装置の変形例における要部の概略断面図である。
【図１４】 本発明の第３の実施の形態の半導体記憶装置の要部の概略断面図である。
【図１５】 本発明の第４の実施の形態の半導体記憶装置の要部の概略断面図である。
【図１６】 本発明の第５の実施の形態の半導体記憶装置の要部の概略断面図である。
【図１７】 本発明の第６の実施の形態の半導体記憶装置の要部の概略断面図である。
【図１８】 本発明の第７の実施の形態の半導体記憶装置の要部の概略断面図である。
【図１９】 本発明の第８の実施の形態の半導体記憶装置の要部の概略断面図である。
【図２０】 本発明の第９の実施の形態の半導体記憶装置の電気特性を示すグラフである。
【図２１】 従来のフラッシュメモリの電気特性を示すグラフである。
【図２２】 従来の半導体記憶装置を示す要部の概略断面図である。
【符号の説明】
１１・・・半導体基板
１２・・・ゲート絶縁膜
１３・・・ゲート電極
１４、１６・・・シリコン酸化膜
１５、２１・・・シリコン窒化膜
１７、１８・・・ソース／ドレイン領域
２２・・・導電体膜
３１・・・反転層
４１・・・ゲート電極が形成された領域
４２・・・オフセット領域
５１，５２，５３・・・電子
５４・・・正孔
６１、６２・・・電荷保持部
【発明の属する技術分野】
本発明は、半導体記憶装置の動作方法に関する。より詳細には、電荷量の変化を電流量に変換する機能を有する電界効果トランジスタからなる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、１つの電界効果トランジスタで２ビットの記憶が可能な不揮発性メモリとして、サイファン・セミコンダクターズ・リミテッド社が開発したメモリがある（例えば特許文献１参照）。上記従来技術のメモリの構造と、消去動作原理を以下で説明する。
【０００３】
このメモリは、図９に示したように、Ｐ型ウェル領域９０１上にゲート絶縁膜を介して形成されたゲート電極９０９、Ｐ型ウェル領域９０１表面に形成された第１のＮ型拡散層領域９０２及び第２のＮ型拡散層領域９０３から構成される。ゲート絶縁膜は、シリコン酸化膜９０４、９０５の間にシリコン窒化膜９０６が挟まれた、いわゆるＯＮＯ(Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ)膜からなる。シリコン窒化膜９０６中には、第１及び第２のＮ型拡散層領域９０２、９０３の端部付近に、それぞれ記憶保持部９０７、９０８が形成されている。
【０００４】
これらの記憶保持部９０７、９０８のそれぞれの個所での電荷の多寡をトランジスタのドレイン電流として読み出すことにより、１トランジスタで２ビットの情報を記憶させることができる。
【０００５】
次に、このメモリにおける消去動作方法を説明する。ここで、消去とは、記憶保持部９０７，９０８に蓄積された電子を放出させることを指すこととする。特表２００１−５１２２９０号公報では、右側の記憶保持部９０８に蓄積された電子を放出させるために、第２の拡散層領域９０３に５．５Ｖを、ゲート電極９０９に−８Ｖを印加してドレイン電極に電子を引きぬく方法が開示されている。これにより、２つある記憶保持部の特定の側を消去することができる。特定の側の書込み及び読出しを行う方法も開示されており、これらの方法を総合して２ビット動作が可能となっている。
【０００６】
【特許文献１】
特表２００１−５１２２９０号公報
【０００７】
【発明が解決しようとする課題】
しかし、前記のメモリでは、ゲート絶縁膜は、トランジスタを動作させるための機能と、電荷を蓄積するメモリ膜としての機能を併せ持たせるために、ＯＮＯ膜の３層構造となっていた。それゆえ、ゲート絶縁膜の薄膜化が困難であった。また、チャネル長が短くなるにつれ、１つのトランジスタの記憶保持部９０７、９０８の２箇所が互いに干渉して２ビット動作が困難になっていた。それゆえ、さらなる素子の微細化が果たせなかった。
【０００８】
本発明は前記課題に鑑みなされたものであり、１つのトランジスタで２ビットの記憶保持を実現しながら、更に微細化することができる半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
上記課題を解決するため、第１の発明の半導体記憶装置は、Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜と、上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成された単一のゲート電極と、上記単一のゲート電極側壁の両側に形成された２つの電荷保持部と、上記単一のゲート電極下に配置されたチャネル領域と、上記チャネル領域の両側に配置されたＮ型拡散層領域とを備え、上記電荷保持部は、上記電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなり、上記他方のＮ型拡散層領域を基準電圧とし、上記一方のＮ型拡散層領域を基準電圧より高い電圧とし、上記ゲート電極を基準電圧より低い電圧とし、上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜を基準電圧より高い電圧とすることにより、正孔を一方のＮ型拡散層領域側に存する電荷保持部に注入することを特徴としている。
【００１５】
上記第１の発明の半導体記憶装置によれば、一方のＮ型拡散層領域と、上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合には順方向電圧が印加されるため、上記半導体基板中に電子が注入される。注入された電子は他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合において加速、散乱され、電子−正孔対を発生する。発生した正孔は、他方のＮ型拡散層領域の側に有る電荷保持部に選択的に注入される。上記過程は、他方のＮ型拡散層領域と上記半導体基板との電圧差が比較的低い場合にも起こるため、半導体記憶装置の動作電圧を低くすることが可能となる。したがって、半導体記憶装置の低消費電力化、素子劣化の抑制を実現することができる。
【００１６】
また、第２の発明の半導体記憶装置は、Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜と、上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成された単一のゲート電極と、上記単一のゲート電極側壁の両側に形成された２つの電荷保持部と、上記単一のゲート電極下に配置されたチャネル領域と、上記チャネル領域の両側に配置されたＰ型拡散層領域とを備え、上記電荷保持部は、上記電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなり、上記他方のＰ型拡散層領域を基準電圧とし、上記一方のＰ型拡散層領域を基準電圧より低い電圧とし、上記ゲート電極を基準電圧より高い電圧とし、上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜を基準電圧より低い電圧とすることにより、電子を一方のＰ型拡散層領域側に存する電荷保持部に注入することを特徴としている。
【００１７】
上記第２の発明の半導体記憶装置は、第１の発明の半導体記憶装置において、メモリトランジスタの極性をＰチャネル型としたものである。したがって、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００１８】
１実施の形態では、上記Ｎ型又はＰ型拡散層領域は、上記ゲート絶縁膜を介して上記ゲート電極とオーバーラップ領域を持たないオフセット構造を有していることを特徴としている。
【００１９】
上記実施の形態によれば、半導体記憶装置はいわゆるオフセットトランジスタ構造を有しており、大きなメモリ効果を得ることができる。一方、オフセット構造を有するがゆえに、上記ゲート電極の電位により、他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板とのＰＮ接合における正孔又は電子の発生が促進される効果が乏しくなる。しかしながら、一方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板とのＰＮ接合には順方向電圧が印加されるため、比較的低い電圧で他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板とのＰＮ接合において正孔又は電子が発生する。したがって、大きなメモリ効果を持ち、かつ、低電圧動作が可能な半導体記憶装置が提供される。
【００２０】
また、１実施の形態では、他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴としている。
【００２１】
上記実施の形態によれば、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合における正孔又は電子の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【００２２】
また、１実施の形態では、他方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴としている。
【００２３】
上記実施の形態によれば、一方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合における正孔又は電子の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【００２４】
また、１実施の形態では、上記ゲート電極のゲート長は、０．０１５μｍ以上であって０．５μｍ以下であることを特徴としている。
【００２５】
上記実施の形態によれば、他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板（Ｐ型又はＮ型ウェル領域、Ｐ型又はＮ型半導体膜）とのＰＮ接合において、十分に正孔又は電子が発生し、上記電荷保持部に注入することができる。また、メモリ動作の基本となるトランジスタ動作が確保される。
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【発明の実施の形態】
本発明の半導体記憶装置は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された電荷保持部と、電荷保持部のゲート電極と反対側のそれぞれに配置されたソース／ドレイン領域（拡散層領域）と、ゲート電極下に配置されたチャネル領域とから構成される。
【００３９】
この半導体記憶装置は、１つの電荷保持部に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶するメモリ素子として機能する。しかしながら、この半導体記憶装置は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００４０】
本発明の半導体記憶装置は、半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
【００４１】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体による基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面半導体層としてシリコン層が形成されたＳＯＩ基板が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による単結晶）、多結晶又はアモルファスのいずれであってもよい。
【００４２】
この半導体基板上又は半導体層上には、素子分離領域が形成されていることが好ましく、更にトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００４３】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましくは１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【００４４】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状で形成されている。ゲート電極は、実施の形態のなかで特に指定がない限り、特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下には、チャネル領域が形成されるが、チャネル領域は、ゲート電極下のみならず、ゲート電極とゲート長方向におけるゲート端の外側を含む領域下に形成されていることが好ましい。このように、ゲート電極で覆われていないチャネル領域が存在する場合には、そのチャネル領域は、ゲート絶縁膜又は後述する電荷保持部で覆われていることが好ましい。
【００４５】
電荷保持部は、少なくとも、電荷を保持するか、電荷を蓄え、保持する機能を有するか、電荷をトラップする機能を有する膜又は領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；金属等が挙げられる。電荷保持部は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００４６】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜を電荷保持部として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数のメモリ素子（半導体記憶装置）を配列する場合、メモリ素子間の距離が縮まって隣接する電荷保持部が接触しても、電荷保持部が導電体からなる場合のように夫々の電荷保持部に記憶された情報が失われることがない。また、コンタクトプラグをより電荷保持部と接近して配置することができ、場合によっては電荷保持部と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００４７】
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【００４８】
また、導電膜もしくは半導体層を内部に含む絶縁体膜を電荷保持部として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【００４９】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜を電荷保持部として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００５０】
つまり、電荷保持部は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００５１】
電荷保持部は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全てを覆うように形成されていてもよいし、一部を覆うように形成されてもよい。電荷保持膜として導電膜を用いる場合には、電荷保持膜が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００５２】
電荷保持部は、電荷を蓄積する第１の絶縁体からなる膜が、第２の絶縁体からなる膜と第３の絶縁体からなる膜とで挟まれたサンドウィッチ構造を有するのが好ましい。電荷を蓄積する第１の絶縁体が膜状であるから、電荷の注入により短い時間で第１の絶縁体内の電荷密度を上げ、また、電荷密度を均一にすることができる。電荷を蓄積する第１の絶縁体内の電荷分布が不均一であった場合、保持中に第１の絶縁体内を電荷が移動してメモリ素子の信頼性が低下する恐れがある。また、電荷を蓄積する第１の絶縁体は、導電体部（ゲート電極、拡散層領域、半導体基板）とは他の絶縁膜で隔てられているので、電荷の漏れが抑制されて十分な保持時間を得ることができる。したがって、上記サンドウィッチ構造を有する場合、半導体記憶装置の高速書換え、信頼性の向上、十分な保持時間の確保が可能となる。上記条件を満たす電荷保持部としては、上記第１の絶縁体をシリコン窒化膜とし、第２及び第３の絶縁体をシリコン酸化膜とするのが特に好ましい。シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができる。また、シリコン酸化膜およびシリコン窒化膜は共にＬＳＩプロセスでごく標準的に用いられる材料であるため、好ましい。また、第１の絶縁体として、窒化シリコンのほかに、酸化ハフニウム、タンタルオキサイド、イットリウムオキサイドなどを用いることができる。更には、第２及び第３の絶縁体として、酸化シリコンのほかに、酸化アルミニウなどを用いることができる。なお、上記第２及び第３の絶縁体は、異なる物質であってもよいし同一の物質であってもよい。
【００５３】
電荷保持部は、ゲート電極の両側に形成されており、また、半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。
【００５４】
電荷保持部に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００５５】
ゲート電極は、電荷保持部の側壁のみに形成されるか、あるいは電荷保持部の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００５６】
ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散層領域として、電荷保持部のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００５７】
ソース／ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、電荷保持部に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、電荷保持部中の電荷蓄積領域の少なくとも一部が、拡散層領域であるソース／ドレイン領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、電荷保持部の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差により電荷保持部を横切る電界によって記憶を書き換えることであるためである。
【００５８】
ソース／ドレイン領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、電荷保持膜の少なくとも一部を挟持するように配置することが好ましい。
【００５９】
本発明の半導体記憶装置は、ゲート絶縁膜上に形成された単一のゲート電極、ソース領域、ドレイン領域及び半導体基板を４個の端子として、この４個の端子のそれぞれに所定の電位を与えることにより、書込み、消去、読出しの各動作を行なう。具体的な動作原理及び動作電圧の例は、後述する。本発明の半導体記憶装置をアレイ状に配置してメモリセルアレイを構成した場合、単一の制御ゲートで各メモリセルを制御できるので、ワード線の本数を少なくすることができる。
【００６０】
本発明の半導体記憶装置は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、絶縁膜（第２の絶縁体）／電荷蓄積膜（第１の絶縁体）／絶縁膜（第２の絶縁体）の積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法が挙げられる。このほか、所望の電荷保持部の構造に応じて、適宜サイドウォール形成時の条件や堆積物を選択すればよい。
【００６１】
本発明の半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【００６２】
以下に、本発明の半導体記憶装置について、図面に基づいて詳細に説明する。
【００６３】
（第１実施の形態）
本実施の形態の半導体記憶装置を構成するメモリ素子の構造を、図１〜図３を用いて説明する。図１〜図３は、メモリ素子の概略断面図であり、それぞれサイドウォールスペーサ形状の電荷保持部の構造が異なっている。
【００６４】
本実施の形態の半導体記憶装置を構成するメモリ素子は、２ビットの記憶が可能な不揮発性メモリセルとして、図１〜図３に示したように、半導体基板１１上に、ゲート絶縁膜１２を介して、通常のトランジスタと同程度のゲート長を有するゲート電極１３が形成されており、ゲート絶縁膜１２及びゲート電極１３の側壁に、サイドウォールスペーサ形状の電荷保持部６１，６２が形成されて構成されている。また、電荷保持部６１，６２のゲート電極１３と反対の側には、それぞれ第１の拡散層領域１７及び第２の拡散層領域１８（ソース／ドレイン領域）が形成されており、このソース／ドレイン領域１７，１８は、ゲート電極１３端部に対して（ゲート電極１３が形成された領域４１から）オフセットされている。
【００６５】
このように、メモリトランジスタの電荷保持部は、ゲート絶縁膜とは独立して形成されている。したがって、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。また、ゲート電極の両側に形成された２つの電荷保持部はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。したがって、このメモリトランジスタは、２ビットの記憶が可能で、かつ微細化が容易である。
【００６６】
また、ソース／ドレイン領域１７，１８がゲート電極１３からオフセットされていることにより、ゲート電極１３に電圧を印加したとき、電荷保持部下のオフセット領域４２の反転しやすさを、電荷保持部に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。更に、通常のロジックトランジスタと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。また、構造的に短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００６７】
サイドウォールスペーサ形状の電荷保持部は、例えば図１のように、サイドウォール形状をしたシリコン窒化膜２１と、このシリコン窒化膜２１とゲート電極１３、半導体基板１１及びソース／ドレイン領域１７，１８とを隔てるシリコン酸化膜１４とからなる構造にすることができる。電荷（電子又は正孔）を蓄積する機能を有するのはシリコン窒化膜２１であり、シリコン酸化膜１４はシリコン窒化膜２１に蓄積された電荷の漏れを防いでいる。
【００６８】
電荷保持部の他の例は、図２に示すように、サイドウォール形状をした導電体膜２２と、この導電体膜２２と、ゲート電極１３、半導体基板１１及びソース／ドレイン領域１７，１８とを隔てるシリコン酸化膜１４とからなっている。電荷を蓄積する機能を有するのは導電体膜２２であり、シリコン酸化膜１４は導電体膜２２に蓄積された電荷の漏れを防いでいる。
【００６９】
電荷保持部は、更に、図３に示す構造を有していてもよい。サイドウォールスペーサ形状の電荷保持部は、シリコン窒化膜１５がシリコン酸化膜１４，１６で挟まれた構造を有している。シリコン窒化膜１５は、電荷（電子又は正孔）をトラップして蓄積する機能を有している。主として電荷を蓄積するのは、シリコン窒化膜１５のうち、オフセット領域４２上に存する部分である。このように、電荷保持部はシリコン窒化膜１５がシリコン酸化膜１４，１６によって挟まれた構造を有するため、電荷保持部への電荷注入効率が上がり、書換え動作（書込み及び消去動作）の高速化が実現する。
【００７０】
電荷保持部の構造は、上記３つの例（図１〜図３）に限らず、例えば、電荷保持部に電荷を蓄積する機能を有する量子ドットが含まれているものでもよい。また、電荷保持部の形状はサイドウォール形状を有している必要はなく、ゲート電極の両側にあって、その一部が半導体基板１１及びソース／ドレイン領域１７，１８に接していればよい。
【００７１】
次に、このメモリ素子の動作原理について、図４〜図８を用いて説明する。なお、図４〜図６は、図３に示した電荷保持部を持つメモリ素子の場合を示しているが、その他の形状の電荷保持部を持つメモリ素子にも適用することができる。
【００７２】
まず、このメモリ素子の書込み動作について、図４を用いて説明する。なお、書込みとは、メモリ素子がＮチャネル型のとき、電荷保持部に電子を注入することを指し、メモリ素子がＰチャネル型のとき、電荷保持部に正孔を注入することを指すこととする。なお、メモリ素子がＮチャネル型の時は、半導体基板１１はＰ型、拡散層領域１７，１８はＮ型の導電型を持ち、メモリ素子がＰチャネル型のときはそれぞれ導電型が反対となる。以下の説明（読出し方法及び消去方法に関する説明も含む）では、メモリ素子がＮチャネル型の場合を説明するが、Ｐチャネル型の場合は電子と正孔の役割を逆にすればよい。また、Ｐチャネル型の場合は各ノードに印加する電圧の符号を全て反対にすればよい。このメモリの書込み動作は、ドレイン電界により加速されたホットエレクトロン（熱電子）を電荷保持部に注入することにより行なう。
【００７３】
第２の電荷保持部６２に電子を注入する（書込む）ためには、図４（ａ）に示すように、第１の拡散層領域１７をソース電極に、第２の拡散層領域１８をドレイン電極とする。例えば、第１の拡散層領域１７及び半導体基板１１に０Ｖ、第２の拡散層領域１８に＋５Ｖ、ゲート電極１３に＋４Ｖを印加すればよい。このような電圧条件によれば、反転層３１が、第１の拡散層領域１７（ソース電極）から伸びるが、第２の拡散層領域１８（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散層領域１８（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２の電荷保持部６２（より正確にはシリコン窒化膜１５）に注入されることにより書込みが行なわれる。なお、第１の電荷保持部６１近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。このようにして、第２の電荷保持部６２に電子を注入して、書込みを行なうことができる。
【００７４】
一方、第１の電荷保持部６１に電子を注入する（書込む）ためには、図４（ｂ）に示すように、第２の拡散層領域１８をソース電極に、第１の拡散層領域１７をドレイン電極とする。例えば、第２の拡散層領域１８及び半導体基板１１に０Ｖ、第１の拡散層領域１７に＋５Ｖ、ゲート電極１３に＋４Ｖを印加すればよい。このように、第２の電荷保持部６２に電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１の電荷保持部６１に電子を注入して、書込みを行なうことができる。
【００７５】
次に、上記メモリ素子の読み出し動作原理を説明する（図示せず）。
【００７６】
第１の電荷保持部６１に記憶された情報を読み出す場合、第１の拡散層領域１７をソース電極に、第２の拡散層領域１８をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散層領域１７及び半導体基板１１に０Ｖ、第２の拡散層領域１８に＋２Ｖ、ゲート電極１３に＋１Ｖを印加すればよい。この際、第１の電荷保持部６１に電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１の電荷保持部６１に電子が蓄積している場合は、第１の電荷保持部６１近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１の電荷保持部６１の記憶情報を読み出すことができる。このとき、第２の電荷保持部６２における電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００７７】
第２の電荷保持部６２に記憶された情報を読み出す場合、第２の拡散層領域１８をソース電極に、第１の拡散層領域１７をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散層領域１８及び半導体基板１１に０Ｖ、第１の拡散層領域１７に＋２Ｖ、ゲート電極１３に＋１Ｖを印加すればよい。このように、第１の電荷保持部６１に記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２の電荷保持部６２に記憶された情報の読出しを行なうことができる。
【００７８】
なお、ゲート電極１３で覆われないチャネル領域（オフセット領域４２）が残されている場合、ゲート電極１３で覆われないチャネル領域においては、電荷保持部６１，６２の余剰電子の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域４２の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域４２の幅を決定することが好ましい。
【００７９】
拡散層領域１７，１８がゲート電極１３端に達している場合、つまり、拡散層領域１７，１８とゲート電極１３とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散層領域１７，１８とゲート電極１３とがオーバーラップしていない（オフセット領域４２が存在する）ほうが好ましい。
【００８０】
次に、上記半導体記憶装置の第１の消去方法を図５で説明する。
【００８１】
第２の電荷保持部６２に記憶された情報を消去する場合、第２の拡散層領域１８に正電圧（例えば、＋５Ｖ）、半導体基板１１に０Ｖを印加して、第２の拡散層領域１８と半導体基板１１とのＰＮ接合に逆バイアスをかけ、更にゲート電極１３に負電圧（例えば、−５Ｖ）を印加すればよい。このとき、上記ＰＮ接合のうちゲート電極１３付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合の半導体基板１１側に正孔（ホール）が発生する。この正孔が負の電位をもつゲート電極１３方向に引きこまれ、その結果、第２の電荷保持部６２に正孔が注入される。このようにして、第２の電荷保持部６２の消去が行なわれる。このとき第１の拡散層領域１７には０Ｖを印加するか、又は、オープン状態にすればよい。
【００８２】
上記消去方法において、第１の電荷保持部６１に記憶された情報を消去する場合は、上記において第１の拡散層領域と第２の拡散層領域の電位を入れ替えればよい。
【００８３】
次に、上記半導体記憶装置の第２の消去方法を図６及び図７で説明する。
【００８４】
第２の電荷保持部６２に記憶された情報を消去する場合、図６に示すように、第２の拡散層領域１８に正電圧（例えば、＋４Ｖ）、第１の拡散層領域１７に０Ｖ、ゲート電極１３に負電圧（例えば、−４Ｖ）、半導体基板１１に正電圧（例えば、＋０．８Ｖ）を印加すればよい。すなわち、一方のＮ型拡散層領域（第１の拡散層領域１７）を基準電圧とし、他方のＮ型拡散層領域（第２の拡散層領域１８）を基準電圧より高い電圧とし、ゲート電極１３を基準電圧より低い電圧とし、Ｐ型半導体基板（半導体基板１１）を基準電圧より高い電圧とする。なお、各ノードに印加する電圧は相対的なものであるから、半導体基板１１を基準電圧（０Ｖ）とすれば、上記条件は、第２の拡散層領域１８が＋３．２Ｖ、第１の拡散層領域１７が−０．８Ｖ、ゲート電極１３が−４．８Ｖである場合と等価である。この場合、Ｐ型半導体基板（半導体基板１１）を基準電圧とし、一方のＮ型拡散層領域（第１の拡散層領域１７）を基準電圧より低い電圧とし、他方のＮ型拡散層領域（第２の拡散層領域１８）を基準電圧より高い電圧とし、ゲート電極１３を基準電圧より低い電圧とすると表現することもできる。
【００８５】
なお、本実施の形態の半導体記憶装置をセルアレイ状に配置する場合は、各メモリ素子のＰ型半導体基板を共通とし（すなわち、１個の半導体基板上にメモリセルアレイを形成するか、もしくは、半導体基板中に共通のＰ型ウェル領域を形成してその上にメモリセルアレイを形成する）、Ｐ型半導体基板の電位を固定して動作させるのが好ましい。なぜなら、共通のＰ型半導体基板は非常に大きな面積のＰＮ接合を有しているから、Ｐ型半導体基板の電位を変動させるとＰＮ接合に纏わる容量を充電するために大きな電流が流れるからである。
【００８６】
図７は、図６における切断面線Ａ−Ａ’における、電子に対するエネルギーダイヤグラム（エネルギーバンド図）を示している。図７（ａ）は、半導体基板１１に第１の拡散層領域１７と同じ０Ｖを印加したとき（他のノードの電位は図６と同じ）を表し、図７（ｂ）は、半導体基板１１に＋０．８Ｖを印加したとき（すなわち図６に示した条件と同じ）を、それぞれ表している。図７中、Ｅｃは伝導電子帯端を、Ｅｖは価電子帯端をそれぞれ表しており、ＥｃとＥｖの間はバンドギャップとなっている。
【００８７】
図７（ａ）の場合は、電圧の絶対値は異なるものの、本質的に第１の消去方法と同じである。この場合、半導体基板１１と第２の拡散層領域１８との間には、バンド間トンネルが起きるに足る電位差を与えなければならない。第２の消去方法は、半導体基板１１と第２の拡散層領域１８との間の電位差が、バンド間トンネルが起きるに足らない場合であっても、正孔を発生させて消去動作を行なうものである。第２の消去方法における最も重要な点は、第１の拡散層領域１７と半導体基板１１との間のＰＮ接合に、順方向電圧を印加することである。図７（ｂ）に示すように、上記順方向電圧を印加すると、半導体基板１１のポテンシャルは、点線から実線へと低下する。そのため、第１の拡散層領域１７から半導体基板１１へ電子が注入される（電子５１）。半導体基板へ注入された電子５１は、第２の拡散層領域１８と半導体基板１１との間のＰＮ接合に達して電界により加速され、散乱によりエネルギーを失う（電子５２）。このとき失われたエネルギーは、価電子帯の電子が受け取り、電子５３と正孔５４との対を発生させる。かくして第２の拡散層領域１８と半導体基板１１との間のＰＮ接合において正孔が発生し、更に第２の電荷保持部６２に注入されて消去が行われる。
【００８８】
上記第２の消去方法によれば、第２の拡散層領域１８と半導体基板１１に印加する逆方向バイアスが比較的小さい場合であっても正孔を発生させ、消去動作が可能となる。それゆえ、メモリ素子の動作電圧を低くすることが可能となる。したがって、低消費電力化、メモリ素子劣化の抑制を実現することができる。特に、オフセット領域４２が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合のポテンシャルが急峻となる効果が少ない。そのため、バンド間トンネルによる正孔の発生が難しいのであるが、第２の消去方法はその欠点を補い、低電圧で消去動作を実現することができる。それゆえ、オフセット領域４２を設けることによりメモリ効果が増大する本発明のメモリ装置においては、第２の消去方法は特に好ましいのである。
【００８９】
第１の拡散層領域１７と半導体基板１１との間に印加する順方向バイアスは、０．７Ｖ以上の時に消去が行われ、０．７Ｖ未満では全く消去が行われなかった。また、上記順方向バイアスが１Ｖを越えると順方向電流が増大して、消去動作時の消費電流が著しく増大してしまった。したがって、上記順方向バイアスは、０．７Ｖ以上であって、１Ｖ以下であるのが好ましい。
【００９０】
上記第２の消去方法において、第１の電荷保持部６１に記憶された情報を消去する場合は、上記において第１の拡散層領域と第２の拡散層領域の電位を入れ替えればよい。
【００９１】
図８は、上記第２の消去方法における、ゲート長が変化した時の消去能力の変化を示す図である。図８を作成するための実験では、メモリ素子に書込み動作を行なった後にメモリ素子の閾値を測定し、続いて上記第２の消去方法で消去動作を行なった後に再び閾値を測定した。書込み動作を行なう前の閾値の初期値は約０．４Ｖであった。書込み動作を行なった後は、ゲート長に関わらずほぼ一定の閾値（０．８５Ｖ）まで閾値が上昇した。一方、消去動作を行なった後は、ゲート長が０．５μｍ以下ではほぼ一定の閾値（０．４Ｖ）まで閾値が低下したが、０．６μｍ以上ではゲート長の増大にしたがって急速に消去能力が低下していくことが分かった。このような現象が起きる原因は、以下のように考えられる。図７（ｂ）において、第１の拡散層領域１７から半導体基板１１中に注入された電子５１は、ゲート長（チャネル長）が十分に短い場合には、第２の拡散層領域１８と半導体基板１１とのＰＮ接合に達することができる。しかし、ゲート長（チャネル長）が長い場合には、電子５１は再結合などによって失われ、もしくは負電位を持つゲート電極から反発力を受け、上記ＰＮ接合に達する数が著しく減少する。そのため、図８に示すような特性が得られたものと考えられる。これより、このメモリ素子のゲート長は０．５μｍ以下であることが好ましい。このメモリ素子は、既に述べたように特に微細化に適しているのであるが、ゲート長が０．０１５μｍ以下となると、もはやトランジスタ動作自体が困難なものとなる。以上のことを総合して、このメモリ素子のゲート長は０．０１５μｍ以上であって、０．５μｍ以下であることが好ましい。
【００９２】
上記動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極を固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減できる。
【００９３】
なお、上記動作方法は本実施の形態の半導体記憶装置に限らず、他の実施の形態の半導体記憶装置についても適用することができる。
【００９４】
本実施の形態の半導体記憶装置によれば、メモリトランジスタの電荷保持部は、ゲート絶縁膜とは独立して形成され、ゲート電極の両側に形成されている。そのため、２ビット動作が可能である。更には、各電荷保持部はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。また、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜厚を薄膜化して短チャネル効果を抑制することができる。したがって素子の微細化が容易となる。
【００９５】
また、この半導体記憶装置の第２の消去方法によれば、比較的低い電圧で正孔を発生させて消去動作を行なうことが可能となる。それゆえ、メモリ素子の動作電圧を低くすることが可能となる。したがって、低消費電力化、メモリ素子劣化の抑制を実現することができる。更には、上記第２の消去方法は、拡散層領域をゲート電極に対してオフセットすることによりメモリ効果が増大する本発明のメモリ装置においては、消去動作電圧を低減する効果が特に大きい。
【００９６】
（第２実施の形態）
この実施の形態の半導体記憶装置は、図９に示すように、電荷保持部１６１、１６２が、電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される。例えば、ＯＮＯ構造を有している。すなわち、第１の絶縁体としてのシリコン窒化物からなる膜１４２が、第２の絶縁体としてのシリコン酸化物からなる膜１４１と、第３の絶縁体としてのシリコン酸化物からなる膜１４３との間に挟まれて、電荷保持部１６１、１６２を構成している。ここで、シリコン窒化膜１４２は、電荷を蓄積して保持する機能を果たす。また、シリコン酸化膜１４１、１４３はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を果たす。
【００９７】
また、上記電荷保持部１６１、１６２における電荷を保持する領域（シリコン窒化膜１４２）は、拡散層領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散層領域１１２、１１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜１４２）の少なくとも一部が存在することを意味する。なお、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極と拡散層領域との）オフセット領域である。図示しないが、ゲート絶縁膜１１４下であって半導体基板１１１の最表面部はチャネル領域となる。
【００９８】
電荷保持部１６１、１６２における電荷を保持する領域１４２と拡散層領域１１２、１１３とがオーバーラップすることによる効果を説明する。
【００９９】
図１０は、図９の右側の電荷保持部１６２周辺部の拡大図である。Ｗ１はゲート電極１１４と拡散層領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のチャネル長方向の切断面における電荷保持部１６２の幅を示しているが、電荷保持部１６２のうちシリコン窒化膜１４２のゲート電極１１７と離れた側の端が、ゲート電極１１７から離れた側の電荷保持部１６２の端と一致しているため、電荷保持部１６２の幅をＷ２として定義した。電荷保持部１６２と拡散層領域１１３とのオーバーラップ量はＷ２−Ｗ１で表される。特に重要なことは、電荷保持部１６２のうちシリコン窒化膜１４２が、拡散層領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０１００】
なお、図１１に示すように、電荷保持部１６２ａのうちシリコン窒化膜１４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側の電荷保持部１６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【０１０１】
図１２は、図１０の構造において、電荷保持部１６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、電荷保持部１６２を消去状態（正孔が蓄積されている）とし、拡散層領域１１２、１１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【０１０２】
図１２から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜１４２と拡散層領域１１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜１４２と拡散層領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷を保持する機能を有する膜であるシリコン窒化膜１４２の少なくとも一部とソース／ドレイン領域とがオーバーラップすることが好ましい。
【０１０３】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散層領域１１２、１１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、Ｗ２−Ｗ１＞１０ｎｍであることがより好ましいことが判明した。
【０１０４】
図９乃至１１の半導体記憶装置において、電荷保持部１６１（領域１８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散層領域１１２をソース電極とし、拡散層領域１１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つの電荷保持部のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方の電荷保持部に近い領域に形成させるのが好ましい。これにより、電荷保持部１６２の記憶状況の如何にかかわらず、電荷保持部１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１０５】
一方、２つの電荷保持部１６１，１６２のうちのの片側のみに情報を記憶させる場合又は２つの電荷保持部１６１，１６２を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１０６】
なお、図９には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１０７】
電荷保持部は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜１４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。電荷保持部が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、電荷保持部が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１０８】
また、電荷保持部は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むこと、言い換えると、電荷保持部における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１３に示すように、電荷保持部１６２の電荷保持膜１４２ａが、ゲート絶縁膜１１４表面と略平行な面を有している。言い換えると、電荷保持膜１４２ａは、ゲート絶縁膜１１４表面に対応する高さから、均一な高さに形成されることが好ましい。電荷保持部１６２中に、ゲート絶縁膜１１４表面と略平行な電荷保持膜１４２ａがあることにより、電荷保持膜１４２ａに蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持膜１４２ａをゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持膜１４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１０９】
さらに、電荷保持部１６２は、ゲート絶縁膜１１４の表面と略平行な電荷保持膜１４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶装置を得ることができる。
【０１１０】
なお、電荷保持膜１４２ａの膜厚を制御すると共に、電荷保持膜１４２ａ下の絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、電荷保持膜１４２ａ下の絶縁膜の最小膜厚値から、電荷保持膜１４２ａ下の絶縁膜の最大膜厚値と電荷保持膜１４２ａの最大膜厚値との和までの間に制御することができる。これにより、電荷保持膜１４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０１１１】
（第３実施の形態）
この実施の形態は、電荷保持部１６２の電荷保持膜１４２が、図１４に示すように、略均一な膜厚を有し、ゲート絶縁膜１１４の表面と略平行をなす第１部１８１と、ゲート電極１１７側面と略平行をなす第２部１８２とを有している。
【０１１２】
ゲート電極１１７に正電圧が印加された場合には、電荷保持部１６２中での電気力線は、矢印１８３で示すように、シリコン窒化膜１４２を、上記第１部１８１と第２部１８２とで２回通過する。なお、ゲート電極１１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜１４２の比誘電率は約６であり、シリコン酸化膜１４１、１４３の比誘電率は約４である。したがって、電荷保持膜１４２が第１部１８１のみを有する場合よりも、電気力線１８３方向における電荷保持部１６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域１７１における電界を強くするために使われることになる。
【０１１３】
書換え動作時に電荷がシリコン窒化膜１４２に注入されるのは、発生した電荷がオフセット領域１７１における電界により引き込まれるためである。したがって、電荷保持膜１４２が第２部１８２を含むことにより、書換え動作時に電荷保持部１６２に注入される電荷が増加し、書換え速度が増大する。
【０１１４】
なお、シリコン酸化膜１４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜１１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１１５】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１１６】
さらに、電荷保持部は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１１７】
また、電荷保持部は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、半導体記憶装置の信頼性を向上させることができる。
【０１１８】
さらに、第２実施の形態と同様に、電荷保持膜１４２の下側の絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持膜１４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１１９】
（第４実施の形態）
この実施の形態は、ゲート電極、電荷保持部及びソース／ドレイン領域間距離の最適化に関する。
【０１２０】
図１５に示すように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方の電荷保持部１６１の端から他方の電荷保持部１６２の端までの距離、つまり、チャネル長方向の切断面における一方の電荷保持部１６１内の電荷を保持する機能を有する膜１４２の端（ゲート電極１１７から離れている側）から他方の電荷保持部１６２内の電荷を保持する機能を有する膜１４２の端（ゲート電極１１７から離れている側）までの距離を示す。
【０１２１】
まず、Ｂ＜Ｃであることが好ましい。チャネル領域のうちゲート電極１１７下の部分とソース／ドレイン領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃにより、電荷保持部１６１、１６２（シリコン窒化膜１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１２２】
また、ゲート電極１１７とソース／ドレイン領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極１１７に電圧を印加したときのオフセット領域の反転のしやすさが電荷保持部１６１，１６２に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン領域１１２、１１３の不純物濃度が十分に薄ければ、電荷保持部１６１、１６２（シリコン窒化膜１４２）においてメモリ効果が発現し得る。したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１２３】
（第５実施の形態）
この実施の形態の半導体記憶装置は、図１６に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１２４】
この半導体記憶装置は、半導体基板１８６上に埋め込み酸化膜１８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散層領域１１２、１１３が形成され、それ以外の領域はボディ領域１８７となっている。
【０１２５】
この半導体記憶装置によっても、実施の形態３の半導体記憶装置と同様の作用効果を奏する。さらに、拡散層領域１１２、１１３とボディ領域１８２との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１２６】
（第６実施の形態）
この実施の形態の半導体記憶装置は、図１７に示すように、第２実施の形態において、Ｎ型のソース／ドレイン領域１１２、１１３のチャネル側に隣接して、Ｐ型高濃度領域１９１を追加した以外は、実質的に同様の構成を有する。
【０１２７】
すなわち、Ｐ型高濃度領域１９１におけるＰ型の不純物（例えばボロン）濃度が、領域１９２におけるＰ型の不純物濃度よりも高い。このＰ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１２８】
このように、Ｐ型高濃度領域１９１を設けることにより、拡散層領域１１２、１１３と半導体基板１１１との接合が、電荷保持部１６１、１６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶装置を得ることができる。
【０１２９】
また、図１７において、ソース／ドレイン領域近傍であって電荷保持部１６１，１６２の下側の位置（すなわち、ゲート電極の直下ではない位置）に、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極１１７の直下にある場合に比べて著しく大きい。電荷保持部１６１，１６２に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、電荷保持部に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極１１７下のチャネル領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１を、電荷保持部１６１，１６２の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込時と消去時での閾値の差）を著しく増大させることができる。
【０１３０】
（第７実施の形態）
この実施の形態の半導体記憶装置は、図１８に示すように、第２実施の形態において、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜１４１の厚さＴ１が、ゲート絶縁膜１１４の厚さＴ２よりも薄いこと以外は、実質的に同様の構成を有する。
【０１３１】
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜１４１の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１３２】
本実施の形態の半導体記憶装置において、上述のような絶縁膜の厚さＴ１に対する設計の自由度が高いのは以下の理由による。本実施の形態の半導体記憶装置においては、電荷保持膜１４２とチャネル領域又はウェル領域とを隔てる絶縁膜１４１は、ゲート電極１１７とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜１４２とチャネル領域又はウェル領域とを隔てる絶縁膜１４１には、ゲート電極１１７とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極１１７から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜１１４に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害されるのである。以上より明らかなように、本実施の形態のメモリ素子において電荷保持膜１４２とチャネル領域又はウェル領域とを隔てる絶縁膜１４１が、ゲート電極１１７とチャネル領域又はウェル領域とに挟まれていないことが、Ｔ１の自由度を高くする本質的な理由となっている。
【０１３３】
上記絶縁膜の厚みＴ１を薄くすることにより、電荷保持部１６１，１６２への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜１４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１３４】
ところで、電荷保持部中での電気力線は、図１４の矢印１８４で示すように、シリコン窒化膜１４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。絶縁膜１４１の厚みＴ１を薄くすることにより、シリコン窒化膜１４２が図１４の下側に移動し、矢印１８４で示す電気力線がシリコン窒化膜１４２を通過するようになる。それゆえ、電気力線１８４に沿った電荷保持部中の実効的な比誘電率が大きくなり、電気力線１８４の両端での電位差をより小さくすることができる。したがって、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１３５】
以上より明らかなように、チャネル領域又はウェル領域とを隔てる絶縁膜１４１の厚さＴ１と、ゲート絶縁膜１１４の厚さＴ２とについて、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０１３６】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１３７】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバーＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、ゲート酸化膜を薄膜化することができない。前記液晶ドライバーＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できている。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１３８】
（第８実施の形態）
この実施の形態の半導体記憶装置は、図１９に示すように、第２実施の形態において、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜１４１の厚さＴ１が、ゲート絶縁膜１１４の厚さＴ２よりも厚いこと以外は、実質的に同様の構成を有する。
【０１３９】
ゲート絶縁膜１１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、上記電荷保持膜１４２下側の絶縁膜１４１の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜１１４の薄膜化が進行したとき）にゲート絶縁膜厚Ｔ２とは独立して、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜１４１の厚さを最適に設計できるため、電荷保持部がスケーリングの障害にならないという効果を奏する。
【０１４０】
本実施の形態の半導体記憶装置において、上述のように絶縁膜１４１の厚さＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜１４２とチャネル領域又はウェル領域とを隔てる絶縁膜１４１が、ゲート電極１１７とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜１１４に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になるのである。
【０１４１】
上記絶縁膜１４１の厚さＴ１を厚くすることにより、上記電荷保持部１４２に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１４２】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１４３】
なお、上記絶縁膜１４１の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１４４】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、前記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（International Technology Roadmap for Semiconductors：国際半導体技術ロードマップ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。本発明の半導体記憶装置では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。例えば、本発明では、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しない半導体記憶装置を実現した。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである。また、本発明の半導体記憶装置はゲート電極に対して、ソース・ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較しても更に微細化を容易にしている。
【０１４５】
以上のように、本実施形態の半導体記憶装置によれば、電荷保持部の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するだけである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリセルの実現が可能になるのである。
【０１４６】
（第９実施の形態）
この実施の形態は、本発明の半導体記憶装置において、書換えを行ったときの電気特性の変化に関する。
【０１４７】
図２０は、Ｎチャネル型メモリ素子の電荷保持部中の電荷量が、消去状態と書込み状態との異なる状態において、ゲート電圧Ｖｇ（Ｖ）の変化に対するドレイン電流Ｉｄ（Ａ）の変化を曲線で示した図であり、横軸がゲート電圧Ｖｇ（Ｖ）であり、縦軸がドレイン電流Ｉｄ（Ａ）である。図２０から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなっている。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、図２１で示すフラッシュメモリの場合と大きく異なる。図２１は、フラッシュメモリについて、図２０と同様に、消去状態と書込み状態とにおいて、ゲート電圧Ｖｇ（Ｖ）の変化に対するドレイン電流Ｉｄ（Ａ）の変化を曲線で示した図である。
【０１４８】
本実施の形態の半導体記憶装置における上記の特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。半導体記憶装置が書込み状態にあるときには、ゲート電極に正電圧を加えても電荷保持部下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。一方、半導体記憶装置が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。なおかつ、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１４９】
以上のことから明らかなように、本発明の半導体記憶装置は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１５０】
【発明の効果】
【０１５１】
【０１５２】
【０１５３】
【０１５４】
【０１５５】
以上より明らかなように、第１の発明によれば、一方のＮ型拡散層領域と、上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合には順方向電圧が印加されるため、上記半導体基板中に電子が注入される。注入された電子は他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合において加速、散乱され、電子−正孔対を発生する。発生した正孔は、他方のＮ型拡散層領域の側に有る電荷保持部に選択的に注入される。上記過程は、他方のＮ型拡散層領域と上記半導体基板との電圧差が比較的低い場合にも起こるため、半導体記憶装置の動作電圧を低くすることが可能となる。したがって、半導体記憶装置の低消費電力化、素子劣化の抑制を実現することができる。
【０１５６】
また、第２の発明の半導体記憶装置は、第１の発明の半導体記憶装置において、メモリトランジスタの極性をＰチャネル型としたものである。したがって、第３の発明の半導体記憶装置と同様な作用効果を奏する。
【０１５７】
１実施の形態によれば、半導体記憶装置はいわゆるオフセットトランジスタ構造を有しており、大きなメモリ効果を得ることができる。一方、オフセット構造を有するがゆえに、上記ゲート電極の電位により、他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板とのＰＮ接合における正孔又は電子の発生が促進される効果が乏しくなる。しかしながら、一方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板とのＰＮ接合には順方向電圧が印加されているため、比較的低い電圧で他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板とのＰＮ接合において正孔又は電子が発生する。したがって、大きなメモリ効果を持ち、かつ、低電圧動作が可能な半導体記憶装置が提供される。
【０１５８】
また、１実施の形態によれば、他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合における正孔又は電子の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【０１５９】
また、１実施の形態によれば、他方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合における正孔又は電子の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【０１６０】
また、１実施の形態では、上記ゲート電極のゲート長は、０．０１５μｍ以上であって０．５μｍ以下であるから、他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板（Ｐ型又はＮ型ウェル領域、Ｐ型又はＮ型半導体膜）とのＰＮ接合において、十分に正孔又は電子が発生し、上記電荷保持部に注入することができる。また、メモリ動作の基本となるトランジスタ動作が確保される。
【０１６１】
また、１実施の形態によれば、上記電荷を蓄積する機能を有する第１の絶縁体はシリコン窒化膜であり、電荷（電子及び正孔）をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができる。また、第２及び第３の絶縁膜はシリコン酸化膜であるから、上記電荷保持部はいわゆるＯＮＯ(Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ)膜構造になっているので、電荷の注入効率が高くなり、書換え動作を高速化できる。
【０１６２】
また、１実施の形態によれば、電荷保持膜とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であるから、メモリの耐圧性能を低下させることなく書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、メモリ効果を増大することが可能となる。
【０１６３】
また、１実施の形態によれば、電荷保持膜とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であるから、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１６４】
また、１実施の形態では、上記電荷を蓄積する機能を有する第１の絶縁体からなる膜が、ゲート絶縁膜の表面と略平行な表面を有する部分を含むので、半導体記憶装置の保持特性の悪化を防ぎながら書換え速度を高速にすることができる。
【０１６５】
また、１実施の形態によれば、電荷保持部が、ゲート電極又はワード線と、ゲート電極又はワード線の側面と略平行に延びた電荷保持膜とを隔てる絶縁膜をさらに含むから、ゲート電極側面と略平行に延びた電荷保持膜とゲート電極との間での電荷の出入りを抑制することができる。したがって、半導体記憶装置の信頼性を高くすることができる。
【０１６６】
また、１実施の形態では、上記電荷保持部の少なくとも一部が上記拡散層領域の一部にオーバーラップするように形成されてなるから、半導体記憶装置の読出し電流を大きくし、読出し電流のばらつきを抑えることができるので、半導体記憶装置の読出し動作を高速にすることができる。
【図面の簡単な説明】
【図１】 本発明の第１実施の形態の半導体記憶装置の第１の例の要部の概略断面図である。
【図２】 本発明の第１実施の形態の半導体記憶装置の第２の例の要部の概略断面図である。
【図３】 本発明の第１実施の形態の半導体記憶装置の第３の例の要部の概略断面図である。
【図４】 本発明の半導体記憶装置の書込み動作を説明するための要部の概略断面図である。
【図５】 本発明の半導体記憶装置の第１の消去動作を説明するための要部の概略断面図である。
【図６】 本発明の半導体記憶装置の第２の消去動作を説明するための要部の概略断面図である。
【図７】 図６の切断面線Ａ−Ａ’における、電子に対するエネルギーダイヤグラムである。
【図８】 本発明の半導体記憶装置の第２の消去方法における、ゲート長が変化した時の消去能力の変化を示すグラフである。
【図９】 本発明の第２の実施の形態の半導体記憶装置の要部の概略断面図である。
【図１０】 図９の半導体記憶装置の要部の拡大概略断面図である。
【図１１】 図９の半導体記憶装置の変形例における要部の拡大概略断面図である。
【図１２】 本発明の第２の実施の形態の半導体記憶装置の電気特性を示すグラフである。
【図１３】 本発明の第２の実施の形態の半導体記憶装置の変形例における要部の概略断面図である。
【図１４】 本発明の第３の実施の形態の半導体記憶装置の要部の概略断面図である。
【図１５】 本発明の第４の実施の形態の半導体記憶装置の要部の概略断面図である。
【図１６】 本発明の第５の実施の形態の半導体記憶装置の要部の概略断面図である。
【図１７】 本発明の第６の実施の形態の半導体記憶装置の要部の概略断面図である。
【図１８】 本発明の第７の実施の形態の半導体記憶装置の要部の概略断面図である。
【図１９】 本発明の第８の実施の形態の半導体記憶装置の要部の概略断面図である。
【図２０】 本発明の第９の実施の形態の半導体記憶装置の電気特性を示すグラフである。
【図２１】 従来のフラッシュメモリの電気特性を示すグラフである。
【図２２】 従来の半導体記憶装置を示す要部の概略断面図である。
【符号の説明】
１１・・・半導体基板
１２・・・ゲート絶縁膜
１３・・・ゲート電極
１４、１６・・・シリコン酸化膜
１５、２１・・・シリコン窒化膜
１７、１８・・・ソース／ドレイン領域
２２・・・導電体膜
３１・・・反転層
４１・・・ゲート電極が形成された領域
４２・・・オフセット領域
５１，５２，５３・・・電子
５４・・・正孔
６１、６２・・・電荷保持部
Claims (6)
- Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜と、
上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された単一のゲート電極と、
上記単一のゲート電極側壁の両側に形成された２つの電荷保持部と、
上記単一のゲート電極下に配置されたチャネル領域と、
上記チャネル領域の両側に配置されたＮ型拡散層領域とを備え、
上記電荷保持部は、上記電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなり、
上記他方のＮ型拡散層領域を基準電圧とし、
上記一方のＮ型拡散層領域を基準電圧より高い電圧とし、
上記ゲート電極を基準電圧より低い電圧とし、
上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜を基準電圧より高い電圧とすることにより、正孔を一方のＮ型拡散層領域側に存する電荷保持部に注入することを特徴とする半導体記憶装置。 - Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜と、
上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成された単一のゲート電極と、
上記単一のゲート電極側壁の両側に形成された２つの電荷保持部と、
上記単一のゲート電極下に配置されたチャネル領域と、
上記チャネル領域の両側に配置されたＰ型拡散層領域とを備え、
上記電荷保持部は、上記電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の上記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されてなり、
上記他方のＰ型拡散層領域を基準電圧とし、
上記一方のＰ型拡散層領域を基準電圧より低い電圧とし、
上記ゲート電極を基準電圧より高い電圧とし、
上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜を基準電圧より低い電圧とすることにより、電子を一方のＰ型拡散層領域側に存する電荷保持部に注入することを特徴とする半導体記憶装置。 - 請求項１又は請求項２に記載の半導体記憶装置において、
上記Ｎ型又はＰ型拡散層領域は、上記ゲート絶縁膜を介して上記ゲート電極とオーバーラップ領域を持たないオフセット構造を有していることを特徴とする半導体記憶装置。 - 請求項１に記載の半導体記憶装置において、
他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴とする半導体記憶装置。 - 請求項２に記載の半導体記憶装置において、
他方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴とする半導体記憶装置。 - 請求項１又は請求項２に記載の半導体記憶装置において、
上記ゲート電極のゲート長は、０．０１５μｍ以上であって０．５μｍ以下であることを特徴とする半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003035280A JP4370104B2 (ja) | 2002-03-05 | 2003-02-13 | 半導体記憶装置 |
| US10/506,322 US7187588B2 (en) | 2002-03-05 | 2003-03-03 | Semiconductor storage |
| MYPI20030737A MY135374A (en) | 2002-03-05 | 2003-03-03 | Semiconductor storage |
| PCT/JP2003/002420 WO2003075358A1 (fr) | 2002-03-05 | 2003-03-03 | Memoire a semi-conducteurs |
| AU2003211425A AU2003211425A1 (en) | 2002-03-05 | 2003-03-03 | Semiconductor storage |
| TW092104662A TWI246770B (en) | 2002-03-05 | 2003-03-05 | Semiconductor memory device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002058142 | 2002-03-05 | ||
| JP2003035280A JP4370104B2 (ja) | 2002-03-05 | 2003-02-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004047936A JP2004047936A (ja) | 2004-02-12 |
| JP4370104B2 true JP4370104B2 (ja) | 2009-11-25 |
Family
ID=27790957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003035280A Expired - Fee Related JP4370104B2 (ja) | 2002-03-05 | 2003-02-13 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7187588B2 (ja) |
| JP (1) | JP4370104B2 (ja) |
| AU (1) | AU2003211425A1 (ja) |
| MY (1) | MY135374A (ja) |
| TW (1) | TWI246770B (ja) |
| WO (1) | WO2003075358A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7989382B2 (en) | 2001-11-01 | 2011-08-02 | Idemitsu Kosan Co., Ltd. | Solid catalyst component for olefin polymerization, catalyst for olefin polymerization and process for producing olefin polymer |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100720899B1 (ko) | 2001-11-21 | 2007-05-25 | 샤프 가부시키가이샤 | 반도체 기억장치, 그 동작방법, 및 휴대전자기기 |
| JP2004297028A (ja) | 2003-02-04 | 2004-10-21 | Sharp Corp | 半導体記憶装置 |
| JP2004247436A (ja) | 2003-02-12 | 2004-09-02 | Sharp Corp | 半導体記憶装置、表示装置及び携帯電子機器 |
| JP2004342889A (ja) | 2003-05-16 | 2004-12-02 | Sharp Corp | 半導体記憶装置、半導体装置、半導体記憶装置の製造方法、および携帯電子機器 |
| JP2004349308A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置 |
| JP2004348818A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置の書込制御方法及びシステム並びに携帯電子機器 |
| JP2004348817A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、そのページバッファリソース割当方法及び回路、コンピュータシステム並びに携帯電子機器 |
| JP4480955B2 (ja) | 2003-05-20 | 2010-06-16 | シャープ株式会社 | 半導体記憶装置 |
| JP2004348815A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置のドライバ回路及び携帯電子機器 |
| JP2004349341A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶素子、半導体装置およびそれらの製造方法、携帯電子機器並びにｉｃカード |
| JP2004349355A (ja) | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、その冗長回路及び携帯電子機器 |
| US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
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| WO2006095890A1 (ja) * | 2005-03-07 | 2006-09-14 | Nec Corporation | 半導体装置およびその製造方法 |
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| US6400610B1 (en) * | 2000-07-05 | 2002-06-04 | Motorola, Inc. | Memory device including isolated storage elements that utilize hole conduction and method therefor |
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| JP2004247436A (ja) | 2003-02-12 | 2004-09-02 | Sharp Corp | 半導体記憶装置、表示装置及び携帯電子機器 |
-
2003
- 2003-02-13 JP JP2003035280A patent/JP4370104B2/ja not_active Expired - Fee Related
- 2003-03-03 AU AU2003211425A patent/AU2003211425A1/en not_active Abandoned
- 2003-03-03 MY MYPI20030737A patent/MY135374A/en unknown
- 2003-03-03 WO PCT/JP2003/002420 patent/WO2003075358A1/ja not_active Ceased
- 2003-03-03 US US10/506,322 patent/US7187588B2/en not_active Expired - Fee Related
- 2003-03-05 TW TW092104662A patent/TWI246770B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7989382B2 (en) | 2001-11-01 | 2011-08-02 | Idemitsu Kosan Co., Ltd. | Solid catalyst component for olefin polymerization, catalyst for olefin polymerization and process for producing olefin polymer |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200402872A (en) | 2004-02-16 |
| US7187588B2 (en) | 2007-03-06 |
| US20050226044A1 (en) | 2005-10-13 |
| JP2004047936A (ja) | 2004-02-12 |
| MY135374A (en) | 2008-04-30 |
| TWI246770B (en) | 2006-01-01 |
| WO2003075358A1 (fr) | 2003-09-12 |
| AU2003211425A1 (en) | 2003-09-16 |
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| JP2006190868A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050810 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090623 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090831 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130904 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |