JP4480955B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関する。より詳細には、電荷量の変化を電流量に変換する機能を有する電界効果トランジスタからなる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、不揮発性メモリの１形態として、サイファン・セミコンダクターズ・リミテッド社が開発したメモリがある（特開２００１−１５６１８９号公報）。上記従来技術のメモリの構造と、消去動作原理を以下で説明する。
【０００３】
このメモリは、図８に示したように、Ｐ型ウェル領域９０１上にゲート絶縁膜を介して形成されたゲート電極９０９、Ｐ型ウェル領域９０１表面に形成された第１のＮ型拡散層領域９０２及び第２のＮ型拡散層領域９０３から構成される。ゲート絶縁膜は、シリコン酸化膜９０４、９０５の間にシリコン窒化膜９０６が挟まれた、いわゆるＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜からなる。シリコン窒化膜９０６中には、第１及び第２のＮ型拡散層領域９０２、９０３の端部付近に、それぞれ第１の電荷保持部９０７、第２の電荷保持部９０８が形成されている。
【０００４】
これらの電荷保持部９０７、９０８のそれぞれの個所での電荷の多寡をトランジスタのドレイン電流として読み出すことができる。
【０００５】
次に、このメモリにおける消去動作方法を説明する。ここで、消去とは、電荷保持部９０７，９０８に蓄積された電子を減少させることを指すこととする。特開２００１−１５６１８９号公報では、第２の電荷保持部９０８に蓄積された電子を減少させるために、ドレイン電極（第２のＮ型拡散層領域９０３）に正電圧Ｖｄを、ゲート電極９０９に負電圧Ｖｇを印加する方法が開示されている。Ｐ型ウェル領域９０１と第２のＮ型拡散層領域９０３とのＰＮ接合では、大きな逆方向バイアスがかかり、バンド間トンネルによりホール（正孔）が発生し、負電圧が印加されたゲート電極方向に引き込まれる。これにより、第２の記憶保持部９０８に正孔が注入される。第２の記憶保持部９０８に注入された正孔は、蓄積されていた電子と再結合し、実質的に蓄積された電子を減少させる。これにより、２つある電荷保持部の特定の側を消去することができる。
【０００６】
【特許文献１】
特開２００１−１５６１８９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来技術のメモリでは、電荷保持部からドレイン電極へ電子を引き抜くために大きな電圧が必要であるという問題があった。
【０００８】
例えば、第２の電荷保持部９０８を消去する場合を考える。上記説明から明らかなように、消去動作を行うためにはＰ型ウェル領域９０１と第２のＮ型拡散層領域９０３とのＰＮ接合でバンド間トンネルを起こさなければならない。バンド間トンネルを起こすためには、ＰＮ接合部のポテンシャルが十分急峻でなければならない。そのため、上記ＰＮ接合では大きな逆バイアスを印加しなければならなかった。したがって、上記従来技術のメモリセルの書換えには大きな電圧を必要とした。
【０００９】
本発明は上記課題に鑑みなされたものであり、電界効果トランジスタ型の不揮発性メモリにおいて、低い電圧で書換え動作が可能な半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、第１の発明の半導体記憶装置は、
Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜の表面に、２つのＮ型拡散層領域とゲート電極と電荷保持部とを備えた電界効果トランジスタが形成され、
一方のＮ型拡散層領域を基準電圧とし、
他方のＮ型拡散層領域を基準電圧より高い電圧とし、
上記ゲート電極を基準電圧より低い電圧とし、
上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜を基準電圧より高い電圧とすることにより、正孔を上記電荷保持部に注入することを特徴としている。
【００１１】
上記構成によれば、上記電界効果トランジスタの電荷保持部に正孔を注入する際に、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に順方向電圧を印加している。したがって、上記順方向電圧を印加しない場合に比べて、上記電荷保持部に正孔を注入するために要する電圧を低くすることができる。それゆえ、半導体記憶装置の動作電圧を低くすることが可能となる。したがって、半導体記憶装置の劣化を抑制し、低消費電力化することができる。
【００１２】
また、第２の発明の半導体記憶装置は、
Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜の表面に、２つのＰ型拡散層領域とゲート電極と電荷保持部とを備えた電界効果トランジスタが形成され、
一方のＰ型拡散層領域を基準電圧とし、
他方のＰ型拡散層領域を基準電圧より低い電圧とし、
上記ゲート電極を基準電圧より高い電圧とし、
上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜を基準電圧より低い電圧とすることにより、電子を上記電荷保持部に注入することを特徴としている。
【００１３】
上記第２の発明の半導体記憶装置は、第１の発明の半導体記憶装置において、上記電界効果トランジスタの極性をＰチャネル型としたものである。したがって、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００１４】
１実施の形態では、
一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴としている。
【００１５】
上記実施の形態によれば、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合における正孔の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【００１６】
また、１実施の形態では、
一方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴としている。
【００１７】
上記実施の形態によれば、一方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合における電子の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【００１８】
また、１実施の形態では、
上記ゲート電極のゲート長は、０．０１５μｍ以上であって０．５μｍ以下であることを特徴としている。
【００１９】
上記実施の形態によれば、他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板（Ｐ型又はＮ型ウェル領域、Ｐ型又はＮ型半導体膜）とのＰＮ接合において、十分に正孔又は電子が発生し、上記電荷保持部に注入することができる。また、メモリ動作の基本となるトランジスタ動作が確保される。
【００２０】
また、１実施の形態では、
上記電界効果トランジスタは、上記Ｎ型又はＰ型拡散層領域端近傍に上記電荷保持部を２つ備えることを特徴としている。
【００２１】
上記実施の形態によれば、各端子に適切な電圧を与えて書換え及び読出し動作を行うことにより、特定の側の電荷保持部に蓄積された電荷量を変化させ、かつ該電荷量を検出することができる。すなわち、１つの電界トランジスタで２ビット動作が可能となる。したがって、ビット当りの占有面積を減少して高集積な半導体記憶装置が提供される。
【００２２】
また、１実施の形態では、
上記電界効果トランジスタのゲート絶縁膜は、
上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜、Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜のいずれかに接する第１の絶縁膜と、
上記ゲート電極に接する第２の絶縁膜と、
上記第１の絶縁膜及び第２の絶縁膜に挟まれた、電荷を捕獲する機能を有する電荷捕獲膜とからなり、
上記電荷保持部は上記電荷捕獲膜内に設けられたことを特徴としている。
【００２３】
上記実施の形態によれば、上記ゲート絶縁膜は電荷を捕獲する機能を有する電荷捕獲膜が、絶縁膜で挟まれた積層構造になっている。したがって、電荷捕獲膜が蓄積する電荷が外部に散逸するのを防止し、半導体記憶装置の保持時間を長くすることができる。また、上記電荷保持部は上記電荷捕獲膜内に設けられているおり、上記電荷捕獲膜は絶縁膜を介してゲート電極と半導体基板とに挟まれているので、ゲート電極に印加された電圧により十分強い電界がかかる。そのため、正孔又は電子が該電界に引き込まれて効率よく上記電荷保持部に注入される。したがって、半導体記憶装置の動作速度を上げることができる。
【００２４】
また、１実施の形態では、
上記第１及び第２の絶縁膜はシリコン酸化膜であることを特徴としている。
【００２５】
上記実施の形態によれば、上記電荷捕獲膜を挟む第１及び第２の絶縁膜は、電荷に対するポテンシャル障壁が高く、欠陥準位が少ないシリコン酸化膜からなるので、膜厚が薄くても電荷捕獲膜に蓄積された電荷が外部に散逸するのを防ぐことができる。したがって、半導体記憶装置のゲート絶縁膜を薄くして短チャネル効果を抑え、より微細化することが可能になる。
【００２６】
また、１実施の形態では、
上記第１及び第２の絶縁膜の厚さは、いずれも５ｎｍ〜１０ｎｍであることを特徴としている。
【００２７】
上記実施の形態によれば、シリコン酸化膜からなる上記第１及び第２の絶縁膜の厚さは、いずれも５ｎｍ〜１０ｎｍであるから、半導体記憶装置の保持特性を良好に保ちつつ、かつ、高速な動作速度を維持することができる。
【００２８】
また、１実施の形態では、
上記電荷捕獲膜はシリコン窒化膜であることを特徴としている。
【００２９】
上記実施の形態によれば、上記電荷捕獲膜は、電荷をトラップする準位を高密度に有するシリコン窒化膜からなる。したがって、半導体記憶装置のメモリ効果を大きくすることができる。
【００３０】
また、１実施の形態では、
上記電荷捕獲膜の厚さは２ｎｍ〜１０ｎｍであることを特徴としている。
【００３１】
上記実施の形態によれば、シリコン窒化膜からなる上記電荷捕獲膜の厚さが２ｎｍ〜１０ｎｍであるので、素子ごとのばらつきを抑え、書換え可能回数を多くすることができる。
【００３２】
また、１実施の形態では、
上記電荷捕獲膜は、シリコン微粒子を内包したシリコン酸化膜であることを特徴としている。
【００３３】
上記実施の形態によっても、上記電荷捕獲膜は、シリコン微粒子を内包したシリコン酸化膜からなるため、上記シリコン微粒子に電荷を蓄積してメモリ効果を発現することができる。
【００３４】
また、１実施の形態では、
上記電荷捕獲膜は、不純物を注入したシリコン酸化膜であることを特徴としている。
【００３５】
上記実施の形態によっても、上記電荷捕獲膜は、不純物を注入したシリコン酸化膜からなるため、上記シリコン微粒子に電荷を蓄積してメモリ効果を発現することができる。
【００３６】
また、１実施の形態では、
上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜のいずれかの内部であって、上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜のいずれかと上記Ｎ型拡散層との接合近傍であって、上記ゲート電極下である領域に、高濃度不純物領域が形成されており、
上記高濃度不純物領域におけるＰ型不純物濃度は、上記高濃度不純物領域の周囲の上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜におけるＰ型不純物濃度よりも高いことを特徴としている。
【００３７】
上記実施の形態によれば、上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜のいずれかと上記Ｎ型拡散層とのＰＮ接合部のポテンシャル勾配が急峻になるため、高エネルギー正孔の生成が助長され、書換え動作時の電荷注入効率が高くなる。したがって、半導体記憶装置の書換え速度を早くすることができる。更には、半導体記憶装置の短チャネル効果を抑制し、より微細化することが可能となる。
【００３８】
また、１実施の形態では、
上記Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜のいずれかの内部であって、上記Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜のいずれかと上記Ｐ型拡散層との接合近傍であって、上記ゲート電極下である領域に、高濃度不純物領域が形成されており、
上記高濃度不純物領域におけるＮ型不純物濃度は、上記高濃度不純物領域の周囲の上記Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜におけるＮ型不純物濃度よりも高いことを特徴としている。
【００３９】
上記実施の形態によれば、上記Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜のいずれかと上記Ｐ型拡散層とのＰＮ接合部が急峻になるため、高エネルギー電子の生成が助長され、書換え動作時の電荷注入効率が高くなる。したがって、半導体記憶装置の書換え速度を早くすることができる。更には、半導体記憶装置の短チャネル効果を抑制し、より微細化することが可能となる。
【００４０】
また、第３の発明の半導体記憶装置は、
Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜の表面に、２つのＮ型拡散層領域とゲート電極と電荷保持部とを備えた電界効果トランジスタが形成され、
上記電界効果トランジスタのゲート絶縁膜は、
上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜のいずれかに接する第１の絶縁膜と、
上記ゲート電極に接する第２の絶縁膜と、
上記第１の絶縁膜及び第２の絶縁膜に挟まれた電荷捕獲膜とからなり、
上記電荷保持部は上記電荷捕獲膜内であって、上記Ｎ型拡散層領域端近傍のそれぞれに２つ設けられ、
一方のＮ型拡散層領域を基準電圧とし、
他方のＮ型拡散層領域を基準電圧より高い電圧とし、
上記ゲート電極を基準電圧より低い電圧とし、
上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜を基準電圧より高い電圧とすることにより、正孔を他方のＮ型拡散層領域端近傍に存する上記電荷保持部に注入し、
一方のＮ型拡散層領域を基準電圧とし、
他方のＮ型拡散層領域を基準電圧より高い電圧とし、
上記ゲート電極を基準電圧より高い電圧とすることにより、電子を他方のＮ型拡散層領域端近傍に存する上記電荷保持部に注入することを特徴としている。
【００４１】
上記構成によれば、上記電荷保持部は、上記電荷捕獲膜内であって、上記Ｎ型拡散層領域端近傍のそれぞれに２つ設けられている。そして、上記電界効果トランジスタの電荷保持部に正孔を注入する際に、上記各ノードに上記のような条件で電圧を印加しているので、上記電荷保持部の特定の側を一方向に書換えることができる。更には、上記電界効果トランジスタの電荷保持部に電子を注入する際に、上記各ノードに上記のような条件で電圧を印加しているので、上記特定の側の電荷保持部を上記一方向とは逆方向に書換えることができる。それゆえ、２つの電荷保持部のそれぞれについて独立に両方向の書換えが可能となる。すなわち、半導体記憶装置を２ビット書換え動作させることが可能となる。
【００４２】
また、上記一方向に書換える際に、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に順方向電圧を印加している。したがって、上記順方向電圧を印加しない場合に比べて、上記電荷保持部に正孔を注入するために要する電圧を低くすることができる。それゆえ、半導体記憶装置の動作電圧を低くすることが可能となる。したがって、半導体記憶装置の劣化を抑制し、低消費電力化することができる。
【００４３】
１実施の形態では、
他方のＮ型拡散層領域を基準電圧とし、
一方のＮ型拡散層領域を基準電圧より高い電圧とし、
上記ゲート電極を基準電圧より高い電圧とすることにより、他方のＮ型拡散層領域端の近傍に存する電荷保持部における電荷の多寡を読出すことを特徴としている。
【００４４】
上記実施の形態によれば、読出し時において、他方のＮ型拡散層領域から一方のＮ型拡散層領域に電子を移動させている。すなわち、他方のＮ型拡散層領域をソースとし、一方のＮ型拡散層領域をドレインとしている。そのため、一方のＮ型拡散層領域端の近傍に存する電荷保持部の記憶情報に影響されることなく、他方のＮ型拡散層領域端の近傍に存する電荷保持部の記憶情報を検知することができる。すなわち、半導体記憶装置を２ビット読出し動作させることが可能となる。
【００４５】
また、第４の発明の半導体記憶装置は、
Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜の表面に、２つのＰ型拡散層領域とゲート電極と電荷保持部とを備えた電界効果トランジスタが形成され、
上記電界効果トランジスタのゲート絶縁膜は、
上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜のいずれかに接する第１の絶縁膜と、
上記ゲート電極に接する第２の絶縁膜と、
上記第１の絶縁膜及び第２の絶縁膜に挟まれた電荷捕獲膜とからなり、
上記電荷保持部は上記電荷捕獲膜内であって、上記Ｐ型拡散層領域端近傍のそれぞれに２つ設けられ、
一方のＰ型拡散層領域を基準電圧とし、
他方のＰ型拡散層領域を基準電圧より低い電圧とし、
上記ゲート電極を基準電圧より高い電圧とし、
上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜を基準電圧より低い電圧とすることにより、電子を他方のＰ型拡散層領域端近傍に存する上記電荷保持部に注入し、
一方のＰ型拡散層領域を基準電圧とし、
他方のＰ型拡散層領域を基準電圧より低い電圧とし、
上記ゲート電極を基準電圧より低い電圧とすることにより、正孔を他方のＰ型拡散層領域端近傍に存する上記電荷保持部に注入することを特徴としている。
【００４６】
上記第４の発明の半導体記憶装置は、第３の発明の半導体記憶装置において、上記電界効果トランジスタの極性をＰチャネル型としたものである。したがって、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００４７】
１実施の形態では、
他方のＰ型拡散層領域を基準電圧とし、
一方のＰ型拡散層領域を基準電圧より低い電圧とし、
上記ゲート電極を基準電圧より低い電圧とすることにより、他方のＰ型拡散層領域端の近傍に存する電荷保持部における電荷の多寡を読出すことを特徴としている。
【００４８】
上記実施の形態によれば、読出し時において、他方のＰ型拡散層領域から一方のＰ型拡散層領域に電子を移動させている。すなわち、他方のＰ型拡散層領域をソースとし、一方のＰ型拡散層領域をドレインとしている。そのため、一方のＰ型拡散層領域端の近傍に存する電荷保持部の記憶情報に影響されることなく、他方のＰ型拡散層領域端の近傍に存する電荷保持部の記憶情報を検知することができる。すなわち、半導体記憶装置を２ビット読出し動作させることが可能となる。
【００４９】
【発明の実施の形態】
本発明の半導体記憶装置は、半導体基板上に２つの拡散層領域とゲート電極とを有し、電荷保持部に蓄積された電荷の多寡を記憶情報とする電界効果トランジスタ型のメモリ素子において、上記電荷保持部に蓄積された電荷量を変化させる際に一方の拡散層領域と上記半導体基板とのＰＮ接合に順方向電圧を印加することを特徴とするものである。
【００５０】
本発明の半導体記憶装置は、半導体基板上、好ましくは半導体基板内に形成されたＮ導電型又はＰ導電型のウェル領域上に形成されることが好ましい。
【００５１】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体による基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用いることができる。なかでもシリコン基板又は表面半導体層としてシリコン層が形成されたＳＯＩ基板が好ましい。この半導体基板上には、素子分離領域が形成されていることが好ましく、更にトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００５２】
ゲート絶縁膜は、以下の実施の形態で述べるように、電荷保持部としての機能を併せ持っていてもよい。この場合ゲート絶縁膜は、例えば、ポリシリコン膜をシリコン酸化膜が挟む構造や、シリコン窒化膜をシリコン酸化膜が挟む構造や、酸化アルミニウム膜をシリコン酸化膜が挟む構造とすることができる。また、ゲート絶縁膜と電荷保持部の機能を分離して、電荷保持部をゲート絶縁膜とは別に設けてもよい。この場合、電荷保持部は、例えば、ゲートサイドウォールスペーサーに内包することができる。ゲート絶縁膜と電荷保持部の機能を分離した場合のゲート絶縁膜としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。
【００５３】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状で形成されている。ゲート電極は、特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。
【００５４】
ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散層領域として、ゲート電極の両側にそれぞれに配置されている。ソース／ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度の勾配が急峻であることが好ましい。不純物濃度の勾配が急峻であることにより接合のポテンシャル勾配も急峻になるため、ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００５５】
本発明の半導体記憶装置は、ゲート絶縁膜上に形成されたゲート電極、ソース・ドレイン領域（第１の拡散層領域及び第２の拡散層領域）、及び半導体基板を４個の端子として、この４個の端子のそれぞれに所定の電位を与えることにより、書込み、消去、読出しの各動作を行う。なお、本発明の半導体記憶装置はＮチャネル型（ソース・ドレイン領域がＮ導電型を有する）であってもよいし、Ｐチャネル型（ソース・ドレイン領域がＰ導電型を有する）であってもよい。
【００５６】
ここで、半導体記憶装置がＮチャネル型であるとき、電荷保持部に正孔を注入する（すなわち、電荷保持部に蓄積された電子を減ずる）動作を、消去動作と呼ぶことにする。半導体記憶装置がＰチャネル型であるときは、電荷保持部に電子を注入する（すなわち、電荷保持部に蓄積された正孔を減ずる）動作が消去動作となる。また、半導体記憶装置がＮチャネル型であるとき、電荷保持部に電子を注入する（すなわち、電荷保持部に蓄積された電子を増加させる）動作を、書込み動作と呼ぶことにする。以下の説明では、半導体記憶装置がＮチャネル型であるときを説明する。半導体記憶装置がＰチャネル型であるときは、電子と正孔の役割が入れ替わり、印加する電圧の符号を反対にすればよい。
【００５７】
本発明の半導体記憶装置（Ｎチャネル型）の消去動作は、一方のＮ型拡散層領域を基準電圧とし、他方のＮ型拡散層領域を基準電圧より高い電圧とし、ゲート電極を基準電圧より低い電圧とし、Ｐ型半導体基板（半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜でもよい）を基準電圧より高い電圧とすることにより、正孔を電荷保持部に注入することにより行う。言い換えれば、Ｐ型半導体基板（半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜でもよい）を基準電圧とし、一方のＮ型拡散層領域を基準電圧より低い電圧とし、他方のＮ型拡散層領域を基準電圧より高い電圧とし、ゲート電極を基準電圧より低い電圧とすると表現することもできる。従来技術の消去方法とは、一方のＮ型拡散層領域とＰ型半導体基板とのＰＮ接合に順方向電圧が印加されているという点が大きく異なる。具体的な動作原理及び動作電圧の例は、後述する。上記消去動作によれば、消去動作に要する電圧を小さくすることが可能であり、半導体記憶装置の劣化を抑制し、低消費電力化することが可能となる。
【００５８】
本発明の半導体記憶装置は、概ね通常の電界効果トランジスタ形成プロセスによって形成することができる。例えば、半導体記憶装置の電荷保持部がゲートサイドウォールスペーサーに内包される構造を有する場合は、ゲート電極の側壁に電荷保持機能を有するサイドウォールスペーサを形成する他は、通常の電界効果トランジスタを形成するプロセスと同じでよい。
【００５９】
本発明の半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【００６０】
以下に、本発明の半導体記憶装置について、図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態の半導体記憶装置を構成するメモリ素子に関して、図１〜図４を用いて説明する。図１は、このメモリ素子の一例の概略断面図を示している。図２は、このメモリ素子の変形例の概略断面図を示している。図３は、このメモリ素子の消去時に印加する電圧を示している。図４は、消去原理を説明するものである。以下、メモリ素子がＮチャネル型の場合を説明する。メモリ素子がＰ型の場合は、メモリ素子各部の導電型を逆にし、電子と正孔の役割を逆にし、更に、動作方法においては各端子に印加する電圧の符号を逆にすればよい。
【００６１】
図１は、ゲート誘電体構造としてＯＮＯ（Oxide Nitride Oxide）三層構造を用いた、本発明の実施の形態１にかかるメモリ素子１の断面図である。Ｐ型の導電型を有する半導体基板１０１内には、Ｎ型の導電型を有する第１の拡散層領域１０２及び第２の拡散層領域１０３が形成されており、半導体基板１０１と２つの拡散層領域１０２、１０３との境界にはそれぞれＰＮ接合が形成されている。拡散層領域１０２、１０３の間にはチャネル領域が形成されており、チャネル領域上にはシリコン酸化膜１０４が形成されている。シリコン酸化膜１０４は、５ｎｍ〜１０ｎｍの厚さで形成されるのが好ましい。シリコン酸化膜１０４上には電荷捕獲膜１０６が形成されている。電荷捕獲膜１０６は、２ｎｍ〜１０ｎｍの厚さで形成されるのが好ましい。電荷捕獲膜１０６はまた、シリコン窒化膜又は酸化アルミニウム膜からなるのが好ましい。電荷捕獲膜１０６がシリコン窒化膜又は酸化アルミニウム膜からなる場合、シリコン窒化膜又は酸化アルミニウム膜は電荷を高密度にトラップするので、メモリ素子のメモリ効果を大きくすることができる。電荷捕獲膜１０６に注入された電荷は、この電荷捕獲膜１０６によって捕獲される。それゆえ電荷捕獲膜１０６は、記憶保持膜として機能する。電荷捕獲膜としては、シリコン窒化膜や酸化アルミニウム膜の他に、シリコン微粒子を内部に分散させたシリコン酸化膜、砒素などを不純物として注入したシリコン酸化膜を用いることができる。シリコン酸化膜１０４の厚さは５ｎｍ以上であることが好ましく、これにより電荷捕獲膜１０６に捕獲された電荷がシリコン酸化膜１０４をトンネルして散逸するのを防ぐことができる。したがって、本発明のメモリ素子は記憶情報の保持特性に優れている。このメモリ素子１は、２ビットの情報を記憶可能であり、電荷が蓄積される領域は、第１の記憶保持部１０７及び第２の記憶保持部１０８である。
【００６２】
電荷捕獲膜１０６上には、シリコン酸化膜１０５が形成されている。シリコン酸化膜１０５上にはゲート電極１０９が形成されている。シリコン酸化膜１０５は、電荷捕獲膜１０６とゲート電極１０９とを絶縁する機能を有している。シリコン酸化膜１０５は、５ｎｍ〜１０ｎｍの厚さで形成されるのが好ましい。これにより、電荷捕獲膜１０６に捕獲された電荷がシリコン酸化膜１０５をトンネルして散逸するのを防ぐことができる。ゲート電極１０９は、例えば、厚さ１５０ｎｍの他結晶シリコンで形成することができる。
【００６３】
電荷捕獲膜はシリコン窒化膜、酸化アルミニウム膜、不純物を含んだシリコン酸化膜以外にも、図２に示すメモリ素子２のように、シリコン微粒子２２１を内部に含んだシリコン酸化膜２２２を用いることができる。２０１はＰ型の導電型を有する半導体基板、２０２はＮ型の導電型を有する第１の拡散層領域、２０３はＮ型の導電型を有する第２の拡散層領域、２０４及び２０５はシリコン酸化膜、２０９はゲート電極である。このメモリ素子２も、メモリ素子１と同様に２ビットの情報を記憶可能であり、電荷が蓄積される領域は、第１の記憶保持部２０７及び第２の記憶保持部２０８である。
【００６４】
書込み動作
図１のメモリ素子１への書込みは、従来のフラッシュＥＥＰＲＯＭメモリ・セルへの書込みと同様の方法で行われる。即ち、第２の記憶保持部１０８に書込みを行う場合、ゲート電極１０９及び第２の拡散層領域１０３のそれぞれに正の電圧を印加する。具体的には、例えば、ゲート電極１０９には＋５Ｖを印加して、第２の拡散層領域１０３には＋７Ｖを印加する。すなわち、第１の拡散層領域１０２をソースとして、第２の拡散層領域１０３をドレイン領域とする。これにより、チャネル領域と第２の拡散層領域１０３との境界付近でホットエレクトロンが発生し、電荷捕獲膜１０６のうち第２の記憶保持部１０８に電子が捕獲される。ここで重要なのは、注入された電子は第２の記憶保持部１０８に局在するということである。それゆえ、閾値はチャネル領域全域にわたって一様に上昇するのではなく、第２の記憶保持部１０８の直下においてのみ上昇する。
【００６５】
第１の記憶保持部１０７に書込みを行う場合は、上記第２の記憶保持部１０８に書込みを行う場合において、第１の拡散層領域１０２と第２の拡散層領域１０３を入れ替えればよい。すなわち、第１の拡散層領域１０２と第２の拡散層領域とに印加する電圧を入れ替えればよい。上述のように、第１の記憶保持部１０７と第２の記憶保持部１０８に選択的に書込みを行うことができ、本発明のメモリ素子は２ビット書込みが可能となるのである。
【００６６】
読出し動作
図１のメモリ素子１に記憶された情報を読み出す場合は、書込み動作の場合とはソースとドレインとの役割を入れ替える。すなわち、第２の記憶保持部１０８に書込みを行う場合は、上述のように第１の拡散層領域１０２をソースとし、第２の拡散層領域１０３をドレイン領域としたが、第２の記憶保持部１０８の読出しを行う場合は、第１の拡散層領域１０２をドレインとし、第２の拡散層領域１０３をソースとする。具体的には、例えば、第１の拡散層領域１０２に＋２Ｖを、ゲート電極１０９に＋１Ｖを印加する。これにより、第２の記憶保持部１０８に電子が多く捕獲されている場合には閾値が上昇してドレイン電流が減少し、電子が少ない場合（又は正孔が多く蓄積されている場合）には閾値が低下してドレイン電流が増加する。なお、上記のような電圧条件においては、第１の記憶保持部の直下におけるチャネル領域ではピンチオフが起こっているため、第１の記憶保持部における電荷の多寡は閾値やドレイン電流量にはほとんど影響を与えない。したがって、専ら第２の記憶保持部の情報のみを選択的に読み出すことができるのである。
【００６７】
第１の記憶保持部１０７の読出しを行う場合は、上記第２の記憶保持部１０８の読出しを行う場合において、第１の拡散層領域１０２と第２の拡散層領域１０３を入れ替えればよい。すなわち、第１の拡散層領域１０２と第２の拡散層領域とに印加する電圧を入れ替えればよい。上述のように、第１の記憶保持部１０７と第２の記憶保持部１０８を選択的に読出すことができ、本発明のメモリ素子は２ビット読出しが可能となるのである。
【００６８】
消去動作
第２の電荷保持部１０８に記憶された情報を消去する場合、図３に示すように、第２の拡散層領域１０３に正電圧（例えば、＋５Ｖ）、第１の拡散層領域１０２に０Ｖ、ゲート電極１０９に負電圧（例えば、−４Ｖ）、Ｐ型半導体基板１０１に正電圧（例えば、＋０．８Ｖ）を印加すればよい。すなわち、一方のＮ型拡散層領域（第１の拡散領域１０２）を基準電圧とし、他方のＮ型拡散層領域（第２の拡散領域１０３）を基準電圧より高い電圧とし、ゲート電極１０９を基準電圧より低い電圧とし、Ｐ型半導体基板１０１を基準電圧より高い電圧とする。なお、各ノードに印加する電圧は相対的なものであるから、Ｐ型半導体基板１０１を基準電圧（０Ｖ）とすれば、上記条件は、第２の拡散層領域１０３が＋４．２Ｖ、第１の拡散層領域１０２が−０．８Ｖ、ゲート電極１０９が−４．８Ｖである場合と等価である。この場合、Ｐ型半導体基板１０１を基準電圧とし、一方のＮ型拡散層領域（第１の拡散層領域１０２）を基準電圧より低い電圧とし、他方のＮ型拡散層領域（第２の拡散層領域１０３）を基準電圧より高い電圧とし、ゲート電極１０９を基準電圧より低い電圧とすると表現することもできる。
【００６９】
なお、本実施の形態の半導体記憶装置をセルアレイ状に配置する場合は、各メモリ素子のＰ型半導体基板を共通とし（すなわち、１個のＰ型半導体基板上にメモリセルアレイを形成するか、もしくは、半導体基板中に共通のＰ型ウェル領域を形成してその上にメモリセルアレイを形成する）、Ｐ型半導体基板の電位を固定して動作させるのが好ましい。なぜなら、共通のＰ型半導体基板は非常に大きな面積のＰＮ接合を有しているから、Ｐ型半導体基板の電位を変動させるとＰＮ接合に纏わる容量を充電するために大きな電流が流れるからである。
【００７０】
図４は、図３の切断面線Ａ−Ａ’における、電子に対するエネルギーダイヤグラム（エネルギーバンド図）を示している。図４（ａ）は、Ｐ型半導体基板１０１に第１の拡散層領域１０２と同じ０Ｖを印加したとき（他のノードの電位は図３と同じ）を表し、図４（ｂ）は、Ｐ型半導体基板１０１に＋０．８Ｖを印加したとき（すなわち図３に示した条件と同じ）を、それぞれ表している。図４中、Ｅｃは伝導電子帯端を、Ｅｖは価電子帯端をそれぞれ表しており、ＥｃとＥｖの間はバンドギャップとなっている。
【００７１】
図４（ａ）の場合、消去動作に必要な正孔を発生させるためには半導体基板１０１と第２の拡散層領域１０３との間には、バンド間トンネルが起きるに足る電位差を与えなければならない。実験の結果、図４（ａ）の場合（すなわち、Ｐ型半導体基板１０１と第１の拡散層領域１０２とは共に０Ｖ、他のノードの電位は図３と同じ）では消去動作は起こらなかった。すなわち、半導体基板１０１と第２の拡散層領域１０３とのＰＮ接合に印加された電圧は、バンド間トンネルが起きるに足らなかった。しかしながら、第１の拡散層領域１０２とＰ型半導体基板１０１との間のＰＮ接合に、順方向電圧（０．８Ｖ）を印加した場合（図３に示した条件）、消去が行なわれた。このことは、消去動作に要する電圧を下げることができることを意味している。
【００７２】
図４（ｂ）に示すように、上記順方向電圧を印加すると、Ｐ型半導体基板１０１のポテンシャルは、点線から実線へと低下する。そのため、第１の拡散層領域１０２からＰ型半導体基板１０１へ電子が注入される（電子１５１）。Ｐ型半導体基板１０１へ注入された電子１５１は、第２の拡散層領域１０３とＰ型半導体基板１０１との間のＰＮ接合に達して電界により加速され、散乱によりエネルギーを失う（電子１５２）。このとき失われたエネルギーは、価電子帯の電子が受け取り、電子１５３と正孔１５４との対を発生させる。かくして第２の拡散層領域１０３とＰ型半導体基板１０１との間のＰＮ接合において正孔が発生し、更に第２の電荷保持部１０８に注入されて消去が行われる。
【００７３】
上記消去動作方法によれば、第２の拡散層領域１０３とＰ型半導体基板１０１に印加する逆方向バイアスが比較的小さい場合であってもホールを発生させ、消去動作が可能となる。それゆえ、メモリ素子の動作電圧を低くすることが可能となる。したがって、低消費電力化、メモリ素子劣化の抑制を実現することができる。
【００７４】
第１の拡散層領域１０２とＰ型半導体基板１０１との間に印加する順方向バイアスは、０．７Ｖ以上の時に消去が行われ、０．７Ｖ未満では全く消去が行われなかった。また、上記順方向バイアスが１Ｖを越えると順方向電流が増大して、消去動作時の消費電流が著しく増大してしまった。したがって、上記順方向バイアスは、０．７Ｖ以上であって、１Ｖ以下であるのが好ましい。
【００７５】
上記消去動作方法において、第１の電荷保持部１０７に記憶された情報を消去する場合は、上記において第１の拡散層領域１０２と第２の拡散層領域９０３の電位を入れ替えればよい。
【００７６】
上記各動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書換え及び読出しを行っているが、ソース電極とドレイン電極を固定して１ビットメモリとして動作させてもよい。この場合、メモリ素子をセルアレイ状に配置したときにソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減できる。
【００７７】
上記各動作方法からみた、ＯＮＯ膜の好ましい膜厚構成を述べる。シリコン酸化膜１０４が５ｎｍ未満であるとき、各電荷保持部に蓄積された電子が散逸して保持特性が悪化する。一方、シリコン酸化膜１０４が１０ｎｍを超えると、メモリ素子の書換え時間が長くなり、かつ、メモリ素子の短チャネル効果が悪化する。したがって、シリコン酸化膜１０４の膜厚は、５ｎｍ〜１０ｎｍであるのが好ましい。
【００７８】
電荷捕獲膜１０６は、２ｎｍ〜１０ｎｍであるのが好ましい。なぜなら、電荷捕獲膜１０６が２ｎｍ未満のときは、膜厚及び膜質を均一にするのが難しいため、保持する電荷量にばらつきが生じ、メモリ素子ごとのばらつきが顕著になる。また、電荷捕獲膜１０６が１０ｎｍを超えると、書換え動作時に電荷保持膜１０６に注入された電荷が十分局在せずに広がって分布するようになる。それゆえ、書込み動作及び消去動作によって捕獲電荷を完全に打ち消すことが困難になる。したがって、電荷捕獲膜１０６の厚さを上記範囲内にすれば、素子ごとのばらつきを抑え、書換え可能回数を多くすることができる。
【００７９】
シリコン酸化膜１０５は、５ｎｍ〜１０ｎｍであるのが好ましい。なぜなら、シリコン酸化膜１０５が５ｎｍ未満のときは、各電荷保持部に蓄積された電子が散逸して保持特性が悪化するからである。また、シリコン酸化膜１０５が１０ｎｍを超えると、メモリ素子の短チャネル効果が悪化する。
【００８０】
本発明のメモリ素子１は、更に、ポケット注入部１２１を設けているのが好ましい。ポケット注入部１２１は、半導体基板１０１と同じ導電型（Ｎチャネル型素子の場合はＰ型）を有し、かつ、その実効不純物濃度は半導体基板１０１より高い。ポケット注入部１２１は、チャネル領域と第１及び第２の拡散層領域１０２、１０３とのＰＮ接合付近に形成されている。
【００８１】
ポケット注入部１２１は、ゲート電極１０９を形成後、例えば、11Ｂ+イオンを１５〜１００ＫｅＶのエネルギー、１×１０13／ｃｍ3〜５×１０13ｃｍ3のドーズ量で、基板に垂直な方向から１５°〜４５°傾斜して注入することにより形成することができる。
【００８２】
ポケット注入部１２１が形成されている場合、該ＰＮ接合のポテンシャル勾配が急峻になるため、ホットエレクトロン又はホットホールの生成が助長され、書換え動作時の電荷注入効率が高くなる。したがって、メモリ素子の書換え速度を早くすることができる。更には、メモリ素子の短チャネル効果を抑制し、より微細化することが可能となる。
（実施の形態２）
本実施の形態の半導体記憶装置を構成するメモリ素子を図５及び図６を用いて説明する。
【００８３】
本実施の形態の半導体記憶装置を構成するメモリ素子は、２ビットの記憶が可能な不揮発性メモリセルとして、図５に示したように、半導体基板１１上に、ゲート絶縁膜１２を介して、通常のトランジスタと同程度のゲート長を有するゲート電極１３が形成されており、ゲート絶縁膜１２及びゲート電極１３の側壁に、サイドウォールスペーサ形状の電荷保持部６１，６２が形成されて構成されている。また、電荷保持部６１，６２のゲート電極１３と反対の側には、それぞれ第1の拡散層領域１７及び第２の拡散層領域１８（ソース／ドレイン領域）が形成されており、このソース／ドレイン領域１７，１８は、ゲート電極１３端部に対して（ゲート電極１３が形成された領域４１から）オフセットされている。
【００８４】
電荷保持部６１，６２は、図５に示すように、シリコン窒化膜１５がシリコン酸化膜１４，１６で挟まれた構造を有しているのが好ましい。シリコン窒化膜１５は、電荷（電子又は正孔）をトラップして蓄積する機能を有している。主として電荷を蓄積するのは、シリコン窒化膜１５のうち、オフセット領域４２上に存する部分である。このように、電荷保持部はシリコン窒化膜１５がシリコン酸化膜１４，１６によって挟まれた構造を有するため、電荷保持部への電荷注入効率が上がり、書換え動作（書込み及び消去動作）の高速化が実現する。
【００８５】
本実施の形態の半導体記憶装置を構成するメモリ素子の電荷保持部は、ゲート絶縁膜とは独立して形成されている。したがって、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。また、ゲート電極の両側に形成された２つの電荷保持部はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。したがって、このメモリトランジスタは、２ビットの記憶が可能で、かつ微細化が容易である。
【００８６】
また、ソース／ドレイン領域１７，１８がゲート電極１３からオフセットされていることにより、ゲート電極１３に電圧を印加したときのオフセット領域４２における反転しやすさを、電荷保持部に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。更に、通常のロジックトランジスタと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。また、構造的に短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００８７】
電荷保持部の構造は、上記の例に限らず、例えば、電荷保持部に電荷を蓄積する機能を有する量子ドットが含まれているものでもよい。また、電荷保持部の形状はサイドウォール形状を有している必要はなく、ゲート電極の両側にあって、その一部が半導体基板１１及びソース／ドレイン領域１７，１８に接していればよい。
【００８８】
このメモリの動作方法は、実施の形態１で説明したものと同様である。また、各動作原理も実施の形態１と同様である。
【００８９】
読出し動作時においては、ゲート電極１３で覆われないチャネル領域（オフセット領域４２）が残されている場合、ゲート電極１３で覆われないチャネル領域においては、電荷保持部６１，６２の余剰電子の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域４２の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域４２の幅を決定することが好ましい。
【００９０】
なお、拡散層領域１７，１８がゲート電極１３端に達している場合、つまり、拡散層領域１７，１８とゲート電極１３とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散層領域１７，１８とゲート電極１３とがオーバーラップしていない（オフセット領域４２が存在する）ほうが好ましい。
【００９１】
図６は、図５で示すメモリ素子で実測した、ゲート長が変化した時の消去能力の変化を示す図である。図６を作成するための実験では、メモリ素子に書込み動作を行った後にメモリ素子の閾値を測定し、続いて上記消去動作方法で消去動作を行った後に再び閾値を測定した。書込み動作を行う前の閾値の初期値は約０．４Ｖであった。書込み動作を行なった後は、ゲート長に関わらずほぼ一定の閾値（０．８５Ｖ）まで閾値が上昇した。一方、消去動作を行った後は、ゲート長が０．５μｍ以下ではほぼ一定の閾値（０．４Ｖ）まで閾値が低下したが、０．６μｍ以上ではゲート長の増大にしたがって急速に消去能力が低下していくことが分かった。このような現象が起きる原因は、以下のように考えられる。図４（ｂ）において、第１の拡散層領域１０２からＰ型半導体基板中１０１に注入された電子１５１は、ゲート長（チャネル長）が十分に短い場合には、第２の拡散層領域１０３とＰ型半導体基板１０１とのＰＮ接合に達することができる。しかし、ゲート長（チャネル長）が長い場合には、電子１５１は再結合などによって失われ、もしくは負電位を持つゲート電極から反発力を受け、上記ＰＮ接合に達する数が著しく減少する。そのため、図６に示すような特性が得られたものと考えられる。これより、このメモリ素子のゲート長は０．５μｍ以下であることが好ましい。このメモリ素子は、既に述べたように特に微細化に適しているのであるが、ゲート長が０．０１５μｍ以下となると、もはやトランジスタ動作自体が困難なものとなる。以上のことを総合して、このメモリ素子のゲート長は０．０１５μｍ以上であって、０．５μｍ以下であることが好ましい。なお、図６に示した現象は、ゲート絶縁膜より上の構造には依存しない。したがって、メモリ素子のゲート長に関する上記条件は、他の実施の形態に記載したメモリ素子においても適用される。
（実施の形態３）
本実施の形態の半導体記憶装置を構成するメモリ素子を図７により説明する。
【００９２】
本実施の形態の半導体記憶装置を構成するメモリ素子の記憶保持部は、フローティングゲートを含んでいる。すなわち、ゲート絶縁膜は、ポリシリコン膜９１２（フローティングゲート）がシリコン酸化膜９１１で覆われた構造になっている。このようなメモリ素子は、フローティングゲート９１２に蓄積された電荷は、フローティングゲート内を自由に移動できるため、１ビット動作となる。しかしながら、実施の形態１で説明したものと同様な方法で消去動作を行うことができるから、メモリ素子の動作電圧を低くすることが可能となる。したがって、低消費電力化、メモリ素子劣化の抑制を実現することができる。
【００９３】
【発明の効果】
以上より明らかなように、第１の発明の半導体記憶装置によれば、上記電界効果トランジスタの電荷保持部に正孔を注入する際に、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に順方向電圧を印加している。したがって、上記順方向電圧を印加しない場合に比べて、上記電荷保持部に正孔を注入するために要する電圧を低くすることができる。それゆえ、半導体記憶装置の動作電圧を低くすることが可能となる。したがって、半導体記憶装置の劣化を抑制し、低消費電力化することができる。
【００９４】
また、第２の発明の半導体記憶装置は、第１の発明の半導体記憶装置において、上記電界効果トランジスタの極性をＰチャネル型としたものである。したがって、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００９５】
１実施の形態によれば、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合における正孔の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【００９６】
また、１実施の形態によれば、一方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合における電子の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【００９７】
また、１実施の形態では、上記ゲート電極のゲート長は、０．０１５μｍ以上であって０．５μｍ以下であるから、他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板（Ｐ型又はＮ型ウェル領域、Ｐ型又はＮ型半導体膜）とのＰＮ接合において、十分に正孔又は電子が発生し、上記電荷保持部に注入することができる。また、メモリ動作の基本となるトランジスタ動作が確保される。
【００９８】
また、１実施の形態では、電界効果トランジスタは、上記Ｎ型又はＰ型拡散層領域端近傍に上記電荷保持部を２つ備えるから、各端子に適切な電圧を与えて書換え及び読出し動作を行うことにより、特定の側の電荷保持部に蓄積された電荷量を変化させ、かつ該電荷量を検出することができる。すなわち、１つの電界トランジスタで２ビット動作が可能となる。したがって、ビット当りの占有面積を減少して高集積な半導体記憶装置が提供される。
【００９９】
また、１実施の形態によれば、上記ゲート絶縁膜は電荷を捕獲する機能を有する電荷捕獲膜が、絶縁膜で挟まれた積層構造になっている。したがって、電荷捕獲膜が蓄積する電荷が外部に散逸するのを防止し、半導体記憶装置の保持時間を長くすることができる。また、上記電荷保持部は上記電荷捕獲膜内に設けられているおり、上記電荷捕獲膜は絶縁膜を介してゲート電極と半導体基板とに挟まれているので、ゲート電極に印加された電圧により十分強い電界がかかる。そのため、正孔又は電子が該電界に引き込まれて効率よく上記電荷保持部に注入される。したがって、半導体記憶装置の動作速度を上げることができる。
【０１００】
また、１実施の形態によれば、上記電荷捕獲膜を挟む第１及び第２の絶縁膜は、電荷に対するポテンシャル障壁が高く、欠陥準位が少ないシリコン酸化膜からなるので、膜厚が薄くても電荷捕獲膜に蓄積された電荷が外部に散逸するのを防ぐことができる。したがって、半導体記憶装置のゲート絶縁膜を薄くして短チャネル効果を抑え、より微細化することが可能になる。
【０１０１】
また、１実施の形態によれば、シリコン酸化膜からなる上記第１及び第２の絶縁膜の厚さは、いずれも５ｎｍ〜１０ｎｍであるから、半導体記憶装置の保持特性を良好に保ちつつ、かつ、高速な動作速度を維持することができる。
【０１０２】
また、１実施の形態によれば、上記電荷捕獲膜は、電荷をトラップする準位を高密度に有するシリコン窒化膜からなる。したがって、半導体記憶装置のメモリ効果を大きくすることができる。
【０１０３】
また、１実施の形態によれば、シリコン窒化膜からなる上記電荷捕獲膜の厚さが２ｎｍ〜１０ｎｍであるので、素子ごとのばらつきを抑え、書換え可能回数を多くすることができる。
【０１０４】
また、１実施の形態によっても、上記電荷捕獲膜は、シリコン微粒子を内包したシリコン酸化膜からなるため、上記シリコン微粒子に電荷を蓄積してメモリ効果を発現することができる。
【０１０５】
また、１実施の形態によっても、上記電荷捕獲膜は、不純物を注入したシリコン酸化膜からなるため、上記シリコン微粒子に電荷を蓄積してメモリ効果を発現することができる。
【０１０６】
また、１実施の形態によれば、上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜のいずれかと上記Ｎ型拡散層とのＰＮ接合部が急峻になるため、高エネルギー正孔の生成が助長され、書換え動作時の電荷注入効率が高くなる。したがって、半導体記憶装置の書換え速度を早くすることができる。更には、半導体記憶装置の短チャネル効果を抑制し、より微細化することが可能となる。
【０１０７】
また、１実施の形態によれば、上記Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜のいずれかと上記Ｐ型拡散層とのＰＮ接合部が急峻になるため、高エネルギー電子の生成が助長され、書換え動作時の電荷注入効率が高くなる。したがって、半導体記憶装置の書換え速度を早くすることができる。更には、半導体記憶装置の短チャネル効果を抑制し、より微細化することが可能となる。
【０１０８】
また、第３の発明の半導体記憶装置によれば、上記電荷保持部は、上記電荷捕獲膜内であって、上記Ｎ型拡散層領域端近傍のそれぞれに２つ設けられている。そして、上記電界効果トランジスタの電荷保持部に正孔を注入する際に、上記各ノードに上記のような条件で電圧を印加しているので、上記電荷保持部の特定の側を一方向に書換えることができる。更には、上記電界効果トランジスタの電荷保持部に電子を注入する際に、上記各ノードに上記のような条件で電圧を印加しているので、上記特定の側の電荷保持部を上記一方向とは逆方向に書換えることができる。それゆえ、２つの電荷保持部のそれぞれについて独立に両方向の書換えが可能となる。すなわち、半導体記憶装置を２ビット書換え動作させることが可能となる。
【０１０９】
また、上記一方向に書換える際に、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に順方向電圧を印加している。したがって、上記順方向電圧を印加しない場合に比べて、上記電荷保持部に正孔を注入するために要する電圧を低くすることができる。それゆえ、半導体記憶装置の動作電圧を低くすることが可能となる。したがって、半導体記憶装置の劣化を抑制し、低消費電力化することができる。
【０１１０】
１実施の形態によれば、読出し時において、他方のＮ型拡散層領域から一方のＮ型拡散層領域に電子を移動させている。すなわち、他方のＮ型拡散層領域をソースとし、一方のＮ型拡散層領域をドレインとしている。そのため、一方のＮ型拡散層領域端の近傍に存する電荷保持部の記憶情報に影響されることなく、他方のＮ型拡散層領域端の近傍に存する電荷保持部の記憶情報を検知することができる。すなわち、半導体記憶装置を２ビット読出し動作させることが可能となる。
【０１１１】
また、第４の発明の半導体記憶装置は、第３の発明の半導体記憶装置において、上記電界効果トランジスタの極性をＰチャネル型としたものである。したがって、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【０１１２】
１実施の形態によれば、読出し時において、他方のＰ型拡散層領域から一方のＰ型拡散層領域に電子を移動させている。すなわち、他方のＰ型拡散層領域をソースとし、一方のＰ型拡散層領域をドレインとしている。そのため、一方のＰ型拡散層領域端の近傍に存する電荷保持部の記憶情報に影響されることなく、他方のＰ型拡散層領域端の近傍に存する電荷保持部の記憶情報を検知することができる。すなわち、半導体記憶装置を２ビット読出し動作させることが可能となる。
【図面の簡単な説明】
【図１】 本発明の半導体記憶装置の第１の例を示す要部の概略断面図である。
【図２】 本発明の半導体記憶装置の第１の例の変形を示す要部の概略断面図である。
【図３】 本発明の半導体記憶装置の第１の例の消去動作を説明する図である。
【図４】 図３の切断面線Ａ−Ａ’における、電子に対するエネルギーダイヤグラムである。
【図５】 発明の半導体記憶装置の第２の例を示す要部の概略断面図である。
【図６】 本発明の半導体記憶装置の消去動作における、ゲート長が変化した時の消去能力の変化を示すグラフである。
【図７】 本発明の半導体記憶装置の第３の例を示す要部の概略断面図である。
【図８】 従来の半導体記憶装置を示す要部の概略断面図である。
【符号の説明】
１１、１０１…半導体基板
１２…ゲート絶縁膜
１３、１０９…ゲート電極
１４、１６、１０４、１０５…シリコン酸化膜
１５…シリコン窒化膜
１７、１０２…第１の拡散層領域
１８、１０３…第２の拡散層領域
４１…ゲート電極が形成された領域
４２…オフセット領域
６１、６２…電荷保持部
１０６…電荷捕獲膜
１０７…第１の記憶保持部
１０８…第２の記憶保持部
１２１…ポケット注入部
【発明の属する技術分野】
本発明は、半導体記憶装置に関する。より詳細には、電荷量の変化を電流量に変換する機能を有する電界効果トランジスタからなる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、不揮発性メモリの１形態として、サイファン・セミコンダクターズ・リミテッド社が開発したメモリがある（特開２００１−１５６１８９号公報）。上記従来技術のメモリの構造と、消去動作原理を以下で説明する。
【０００３】
このメモリは、図８に示したように、Ｐ型ウェル領域９０１上にゲート絶縁膜を介して形成されたゲート電極９０９、Ｐ型ウェル領域９０１表面に形成された第１のＮ型拡散層領域９０２及び第２のＮ型拡散層領域９０３から構成される。ゲート絶縁膜は、シリコン酸化膜９０４、９０５の間にシリコン窒化膜９０６が挟まれた、いわゆるＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜からなる。シリコン窒化膜９０６中には、第１及び第２のＮ型拡散層領域９０２、９０３の端部付近に、それぞれ第１の電荷保持部９０７、第２の電荷保持部９０８が形成されている。
【０００４】
これらの電荷保持部９０７、９０８のそれぞれの個所での電荷の多寡をトランジスタのドレイン電流として読み出すことができる。
【０００５】
次に、このメモリにおける消去動作方法を説明する。ここで、消去とは、電荷保持部９０７，９０８に蓄積された電子を減少させることを指すこととする。特開２００１−１５６１８９号公報では、第２の電荷保持部９０８に蓄積された電子を減少させるために、ドレイン電極（第２のＮ型拡散層領域９０３）に正電圧Ｖｄを、ゲート電極９０９に負電圧Ｖｇを印加する方法が開示されている。Ｐ型ウェル領域９０１と第２のＮ型拡散層領域９０３とのＰＮ接合では、大きな逆方向バイアスがかかり、バンド間トンネルによりホール（正孔）が発生し、負電圧が印加されたゲート電極方向に引き込まれる。これにより、第２の記憶保持部９０８に正孔が注入される。第２の記憶保持部９０８に注入された正孔は、蓄積されていた電子と再結合し、実質的に蓄積された電子を減少させる。これにより、２つある電荷保持部の特定の側を消去することができる。
【０００６】
【特許文献１】
特開２００１−１５６１８９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来技術のメモリでは、電荷保持部からドレイン電極へ電子を引き抜くために大きな電圧が必要であるという問題があった。
【０００８】
例えば、第２の電荷保持部９０８を消去する場合を考える。上記説明から明らかなように、消去動作を行うためにはＰ型ウェル領域９０１と第２のＮ型拡散層領域９０３とのＰＮ接合でバンド間トンネルを起こさなければならない。バンド間トンネルを起こすためには、ＰＮ接合部のポテンシャルが十分急峻でなければならない。そのため、上記ＰＮ接合では大きな逆バイアスを印加しなければならなかった。したがって、上記従来技術のメモリセルの書換えには大きな電圧を必要とした。
【０００９】
本発明は上記課題に鑑みなされたものであり、電界効果トランジスタ型の不揮発性メモリにおいて、低い電圧で書換え動作が可能な半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、第１の発明の半導体記憶装置は、
Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜の表面に、２つのＮ型拡散層領域とゲート電極と電荷保持部とを備えた電界効果トランジスタが形成され、
一方のＮ型拡散層領域を基準電圧とし、
他方のＮ型拡散層領域を基準電圧より高い電圧とし、
上記ゲート電極を基準電圧より低い電圧とし、
上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜を基準電圧より高い電圧とすることにより、正孔を上記電荷保持部に注入することを特徴としている。
【００１１】
上記構成によれば、上記電界効果トランジスタの電荷保持部に正孔を注入する際に、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に順方向電圧を印加している。したがって、上記順方向電圧を印加しない場合に比べて、上記電荷保持部に正孔を注入するために要する電圧を低くすることができる。それゆえ、半導体記憶装置の動作電圧を低くすることが可能となる。したがって、半導体記憶装置の劣化を抑制し、低消費電力化することができる。
【００１２】
また、第２の発明の半導体記憶装置は、
Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜の表面に、２つのＰ型拡散層領域とゲート電極と電荷保持部とを備えた電界効果トランジスタが形成され、
一方のＰ型拡散層領域を基準電圧とし、
他方のＰ型拡散層領域を基準電圧より低い電圧とし、
上記ゲート電極を基準電圧より高い電圧とし、
上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜を基準電圧より低い電圧とすることにより、電子を上記電荷保持部に注入することを特徴としている。
【００１３】
上記第２の発明の半導体記憶装置は、第１の発明の半導体記憶装置において、上記電界効果トランジスタの極性をＰチャネル型としたものである。したがって、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００１４】
１実施の形態では、
一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴としている。
【００１５】
上記実施の形態によれば、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合における正孔の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【００１６】
また、１実施の形態では、
一方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴としている。
【００１７】
上記実施の形態によれば、一方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合における電子の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【００１８】
また、１実施の形態では、
上記ゲート電極のゲート長は、０．０１５μｍ以上であって０．５μｍ以下であることを特徴としている。
【００１９】
上記実施の形態によれば、他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板（Ｐ型又はＮ型ウェル領域、Ｐ型又はＮ型半導体膜）とのＰＮ接合において、十分に正孔又は電子が発生し、上記電荷保持部に注入することができる。また、メモリ動作の基本となるトランジスタ動作が確保される。
【００２０】
また、１実施の形態では、
上記電界効果トランジスタは、上記Ｎ型又はＰ型拡散層領域端近傍に上記電荷保持部を２つ備えることを特徴としている。
【００２１】
上記実施の形態によれば、各端子に適切な電圧を与えて書換え及び読出し動作を行うことにより、特定の側の電荷保持部に蓄積された電荷量を変化させ、かつ該電荷量を検出することができる。すなわち、１つの電界トランジスタで２ビット動作が可能となる。したがって、ビット当りの占有面積を減少して高集積な半導体記憶装置が提供される。
【００２２】
また、１実施の形態では、
上記電界効果トランジスタのゲート絶縁膜は、
上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜、Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜のいずれかに接する第１の絶縁膜と、
上記ゲート電極に接する第２の絶縁膜と、
上記第１の絶縁膜及び第２の絶縁膜に挟まれた、電荷を捕獲する機能を有する電荷捕獲膜とからなり、
上記電荷保持部は上記電荷捕獲膜内に設けられたことを特徴としている。
【００２３】
上記実施の形態によれば、上記ゲート絶縁膜は電荷を捕獲する機能を有する電荷捕獲膜が、絶縁膜で挟まれた積層構造になっている。したがって、電荷捕獲膜が蓄積する電荷が外部に散逸するのを防止し、半導体記憶装置の保持時間を長くすることができる。また、上記電荷保持部は上記電荷捕獲膜内に設けられているおり、上記電荷捕獲膜は絶縁膜を介してゲート電極と半導体基板とに挟まれているので、ゲート電極に印加された電圧により十分強い電界がかかる。そのため、正孔又は電子が該電界に引き込まれて効率よく上記電荷保持部に注入される。したがって、半導体記憶装置の動作速度を上げることができる。
【００２４】
また、１実施の形態では、
上記第１及び第２の絶縁膜はシリコン酸化膜であることを特徴としている。
【００２５】
上記実施の形態によれば、上記電荷捕獲膜を挟む第１及び第２の絶縁膜は、電荷に対するポテンシャル障壁が高く、欠陥準位が少ないシリコン酸化膜からなるので、膜厚が薄くても電荷捕獲膜に蓄積された電荷が外部に散逸するのを防ぐことができる。したがって、半導体記憶装置のゲート絶縁膜を薄くして短チャネル効果を抑え、より微細化することが可能になる。
【００２６】
また、１実施の形態では、
上記第１及び第２の絶縁膜の厚さは、いずれも５ｎｍ〜１０ｎｍであることを特徴としている。
【００２７】
上記実施の形態によれば、シリコン酸化膜からなる上記第１及び第２の絶縁膜の厚さは、いずれも５ｎｍ〜１０ｎｍであるから、半導体記憶装置の保持特性を良好に保ちつつ、かつ、高速な動作速度を維持することができる。
【００２８】
また、１実施の形態では、
上記電荷捕獲膜はシリコン窒化膜であることを特徴としている。
【００２９】
上記実施の形態によれば、上記電荷捕獲膜は、電荷をトラップする準位を高密度に有するシリコン窒化膜からなる。したがって、半導体記憶装置のメモリ効果を大きくすることができる。
【００３０】
また、１実施の形態では、
上記電荷捕獲膜の厚さは２ｎｍ〜１０ｎｍであることを特徴としている。
【００３１】
上記実施の形態によれば、シリコン窒化膜からなる上記電荷捕獲膜の厚さが２ｎｍ〜１０ｎｍであるので、素子ごとのばらつきを抑え、書換え可能回数を多くすることができる。
【００３２】
また、１実施の形態では、
上記電荷捕獲膜は、シリコン微粒子を内包したシリコン酸化膜であることを特徴としている。
【００３３】
上記実施の形態によっても、上記電荷捕獲膜は、シリコン微粒子を内包したシリコン酸化膜からなるため、上記シリコン微粒子に電荷を蓄積してメモリ効果を発現することができる。
【００３４】
また、１実施の形態では、
上記電荷捕獲膜は、不純物を注入したシリコン酸化膜であることを特徴としている。
【００３５】
上記実施の形態によっても、上記電荷捕獲膜は、不純物を注入したシリコン酸化膜からなるため、上記シリコン微粒子に電荷を蓄積してメモリ効果を発現することができる。
【００３６】
また、１実施の形態では、
上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜のいずれかの内部であって、上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜のいずれかと上記Ｎ型拡散層との接合近傍であって、上記ゲート電極下である領域に、高濃度不純物領域が形成されており、
上記高濃度不純物領域におけるＰ型不純物濃度は、上記高濃度不純物領域の周囲の上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜におけるＰ型不純物濃度よりも高いことを特徴としている。
【００３７】
上記実施の形態によれば、上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜のいずれかと上記Ｎ型拡散層とのＰＮ接合部のポテンシャル勾配が急峻になるため、高エネルギー正孔の生成が助長され、書換え動作時の電荷注入効率が高くなる。したがって、半導体記憶装置の書換え速度を早くすることができる。更には、半導体記憶装置の短チャネル効果を抑制し、より微細化することが可能となる。
【００３８】
また、１実施の形態では、
上記Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜のいずれかの内部であって、上記Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜のいずれかと上記Ｐ型拡散層との接合近傍であって、上記ゲート電極下である領域に、高濃度不純物領域が形成されており、
上記高濃度不純物領域におけるＮ型不純物濃度は、上記高濃度不純物領域の周囲の上記Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜におけるＮ型不純物濃度よりも高いことを特徴としている。
【００３９】
上記実施の形態によれば、上記Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜のいずれかと上記Ｐ型拡散層とのＰＮ接合部が急峻になるため、高エネルギー電子の生成が助長され、書換え動作時の電荷注入効率が高くなる。したがって、半導体記憶装置の書換え速度を早くすることができる。更には、半導体記憶装置の短チャネル効果を抑制し、より微細化することが可能となる。
【００４０】
また、第３の発明の半導体記憶装置は、
Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜の表面に、２つのＮ型拡散層領域とゲート電極と電荷保持部とを備えた電界効果トランジスタが形成され、
上記電界効果トランジスタのゲート絶縁膜は、
上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜のいずれかに接する第１の絶縁膜と、
上記ゲート電極に接する第２の絶縁膜と、
上記第１の絶縁膜及び第２の絶縁膜に挟まれた電荷捕獲膜とからなり、
上記電荷保持部は上記電荷捕獲膜内であって、上記Ｎ型拡散層領域端近傍のそれぞれに２つ設けられ、
一方のＮ型拡散層領域を基準電圧とし、
他方のＮ型拡散層領域を基準電圧より高い電圧とし、
上記ゲート電極を基準電圧より低い電圧とし、
上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜を基準電圧より高い電圧とすることにより、正孔を他方のＮ型拡散層領域端近傍に存する上記電荷保持部に注入し、
一方のＮ型拡散層領域を基準電圧とし、
他方のＮ型拡散層領域を基準電圧より高い電圧とし、
上記ゲート電極を基準電圧より高い電圧とすることにより、電子を他方のＮ型拡散層領域端近傍に存する上記電荷保持部に注入することを特徴としている。
【００４１】
上記構成によれば、上記電荷保持部は、上記電荷捕獲膜内であって、上記Ｎ型拡散層領域端近傍のそれぞれに２つ設けられている。そして、上記電界効果トランジスタの電荷保持部に正孔を注入する際に、上記各ノードに上記のような条件で電圧を印加しているので、上記電荷保持部の特定の側を一方向に書換えることができる。更には、上記電界効果トランジスタの電荷保持部に電子を注入する際に、上記各ノードに上記のような条件で電圧を印加しているので、上記特定の側の電荷保持部を上記一方向とは逆方向に書換えることができる。それゆえ、２つの電荷保持部のそれぞれについて独立に両方向の書換えが可能となる。すなわち、半導体記憶装置を２ビット書換え動作させることが可能となる。
【００４２】
また、上記一方向に書換える際に、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に順方向電圧を印加している。したがって、上記順方向電圧を印加しない場合に比べて、上記電荷保持部に正孔を注入するために要する電圧を低くすることができる。それゆえ、半導体記憶装置の動作電圧を低くすることが可能となる。したがって、半導体記憶装置の劣化を抑制し、低消費電力化することができる。
【００４３】
１実施の形態では、
他方のＮ型拡散層領域を基準電圧とし、
一方のＮ型拡散層領域を基準電圧より高い電圧とし、
上記ゲート電極を基準電圧より高い電圧とすることにより、他方のＮ型拡散層領域端の近傍に存する電荷保持部における電荷の多寡を読出すことを特徴としている。
【００４４】
上記実施の形態によれば、読出し時において、他方のＮ型拡散層領域から一方のＮ型拡散層領域に電子を移動させている。すなわち、他方のＮ型拡散層領域をソースとし、一方のＮ型拡散層領域をドレインとしている。そのため、一方のＮ型拡散層領域端の近傍に存する電荷保持部の記憶情報に影響されることなく、他方のＮ型拡散層領域端の近傍に存する電荷保持部の記憶情報を検知することができる。すなわち、半導体記憶装置を２ビット読出し動作させることが可能となる。
【００４５】
また、第４の発明の半導体記憶装置は、
Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜の表面に、２つのＰ型拡散層領域とゲート電極と電荷保持部とを備えた電界効果トランジスタが形成され、
上記電界効果トランジスタのゲート絶縁膜は、
上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜のいずれかに接する第１の絶縁膜と、
上記ゲート電極に接する第２の絶縁膜と、
上記第１の絶縁膜及び第２の絶縁膜に挟まれた電荷捕獲膜とからなり、
上記電荷保持部は上記電荷捕獲膜内であって、上記Ｐ型拡散層領域端近傍のそれぞれに２つ設けられ、
一方のＰ型拡散層領域を基準電圧とし、
他方のＰ型拡散層領域を基準電圧より低い電圧とし、
上記ゲート電極を基準電圧より高い電圧とし、
上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜を基準電圧より低い電圧とすることにより、電子を他方のＰ型拡散層領域端近傍に存する上記電荷保持部に注入し、
一方のＰ型拡散層領域を基準電圧とし、
他方のＰ型拡散層領域を基準電圧より低い電圧とし、
上記ゲート電極を基準電圧より低い電圧とすることにより、正孔を他方のＰ型拡散層領域端近傍に存する上記電荷保持部に注入することを特徴としている。
【００４６】
上記第４の発明の半導体記憶装置は、第３の発明の半導体記憶装置において、上記電界効果トランジスタの極性をＰチャネル型としたものである。したがって、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００４７】
１実施の形態では、
他方のＰ型拡散層領域を基準電圧とし、
一方のＰ型拡散層領域を基準電圧より低い電圧とし、
上記ゲート電極を基準電圧より低い電圧とすることにより、他方のＰ型拡散層領域端の近傍に存する電荷保持部における電荷の多寡を読出すことを特徴としている。
【００４８】
上記実施の形態によれば、読出し時において、他方のＰ型拡散層領域から一方のＰ型拡散層領域に電子を移動させている。すなわち、他方のＰ型拡散層領域をソースとし、一方のＰ型拡散層領域をドレインとしている。そのため、一方のＰ型拡散層領域端の近傍に存する電荷保持部の記憶情報に影響されることなく、他方のＰ型拡散層領域端の近傍に存する電荷保持部の記憶情報を検知することができる。すなわち、半導体記憶装置を２ビット読出し動作させることが可能となる。
【００４９】
【発明の実施の形態】
本発明の半導体記憶装置は、半導体基板上に２つの拡散層領域とゲート電極とを有し、電荷保持部に蓄積された電荷の多寡を記憶情報とする電界効果トランジスタ型のメモリ素子において、上記電荷保持部に蓄積された電荷量を変化させる際に一方の拡散層領域と上記半導体基板とのＰＮ接合に順方向電圧を印加することを特徴とするものである。
【００５０】
本発明の半導体記憶装置は、半導体基板上、好ましくは半導体基板内に形成されたＮ導電型又はＰ導電型のウェル領域上に形成されることが好ましい。
【００５１】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体による基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用いることができる。なかでもシリコン基板又は表面半導体層としてシリコン層が形成されたＳＯＩ基板が好ましい。この半導体基板上には、素子分離領域が形成されていることが好ましく、更にトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００５２】
ゲート絶縁膜は、以下の実施の形態で述べるように、電荷保持部としての機能を併せ持っていてもよい。この場合ゲート絶縁膜は、例えば、ポリシリコン膜をシリコン酸化膜が挟む構造や、シリコン窒化膜をシリコン酸化膜が挟む構造や、酸化アルミニウム膜をシリコン酸化膜が挟む構造とすることができる。また、ゲート絶縁膜と電荷保持部の機能を分離して、電荷保持部をゲート絶縁膜とは別に設けてもよい。この場合、電荷保持部は、例えば、ゲートサイドウォールスペーサーに内包することができる。ゲート絶縁膜と電荷保持部の機能を分離した場合のゲート絶縁膜としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。
【００５３】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状で形成されている。ゲート電極は、特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。
【００５４】
ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散層領域として、ゲート電極の両側にそれぞれに配置されている。ソース／ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度の勾配が急峻であることが好ましい。不純物濃度の勾配が急峻であることにより接合のポテンシャル勾配も急峻になるため、ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００５５】
本発明の半導体記憶装置は、ゲート絶縁膜上に形成されたゲート電極、ソース・ドレイン領域（第１の拡散層領域及び第２の拡散層領域）、及び半導体基板を４個の端子として、この４個の端子のそれぞれに所定の電位を与えることにより、書込み、消去、読出しの各動作を行う。なお、本発明の半導体記憶装置はＮチャネル型（ソース・ドレイン領域がＮ導電型を有する）であってもよいし、Ｐチャネル型（ソース・ドレイン領域がＰ導電型を有する）であってもよい。
【００５６】
ここで、半導体記憶装置がＮチャネル型であるとき、電荷保持部に正孔を注入する（すなわち、電荷保持部に蓄積された電子を減ずる）動作を、消去動作と呼ぶことにする。半導体記憶装置がＰチャネル型であるときは、電荷保持部に電子を注入する（すなわち、電荷保持部に蓄積された正孔を減ずる）動作が消去動作となる。また、半導体記憶装置がＮチャネル型であるとき、電荷保持部に電子を注入する（すなわち、電荷保持部に蓄積された電子を増加させる）動作を、書込み動作と呼ぶことにする。以下の説明では、半導体記憶装置がＮチャネル型であるときを説明する。半導体記憶装置がＰチャネル型であるときは、電子と正孔の役割が入れ替わり、印加する電圧の符号を反対にすればよい。
【００５７】
本発明の半導体記憶装置（Ｎチャネル型）の消去動作は、一方のＮ型拡散層領域を基準電圧とし、他方のＮ型拡散層領域を基準電圧より高い電圧とし、ゲート電極を基準電圧より低い電圧とし、Ｐ型半導体基板（半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜でもよい）を基準電圧より高い電圧とすることにより、正孔を電荷保持部に注入することにより行う。言い換えれば、Ｐ型半導体基板（半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜でもよい）を基準電圧とし、一方のＮ型拡散層領域を基準電圧より低い電圧とし、他方のＮ型拡散層領域を基準電圧より高い電圧とし、ゲート電極を基準電圧より低い電圧とすると表現することもできる。従来技術の消去方法とは、一方のＮ型拡散層領域とＰ型半導体基板とのＰＮ接合に順方向電圧が印加されているという点が大きく異なる。具体的な動作原理及び動作電圧の例は、後述する。上記消去動作によれば、消去動作に要する電圧を小さくすることが可能であり、半導体記憶装置の劣化を抑制し、低消費電力化することが可能となる。
【００５８】
本発明の半導体記憶装置は、概ね通常の電界効果トランジスタ形成プロセスによって形成することができる。例えば、半導体記憶装置の電荷保持部がゲートサイドウォールスペーサーに内包される構造を有する場合は、ゲート電極の側壁に電荷保持機能を有するサイドウォールスペーサを形成する他は、通常の電界効果トランジスタを形成するプロセスと同じでよい。
【００５９】
本発明の半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【００６０】
以下に、本発明の半導体記憶装置について、図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態の半導体記憶装置を構成するメモリ素子に関して、図１〜図４を用いて説明する。図１は、このメモリ素子の一例の概略断面図を示している。図２は、このメモリ素子の変形例の概略断面図を示している。図３は、このメモリ素子の消去時に印加する電圧を示している。図４は、消去原理を説明するものである。以下、メモリ素子がＮチャネル型の場合を説明する。メモリ素子がＰ型の場合は、メモリ素子各部の導電型を逆にし、電子と正孔の役割を逆にし、更に、動作方法においては各端子に印加する電圧の符号を逆にすればよい。
【００６１】
図１は、ゲート誘電体構造としてＯＮＯ（Oxide Nitride Oxide）三層構造を用いた、本発明の実施の形態１にかかるメモリ素子１の断面図である。Ｐ型の導電型を有する半導体基板１０１内には、Ｎ型の導電型を有する第１の拡散層領域１０２及び第２の拡散層領域１０３が形成されており、半導体基板１０１と２つの拡散層領域１０２、１０３との境界にはそれぞれＰＮ接合が形成されている。拡散層領域１０２、１０３の間にはチャネル領域が形成されており、チャネル領域上にはシリコン酸化膜１０４が形成されている。シリコン酸化膜１０４は、５ｎｍ〜１０ｎｍの厚さで形成されるのが好ましい。シリコン酸化膜１０４上には電荷捕獲膜１０６が形成されている。電荷捕獲膜１０６は、２ｎｍ〜１０ｎｍの厚さで形成されるのが好ましい。電荷捕獲膜１０６はまた、シリコン窒化膜又は酸化アルミニウム膜からなるのが好ましい。電荷捕獲膜１０６がシリコン窒化膜又は酸化アルミニウム膜からなる場合、シリコン窒化膜又は酸化アルミニウム膜は電荷を高密度にトラップするので、メモリ素子のメモリ効果を大きくすることができる。電荷捕獲膜１０６に注入された電荷は、この電荷捕獲膜１０６によって捕獲される。それゆえ電荷捕獲膜１０６は、記憶保持膜として機能する。電荷捕獲膜としては、シリコン窒化膜や酸化アルミニウム膜の他に、シリコン微粒子を内部に分散させたシリコン酸化膜、砒素などを不純物として注入したシリコン酸化膜を用いることができる。シリコン酸化膜１０４の厚さは５ｎｍ以上であることが好ましく、これにより電荷捕獲膜１０６に捕獲された電荷がシリコン酸化膜１０４をトンネルして散逸するのを防ぐことができる。したがって、本発明のメモリ素子は記憶情報の保持特性に優れている。このメモリ素子１は、２ビットの情報を記憶可能であり、電荷が蓄積される領域は、第１の記憶保持部１０７及び第２の記憶保持部１０８である。
【００６２】
電荷捕獲膜１０６上には、シリコン酸化膜１０５が形成されている。シリコン酸化膜１０５上にはゲート電極１０９が形成されている。シリコン酸化膜１０５は、電荷捕獲膜１０６とゲート電極１０９とを絶縁する機能を有している。シリコン酸化膜１０５は、５ｎｍ〜１０ｎｍの厚さで形成されるのが好ましい。これにより、電荷捕獲膜１０６に捕獲された電荷がシリコン酸化膜１０５をトンネルして散逸するのを防ぐことができる。ゲート電極１０９は、例えば、厚さ１５０ｎｍの他結晶シリコンで形成することができる。
【００６３】
電荷捕獲膜はシリコン窒化膜、酸化アルミニウム膜、不純物を含んだシリコン酸化膜以外にも、図２に示すメモリ素子２のように、シリコン微粒子２２１を内部に含んだシリコン酸化膜２２２を用いることができる。２０１はＰ型の導電型を有する半導体基板、２０２はＮ型の導電型を有する第１の拡散層領域、２０３はＮ型の導電型を有する第２の拡散層領域、２０４及び２０５はシリコン酸化膜、２０９はゲート電極である。このメモリ素子２も、メモリ素子１と同様に２ビットの情報を記憶可能であり、電荷が蓄積される領域は、第１の記憶保持部２０７及び第２の記憶保持部２０８である。
【００６４】
書込み動作
図１のメモリ素子１への書込みは、従来のフラッシュＥＥＰＲＯＭメモリ・セルへの書込みと同様の方法で行われる。即ち、第２の記憶保持部１０８に書込みを行う場合、ゲート電極１０９及び第２の拡散層領域１０３のそれぞれに正の電圧を印加する。具体的には、例えば、ゲート電極１０９には＋５Ｖを印加して、第２の拡散層領域１０３には＋７Ｖを印加する。すなわち、第１の拡散層領域１０２をソースとして、第２の拡散層領域１０３をドレイン領域とする。これにより、チャネル領域と第２の拡散層領域１０３との境界付近でホットエレクトロンが発生し、電荷捕獲膜１０６のうち第２の記憶保持部１０８に電子が捕獲される。ここで重要なのは、注入された電子は第２の記憶保持部１０８に局在するということである。それゆえ、閾値はチャネル領域全域にわたって一様に上昇するのではなく、第２の記憶保持部１０８の直下においてのみ上昇する。
【００６５】
第１の記憶保持部１０７に書込みを行う場合は、上記第２の記憶保持部１０８に書込みを行う場合において、第１の拡散層領域１０２と第２の拡散層領域１０３を入れ替えればよい。すなわち、第１の拡散層領域１０２と第２の拡散層領域とに印加する電圧を入れ替えればよい。上述のように、第１の記憶保持部１０７と第２の記憶保持部１０８に選択的に書込みを行うことができ、本発明のメモリ素子は２ビット書込みが可能となるのである。
【００６６】
読出し動作
図１のメモリ素子１に記憶された情報を読み出す場合は、書込み動作の場合とはソースとドレインとの役割を入れ替える。すなわち、第２の記憶保持部１０８に書込みを行う場合は、上述のように第１の拡散層領域１０２をソースとし、第２の拡散層領域１０３をドレイン領域としたが、第２の記憶保持部１０８の読出しを行う場合は、第１の拡散層領域１０２をドレインとし、第２の拡散層領域１０３をソースとする。具体的には、例えば、第１の拡散層領域１０２に＋２Ｖを、ゲート電極１０９に＋１Ｖを印加する。これにより、第２の記憶保持部１０８に電子が多く捕獲されている場合には閾値が上昇してドレイン電流が減少し、電子が少ない場合（又は正孔が多く蓄積されている場合）には閾値が低下してドレイン電流が増加する。なお、上記のような電圧条件においては、第１の記憶保持部の直下におけるチャネル領域ではピンチオフが起こっているため、第１の記憶保持部における電荷の多寡は閾値やドレイン電流量にはほとんど影響を与えない。したがって、専ら第２の記憶保持部の情報のみを選択的に読み出すことができるのである。
【００６７】
第１の記憶保持部１０７の読出しを行う場合は、上記第２の記憶保持部１０８の読出しを行う場合において、第１の拡散層領域１０２と第２の拡散層領域１０３を入れ替えればよい。すなわち、第１の拡散層領域１０２と第２の拡散層領域とに印加する電圧を入れ替えればよい。上述のように、第１の記憶保持部１０７と第２の記憶保持部１０８を選択的に読出すことができ、本発明のメモリ素子は２ビット読出しが可能となるのである。
【００６８】
消去動作
第２の電荷保持部１０８に記憶された情報を消去する場合、図３に示すように、第２の拡散層領域１０３に正電圧（例えば、＋５Ｖ）、第１の拡散層領域１０２に０Ｖ、ゲート電極１０９に負電圧（例えば、−４Ｖ）、Ｐ型半導体基板１０１に正電圧（例えば、＋０．８Ｖ）を印加すればよい。すなわち、一方のＮ型拡散層領域（第１の拡散領域１０２）を基準電圧とし、他方のＮ型拡散層領域（第２の拡散領域１０３）を基準電圧より高い電圧とし、ゲート電極１０９を基準電圧より低い電圧とし、Ｐ型半導体基板１０１を基準電圧より高い電圧とする。なお、各ノードに印加する電圧は相対的なものであるから、Ｐ型半導体基板１０１を基準電圧（０Ｖ）とすれば、上記条件は、第２の拡散層領域１０３が＋４．２Ｖ、第１の拡散層領域１０２が−０．８Ｖ、ゲート電極１０９が−４．８Ｖである場合と等価である。この場合、Ｐ型半導体基板１０１を基準電圧とし、一方のＮ型拡散層領域（第１の拡散層領域１０２）を基準電圧より低い電圧とし、他方のＮ型拡散層領域（第２の拡散層領域１０３）を基準電圧より高い電圧とし、ゲート電極１０９を基準電圧より低い電圧とすると表現することもできる。
【００６９】
なお、本実施の形態の半導体記憶装置をセルアレイ状に配置する場合は、各メモリ素子のＰ型半導体基板を共通とし（すなわち、１個のＰ型半導体基板上にメモリセルアレイを形成するか、もしくは、半導体基板中に共通のＰ型ウェル領域を形成してその上にメモリセルアレイを形成する）、Ｐ型半導体基板の電位を固定して動作させるのが好ましい。なぜなら、共通のＰ型半導体基板は非常に大きな面積のＰＮ接合を有しているから、Ｐ型半導体基板の電位を変動させるとＰＮ接合に纏わる容量を充電するために大きな電流が流れるからである。
【００７０】
図４は、図３の切断面線Ａ−Ａ’における、電子に対するエネルギーダイヤグラム（エネルギーバンド図）を示している。図４（ａ）は、Ｐ型半導体基板１０１に第１の拡散層領域１０２と同じ０Ｖを印加したとき（他のノードの電位は図３と同じ）を表し、図４（ｂ）は、Ｐ型半導体基板１０１に＋０．８Ｖを印加したとき（すなわち図３に示した条件と同じ）を、それぞれ表している。図４中、Ｅｃは伝導電子帯端を、Ｅｖは価電子帯端をそれぞれ表しており、ＥｃとＥｖの間はバンドギャップとなっている。
【００７１】
図４（ａ）の場合、消去動作に必要な正孔を発生させるためには半導体基板１０１と第２の拡散層領域１０３との間には、バンド間トンネルが起きるに足る電位差を与えなければならない。実験の結果、図４（ａ）の場合（すなわち、Ｐ型半導体基板１０１と第１の拡散層領域１０２とは共に０Ｖ、他のノードの電位は図３と同じ）では消去動作は起こらなかった。すなわち、半導体基板１０１と第２の拡散層領域１０３とのＰＮ接合に印加された電圧は、バンド間トンネルが起きるに足らなかった。しかしながら、第１の拡散層領域１０２とＰ型半導体基板１０１との間のＰＮ接合に、順方向電圧（０．８Ｖ）を印加した場合（図３に示した条件）、消去が行なわれた。このことは、消去動作に要する電圧を下げることができることを意味している。
【００７２】
図４（ｂ）に示すように、上記順方向電圧を印加すると、Ｐ型半導体基板１０１のポテンシャルは、点線から実線へと低下する。そのため、第１の拡散層領域１０２からＰ型半導体基板１０１へ電子が注入される（電子１５１）。Ｐ型半導体基板１０１へ注入された電子１５１は、第２の拡散層領域１０３とＰ型半導体基板１０１との間のＰＮ接合に達して電界により加速され、散乱によりエネルギーを失う（電子１５２）。このとき失われたエネルギーは、価電子帯の電子が受け取り、電子１５３と正孔１５４との対を発生させる。かくして第２の拡散層領域１０３とＰ型半導体基板１０１との間のＰＮ接合において正孔が発生し、更に第２の電荷保持部１０８に注入されて消去が行われる。
【００７３】
上記消去動作方法によれば、第２の拡散層領域１０３とＰ型半導体基板１０１に印加する逆方向バイアスが比較的小さい場合であってもホールを発生させ、消去動作が可能となる。それゆえ、メモリ素子の動作電圧を低くすることが可能となる。したがって、低消費電力化、メモリ素子劣化の抑制を実現することができる。
【００７４】
第１の拡散層領域１０２とＰ型半導体基板１０１との間に印加する順方向バイアスは、０．７Ｖ以上の時に消去が行われ、０．７Ｖ未満では全く消去が行われなかった。また、上記順方向バイアスが１Ｖを越えると順方向電流が増大して、消去動作時の消費電流が著しく増大してしまった。したがって、上記順方向バイアスは、０．７Ｖ以上であって、１Ｖ以下であるのが好ましい。
【００７５】
上記消去動作方法において、第１の電荷保持部１０７に記憶された情報を消去する場合は、上記において第１の拡散層領域１０２と第２の拡散層領域９０３の電位を入れ替えればよい。
【００７６】
上記各動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書換え及び読出しを行っているが、ソース電極とドレイン電極を固定して１ビットメモリとして動作させてもよい。この場合、メモリ素子をセルアレイ状に配置したときにソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減できる。
【００７７】
上記各動作方法からみた、ＯＮＯ膜の好ましい膜厚構成を述べる。シリコン酸化膜１０４が５ｎｍ未満であるとき、各電荷保持部に蓄積された電子が散逸して保持特性が悪化する。一方、シリコン酸化膜１０４が１０ｎｍを超えると、メモリ素子の書換え時間が長くなり、かつ、メモリ素子の短チャネル効果が悪化する。したがって、シリコン酸化膜１０４の膜厚は、５ｎｍ〜１０ｎｍであるのが好ましい。
【００７８】
電荷捕獲膜１０６は、２ｎｍ〜１０ｎｍであるのが好ましい。なぜなら、電荷捕獲膜１０６が２ｎｍ未満のときは、膜厚及び膜質を均一にするのが難しいため、保持する電荷量にばらつきが生じ、メモリ素子ごとのばらつきが顕著になる。また、電荷捕獲膜１０６が１０ｎｍを超えると、書換え動作時に電荷保持膜１０６に注入された電荷が十分局在せずに広がって分布するようになる。それゆえ、書込み動作及び消去動作によって捕獲電荷を完全に打ち消すことが困難になる。したがって、電荷捕獲膜１０６の厚さを上記範囲内にすれば、素子ごとのばらつきを抑え、書換え可能回数を多くすることができる。
【００７９】
シリコン酸化膜１０５は、５ｎｍ〜１０ｎｍであるのが好ましい。なぜなら、シリコン酸化膜１０５が５ｎｍ未満のときは、各電荷保持部に蓄積された電子が散逸して保持特性が悪化するからである。また、シリコン酸化膜１０５が１０ｎｍを超えると、メモリ素子の短チャネル効果が悪化する。
【００８０】
本発明のメモリ素子１は、更に、ポケット注入部１２１を設けているのが好ましい。ポケット注入部１２１は、半導体基板１０１と同じ導電型（Ｎチャネル型素子の場合はＰ型）を有し、かつ、その実効不純物濃度は半導体基板１０１より高い。ポケット注入部１２１は、チャネル領域と第１及び第２の拡散層領域１０２、１０３とのＰＮ接合付近に形成されている。
【００８１】
ポケット注入部１２１は、ゲート電極１０９を形成後、例えば、11Ｂ+イオンを１５〜１００ＫｅＶのエネルギー、１×１０13／ｃｍ3〜５×１０13ｃｍ3のドーズ量で、基板に垂直な方向から１５°〜４５°傾斜して注入することにより形成することができる。
【００８２】
ポケット注入部１２１が形成されている場合、該ＰＮ接合のポテンシャル勾配が急峻になるため、ホットエレクトロン又はホットホールの生成が助長され、書換え動作時の電荷注入効率が高くなる。したがって、メモリ素子の書換え速度を早くすることができる。更には、メモリ素子の短チャネル効果を抑制し、より微細化することが可能となる。
（実施の形態２）
本実施の形態の半導体記憶装置を構成するメモリ素子を図５及び図６を用いて説明する。
【００８３】
本実施の形態の半導体記憶装置を構成するメモリ素子は、２ビットの記憶が可能な不揮発性メモリセルとして、図５に示したように、半導体基板１１上に、ゲート絶縁膜１２を介して、通常のトランジスタと同程度のゲート長を有するゲート電極１３が形成されており、ゲート絶縁膜１２及びゲート電極１３の側壁に、サイドウォールスペーサ形状の電荷保持部６１，６２が形成されて構成されている。また、電荷保持部６１，６２のゲート電極１３と反対の側には、それぞれ第1の拡散層領域１７及び第２の拡散層領域１８（ソース／ドレイン領域）が形成されており、このソース／ドレイン領域１７，１８は、ゲート電極１３端部に対して（ゲート電極１３が形成された領域４１から）オフセットされている。
【００８４】
電荷保持部６１，６２は、図５に示すように、シリコン窒化膜１５がシリコン酸化膜１４，１６で挟まれた構造を有しているのが好ましい。シリコン窒化膜１５は、電荷（電子又は正孔）をトラップして蓄積する機能を有している。主として電荷を蓄積するのは、シリコン窒化膜１５のうち、オフセット領域４２上に存する部分である。このように、電荷保持部はシリコン窒化膜１５がシリコン酸化膜１４，１６によって挟まれた構造を有するため、電荷保持部への電荷注入効率が上がり、書換え動作（書込み及び消去動作）の高速化が実現する。
【００８５】
本実施の形態の半導体記憶装置を構成するメモリ素子の電荷保持部は、ゲート絶縁膜とは独立して形成されている。したがって、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。また、ゲート電極の両側に形成された２つの電荷保持部はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。したがって、このメモリトランジスタは、２ビットの記憶が可能で、かつ微細化が容易である。
【００８６】
また、ソース／ドレイン領域１７，１８がゲート電極１３からオフセットされていることにより、ゲート電極１３に電圧を印加したときのオフセット領域４２における反転しやすさを、電荷保持部に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。更に、通常のロジックトランジスタと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。また、構造的に短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００８７】
電荷保持部の構造は、上記の例に限らず、例えば、電荷保持部に電荷を蓄積する機能を有する量子ドットが含まれているものでもよい。また、電荷保持部の形状はサイドウォール形状を有している必要はなく、ゲート電極の両側にあって、その一部が半導体基板１１及びソース／ドレイン領域１７，１８に接していればよい。
【００８８】
このメモリの動作方法は、実施の形態１で説明したものと同様である。また、各動作原理も実施の形態１と同様である。
【００８９】
読出し動作時においては、ゲート電極１３で覆われないチャネル領域（オフセット領域４２）が残されている場合、ゲート電極１３で覆われないチャネル領域においては、電荷保持部６１，６２の余剰電子の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域４２の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域４２の幅を決定することが好ましい。
【００９０】
なお、拡散層領域１７，１８がゲート電極１３端に達している場合、つまり、拡散層領域１７，１８とゲート電極１３とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散層領域１７，１８とゲート電極１３とがオーバーラップしていない（オフセット領域４２が存在する）ほうが好ましい。
【００９１】
図６は、図５で示すメモリ素子で実測した、ゲート長が変化した時の消去能力の変化を示す図である。図６を作成するための実験では、メモリ素子に書込み動作を行った後にメモリ素子の閾値を測定し、続いて上記消去動作方法で消去動作を行った後に再び閾値を測定した。書込み動作を行う前の閾値の初期値は約０．４Ｖであった。書込み動作を行なった後は、ゲート長に関わらずほぼ一定の閾値（０．８５Ｖ）まで閾値が上昇した。一方、消去動作を行った後は、ゲート長が０．５μｍ以下ではほぼ一定の閾値（０．４Ｖ）まで閾値が低下したが、０．６μｍ以上ではゲート長の増大にしたがって急速に消去能力が低下していくことが分かった。このような現象が起きる原因は、以下のように考えられる。図４（ｂ）において、第１の拡散層領域１０２からＰ型半導体基板中１０１に注入された電子１５１は、ゲート長（チャネル長）が十分に短い場合には、第２の拡散層領域１０３とＰ型半導体基板１０１とのＰＮ接合に達することができる。しかし、ゲート長（チャネル長）が長い場合には、電子１５１は再結合などによって失われ、もしくは負電位を持つゲート電極から反発力を受け、上記ＰＮ接合に達する数が著しく減少する。そのため、図６に示すような特性が得られたものと考えられる。これより、このメモリ素子のゲート長は０．５μｍ以下であることが好ましい。このメモリ素子は、既に述べたように特に微細化に適しているのであるが、ゲート長が０．０１５μｍ以下となると、もはやトランジスタ動作自体が困難なものとなる。以上のことを総合して、このメモリ素子のゲート長は０．０１５μｍ以上であって、０．５μｍ以下であることが好ましい。なお、図６に示した現象は、ゲート絶縁膜より上の構造には依存しない。したがって、メモリ素子のゲート長に関する上記条件は、他の実施の形態に記載したメモリ素子においても適用される。
（実施の形態３）
本実施の形態の半導体記憶装置を構成するメモリ素子を図７により説明する。
【００９２】
本実施の形態の半導体記憶装置を構成するメモリ素子の記憶保持部は、フローティングゲートを含んでいる。すなわち、ゲート絶縁膜は、ポリシリコン膜９１２（フローティングゲート）がシリコン酸化膜９１１で覆われた構造になっている。このようなメモリ素子は、フローティングゲート９１２に蓄積された電荷は、フローティングゲート内を自由に移動できるため、１ビット動作となる。しかしながら、実施の形態１で説明したものと同様な方法で消去動作を行うことができるから、メモリ素子の動作電圧を低くすることが可能となる。したがって、低消費電力化、メモリ素子劣化の抑制を実現することができる。
【００９３】
【発明の効果】
以上より明らかなように、第１の発明の半導体記憶装置によれば、上記電界効果トランジスタの電荷保持部に正孔を注入する際に、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に順方向電圧を印加している。したがって、上記順方向電圧を印加しない場合に比べて、上記電荷保持部に正孔を注入するために要する電圧を低くすることができる。それゆえ、半導体記憶装置の動作電圧を低くすることが可能となる。したがって、半導体記憶装置の劣化を抑制し、低消費電力化することができる。
【００９４】
また、第２の発明の半導体記憶装置は、第１の発明の半導体記憶装置において、上記電界効果トランジスタの極性をＰチャネル型としたものである。したがって、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【００９５】
１実施の形態によれば、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合における正孔の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【００９６】
また、１実施の形態によれば、一方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合に流れる順方向電流を、他方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜とのＰＮ接合における電子の発生に十分なだけ得ることができる。同時に、上記順方向電流が、半導体記憶装置の消費電流を著しく増大させることがない。
【００９７】
また、１実施の形態では、上記ゲート電極のゲート長は、０．０１５μｍ以上であって０．５μｍ以下であるから、他方のＮ型又はＰ型拡散層領域とＰ型又はＮ型半導体基板（Ｐ型又はＮ型ウェル領域、Ｐ型又はＮ型半導体膜）とのＰＮ接合において、十分に正孔又は電子が発生し、上記電荷保持部に注入することができる。また、メモリ動作の基本となるトランジスタ動作が確保される。
【００９８】
また、１実施の形態では、電界効果トランジスタは、上記Ｎ型又はＰ型拡散層領域端近傍に上記電荷保持部を２つ備えるから、各端子に適切な電圧を与えて書換え及び読出し動作を行うことにより、特定の側の電荷保持部に蓄積された電荷量を変化させ、かつ該電荷量を検出することができる。すなわち、１つの電界トランジスタで２ビット動作が可能となる。したがって、ビット当りの占有面積を減少して高集積な半導体記憶装置が提供される。
【００９９】
また、１実施の形態によれば、上記ゲート絶縁膜は電荷を捕獲する機能を有する電荷捕獲膜が、絶縁膜で挟まれた積層構造になっている。したがって、電荷捕獲膜が蓄積する電荷が外部に散逸するのを防止し、半導体記憶装置の保持時間を長くすることができる。また、上記電荷保持部は上記電荷捕獲膜内に設けられているおり、上記電荷捕獲膜は絶縁膜を介してゲート電極と半導体基板とに挟まれているので、ゲート電極に印加された電圧により十分強い電界がかかる。そのため、正孔又は電子が該電界に引き込まれて効率よく上記電荷保持部に注入される。したがって、半導体記憶装置の動作速度を上げることができる。
【０１００】
また、１実施の形態によれば、上記電荷捕獲膜を挟む第１及び第２の絶縁膜は、電荷に対するポテンシャル障壁が高く、欠陥準位が少ないシリコン酸化膜からなるので、膜厚が薄くても電荷捕獲膜に蓄積された電荷が外部に散逸するのを防ぐことができる。したがって、半導体記憶装置のゲート絶縁膜を薄くして短チャネル効果を抑え、より微細化することが可能になる。
【０１０１】
また、１実施の形態によれば、シリコン酸化膜からなる上記第１及び第２の絶縁膜の厚さは、いずれも５ｎｍ〜１０ｎｍであるから、半導体記憶装置の保持特性を良好に保ちつつ、かつ、高速な動作速度を維持することができる。
【０１０２】
また、１実施の形態によれば、上記電荷捕獲膜は、電荷をトラップする準位を高密度に有するシリコン窒化膜からなる。したがって、半導体記憶装置のメモリ効果を大きくすることができる。
【０１０３】
また、１実施の形態によれば、シリコン窒化膜からなる上記電荷捕獲膜の厚さが２ｎｍ〜１０ｎｍであるので、素子ごとのばらつきを抑え、書換え可能回数を多くすることができる。
【０１０４】
また、１実施の形態によっても、上記電荷捕獲膜は、シリコン微粒子を内包したシリコン酸化膜からなるため、上記シリコン微粒子に電荷を蓄積してメモリ効果を発現することができる。
【０１０５】
また、１実施の形態によっても、上記電荷捕獲膜は、不純物を注入したシリコン酸化膜からなるため、上記シリコン微粒子に電荷を蓄積してメモリ効果を発現することができる。
【０１０６】
また、１実施の形態によれば、上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜のいずれかと上記Ｎ型拡散層とのＰＮ接合部が急峻になるため、高エネルギー正孔の生成が助長され、書換え動作時の電荷注入効率が高くなる。したがって、半導体記憶装置の書換え速度を早くすることができる。更には、半導体記憶装置の短チャネル効果を抑制し、より微細化することが可能となる。
【０１０７】
また、１実施の形態によれば、上記Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜のいずれかと上記Ｐ型拡散層とのＰＮ接合部が急峻になるため、高エネルギー電子の生成が助長され、書換え動作時の電荷注入効率が高くなる。したがって、半導体記憶装置の書換え速度を早くすることができる。更には、半導体記憶装置の短チャネル効果を抑制し、より微細化することが可能となる。
【０１０８】
また、第３の発明の半導体記憶装置によれば、上記電荷保持部は、上記電荷捕獲膜内であって、上記Ｎ型拡散層領域端近傍のそれぞれに２つ設けられている。そして、上記電界効果トランジスタの電荷保持部に正孔を注入する際に、上記各ノードに上記のような条件で電圧を印加しているので、上記電荷保持部の特定の側を一方向に書換えることができる。更には、上記電界効果トランジスタの電荷保持部に電子を注入する際に、上記各ノードに上記のような条件で電圧を印加しているので、上記特定の側の電荷保持部を上記一方向とは逆方向に書換えることができる。それゆえ、２つの電荷保持部のそれぞれについて独立に両方向の書換えが可能となる。すなわち、半導体記憶装置を２ビット書換え動作させることが可能となる。
【０１０９】
また、上記一方向に書換える際に、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜とのＰＮ接合に順方向電圧を印加している。したがって、上記順方向電圧を印加しない場合に比べて、上記電荷保持部に正孔を注入するために要する電圧を低くすることができる。それゆえ、半導体記憶装置の動作電圧を低くすることが可能となる。したがって、半導体記憶装置の劣化を抑制し、低消費電力化することができる。
【０１１０】
１実施の形態によれば、読出し時において、他方のＮ型拡散層領域から一方のＮ型拡散層領域に電子を移動させている。すなわち、他方のＮ型拡散層領域をソースとし、一方のＮ型拡散層領域をドレインとしている。そのため、一方のＮ型拡散層領域端の近傍に存する電荷保持部の記憶情報に影響されることなく、他方のＮ型拡散層領域端の近傍に存する電荷保持部の記憶情報を検知することができる。すなわち、半導体記憶装置を２ビット読出し動作させることが可能となる。
【０１１１】
また、第４の発明の半導体記憶装置は、第３の発明の半導体記憶装置において、上記電界効果トランジスタの極性をＰチャネル型としたものである。したがって、第１の発明の半導体記憶装置と同様な作用効果を奏する。
【０１１２】
１実施の形態によれば、読出し時において、他方のＰ型拡散層領域から一方のＰ型拡散層領域に電子を移動させている。すなわち、他方のＰ型拡散層領域をソースとし、一方のＰ型拡散層領域をドレインとしている。そのため、一方のＰ型拡散層領域端の近傍に存する電荷保持部の記憶情報に影響されることなく、他方のＰ型拡散層領域端の近傍に存する電荷保持部の記憶情報を検知することができる。すなわち、半導体記憶装置を２ビット読出し動作させることが可能となる。
【図面の簡単な説明】
【図１】 本発明の半導体記憶装置の第１の例を示す要部の概略断面図である。
【図２】 本発明の半導体記憶装置の第１の例の変形を示す要部の概略断面図である。
【図３】 本発明の半導体記憶装置の第１の例の消去動作を説明する図である。
【図４】 図３の切断面線Ａ−Ａ’における、電子に対するエネルギーダイヤグラムである。
【図５】 発明の半導体記憶装置の第２の例を示す要部の概略断面図である。
【図６】 本発明の半導体記憶装置の消去動作における、ゲート長が変化した時の消去能力の変化を示すグラフである。
【図７】 本発明の半導体記憶装置の第３の例を示す要部の概略断面図である。
【図８】 従来の半導体記憶装置を示す要部の概略断面図である。
【符号の説明】
１１、１０１…半導体基板
１２…ゲート絶縁膜
１３、１０９…ゲート電極
１４、１６、１０４、１０５…シリコン酸化膜
１５…シリコン窒化膜
１７、１０２…第１の拡散層領域
１８、１０３…第２の拡散層領域
４１…ゲート電極が形成された領域
４２…オフセット領域
６１、６２…電荷保持部
１０６…電荷捕獲膜
１０７…第１の記憶保持部
１０８…第２の記憶保持部
１２１…ポケット注入部
Claims (17)
- Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜の表面に、２つのＮ型拡散層領域と単一のゲート電極と電荷保持部とを備えた電界効果トランジスタが形成され、
上記電界効果トランジスタのゲート絶縁膜は、
上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜のいずれかに接する第１の絶縁膜と、
上記ゲート電極に接する第２の絶縁膜と、
上記第１の絶縁膜及び第２の絶縁膜に挟まれた電荷捕獲膜とからなり、
上記電荷保持部は上記電荷捕獲膜内に設けられ、
一方のＮ型拡散層領域を基準電圧とし、
他方のＮ型拡散層領域を基準電圧より高い電圧とし、
上記ゲート電極を基準電圧より低い電圧とし、
上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜を基準電圧より高い電圧とすることにより、正孔を上記電荷保持部に注入する半導体記憶装置において、
上記正孔を上記電荷保持部に注入する際において、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴とする半導体記憶装置。 - Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜の表面に、２つのＰ型拡散層領域と単一のゲート電極と電荷保持部とを備えた電界効果トランジスタが形成され、
上記電界効果トランジスタのゲート絶縁膜は、
上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜のいずれかに接する第１の絶縁膜と、
上記ゲート電極に接する第２の絶縁膜と、
上記第１の絶縁膜及び第２の絶縁膜に挟まれた電荷捕獲膜とからなり、
上記電荷保持部は上記電荷捕獲膜内に設けられ、
一方のＰ型拡散層領域を基準電圧とし、
他方のＰ型拡散層領域を基準電圧より低い電圧とし、
上記ゲート電極を基準電圧より高い電圧とし、
上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜を基準電圧より低い電圧とすることにより、電子を上記電荷保持部に注入する半導体記憶装置において、
上記電子を上記電荷保持部に注入する際において、一方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴とする半導体記憶装置。 - 請求項１又は請求項２に記載の半導体記憶装置において、
上記ゲート電極のゲート長は、０．０１５μｍ以上であって０．５μｍ以下であることを特徴とする半導体記憶装置。 - 請求項１乃至３に記載の半導体記憶装置において、
上記電界効果トランジスタは、上記Ｎ型又はＰ型拡散層領域端近傍に上記電荷保持部を２つ備えることを特徴とする半導体記憶装置。 - 請求項１乃至３に記載の半導体記憶装置において、
上記電界効果トランジスタのゲート絶縁膜は、
上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜、Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜のいずれかに接する第１の絶縁膜と、
上記ゲート電極に接する第２の絶縁膜と、
上記第１の絶縁膜及び第２の絶縁膜に挟まれた、電荷を捕獲する機能を有する電荷捕獲膜とからなり、
上記電荷保持部は上記電荷捕獲膜内に設けられたことを特徴とする半導体記憶装置。 - 請求項５に記載の半導体記憶装置において、
上記第１及び第２の絶縁膜はシリコン酸化膜であることを特徴とする半導体記憶装置。 - 請求項６に記載の半導体記憶装置において、
上記第１及び第２の絶縁膜の厚さは、いずれも５ｎｍ〜１０ｎｍであることを特徴とする半導体記憶装置。 - 請求項５に記載の半導体記憶装置において、
上記電荷捕獲膜はシリコン窒化膜であることを特徴とする半導体記憶装置。 - 請求項８に記載の半導体記憶装置において、
上記電荷捕獲膜の厚さは２ｎｍ〜１０ｎｍであることを特徴とする半導体記憶装置。 - 請求項５に記載の半導体記憶装置において、
上記電荷捕獲膜は、シリコン微粒子を内包したシリコン酸化膜であることを特徴とする半導体記憶装置。 - 請求項５に記載の半導体記憶装置において、
上記電荷捕獲膜は、不純物を注入したシリコン酸化膜であることを特徴とする半導体記憶装置。 - 請求項５に記載の半導体記憶装置において、
上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜のいずれかの内部であって、上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜のいずれかと上記Ｎ型拡散層との接合近傍であって、上記ゲート電極下である領域に、高濃度不純物領域が形成されており、
上記高濃度不純物領域におけるＰ型不純物濃度は、上記高濃度不純物領域の周囲の上記Ｐ型半導体基板、Ｐ型ウェル領域、Ｐ型半導体膜におけるＰ型不純物濃度よりも高いことを特徴とする半導体記憶装置。 - 請求項５に記載の半導体記憶装置において、
上記Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜のいずれかの内部であって、上記Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜のいずれかと上記Ｐ型拡散層との接合近傍であって、上記ゲート電極下である領域に、高濃度不純物領域が形成されており、
上記高濃度不純物領域におけるＮ型不純物濃度は、上記高濃度不純物領域の周囲の上記Ｎ型半導体基板、Ｎ型ウェル領域、Ｎ型半導体膜におけるＮ型不純物濃度よりも高いことを特徴とする半導体記憶装置。 - Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜の表面に、２つのＮ型拡散層領域と単一のゲート電極と電荷保持部とを備えた電界効果トランジスタが形成され、
上記電界効果トランジスタのゲート絶縁膜は、
上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜のいずれかに接する第１の絶縁膜と、
上記ゲート電極に接する第２の絶縁膜と、
上記第１の絶縁膜及び第２の絶縁膜に挟まれた電荷捕獲膜とからなり、
上記電荷保持部は上記電荷捕獲膜内であって、上記Ｎ型拡散層領域端近傍のそれぞれに２つ設けられ、
一方のＮ型拡散層領域を基準電圧とし、
他方のＮ型拡散層領域を基準電圧より高い電圧とし、
上記ゲート電極を基準電圧より低い電圧とし、
上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜を基準電圧より高い電圧とすることにより、正孔を他方のＮ型拡散層領域端近傍に存する上記電荷保持部に注入し、
一方のＮ型拡散層領域を基準電圧とし、
他方のＮ型拡散層領域を基準電圧より高い電圧とし、
上記ゲート電極を基準電圧より高い電圧とすることにより、電子を他方のＮ型拡散層領域端近傍に存する上記電荷保持部に注入する半導体記憶装置において、
上記正孔および電子を上記電荷保持部に注入する際において、一方のＮ型拡散層領域と上記Ｐ型半導体基板、半導体基板内に設けられたＰ型ウェル領域又は絶縁体上に配置されたＰ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴とする半導体記憶装置。 - 請求項１４に記載の半導体記憶装置において、
他方のＮ型拡散層領域を基準電圧とし、
一方のＮ型拡散層領域を基準電圧より高い電圧とし、
上記ゲート電極を基準電圧より高い電圧とすることにより、他方のＮ型拡散層領域の近傍に存する電荷保持部における電荷の多寡を読出すことを特徴とする半導体記憶装置。 - Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜の表面に、２つのＰ型拡散層領域と単一のゲート電極と電荷保持部とを備えた電界効果トランジスタが形成され、
上記電界効果トランジスタのゲート絶縁膜は、
上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜のいずれかに接する第１の絶縁膜と、
上記ゲート電極に接する第２の絶縁膜と、
上記第１の絶縁膜及び第２の絶縁膜に挟まれた電荷捕獲膜とからなり、
上記電荷保持部は上記電荷捕獲膜内であって、上記Ｐ型拡散層領域端近傍のそれぞれに２つ設けられ、
一方のＰ型拡散層領域を基準電圧とし、
他方のＰ型拡散層領域を基準電圧より低い電圧とし、
上記ゲート電極を基準電圧より高い電圧とし、
上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜を基準電圧より低い電圧とすることにより、電子を他方のＰ型拡散層領域端近傍に存する上記電荷保持部に注入し、
一方のＰ型拡散層領域を基準電圧とし、
他方のＰ型拡散層領域を基準電圧より低い電圧とし、
上記ゲート電極を基準電圧より低い電圧とすることにより、正孔を他方のＰ型拡散層領域端近傍に存する上記電荷保持部に注入する半導体記憶装置において、
上記電子および正孔を上記電荷保持部に注入する際において、一方のＰ型拡散層領域と上記Ｎ型半導体基板、半導体基板内に設けられたＮ型ウェル領域又は絶縁体上に配置されたＮ型半導体膜との電圧差の絶対値は、０．７Ｖ以上であって１Ｖ以下であることを特徴とする半導体記憶装置。 - 請求項１６に記載の半導体記憶装置において、
他方のＰ型拡散層領域を基準電圧とし、
一方のＰ型拡散層領域を基準電圧より低い電圧とし、
上記ゲート電極を基準電圧より低い電圧とすることにより、他方のＰ型拡散層領域の近傍に存する電荷保持部における電荷の多寡を読出すことを特徴とする半導体記憶装置。
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| US7471568B2 (en) * | 2006-06-21 | 2008-12-30 | Macronix International Co., Ltd. | Multi-level cell memory structures with enlarged second bit operation window |
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| JP5458526B2 (ja) * | 2008-08-08 | 2014-04-02 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| WO2010061754A1 (ja) * | 2008-11-28 | 2010-06-03 | 学校法人 東海大学 | 不揮発性半導体記憶装置及びその製造方法 |
| WO2011148898A1 (ja) * | 2010-05-24 | 2011-12-01 | 国立大学法人東京大学 | 半導体記憶素子の電圧特性調整方法、半導体記憶装置の電圧特性調整方法およびチャージポンプ並びにチャージポンプの電圧調整方法 |
| CN102709291A (zh) * | 2012-05-22 | 2012-10-03 | 上海宏力半导体制造有限公司 | Sonos存储单元及其操作方法、sonos存储器 |
| US9299940B2 (en) * | 2012-11-02 | 2016-03-29 | The Regents Of The University Of California | Carbon nanotube network thin-film transistors on flexible/stretchable substrates |
| CN104241396B (zh) * | 2014-08-27 | 2020-05-15 | 上海华力微电子有限公司 | n沟道SONOS器件及其编译方法 |
| US20160190338A1 (en) * | 2014-12-26 | 2016-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9484072B1 (en) | 2015-10-06 | 2016-11-01 | Nscore, Inc. | MIS transistors configured to be placed in programmed state and erased state |
| US9966141B2 (en) | 2016-02-19 | 2018-05-08 | Nscore, Inc. | Nonvolatile memory cell employing hot carrier effect for data storage |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237580A (ja) | 1987-03-26 | 1988-10-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0458567A (ja) * | 1990-06-28 | 1992-02-25 | Kawasaki Steel Corp | 不揮発性半導体記憶装置 |
| US5357463A (en) * | 1992-11-17 | 1994-10-18 | Micron Semiconductor, Inc. | Method for reverse programming of a flash EEPROM |
| JPH09116119A (ja) | 1995-10-13 | 1997-05-02 | Sony Corp | 不揮発性半導体記憶装置 |
| US6122191A (en) * | 1996-05-01 | 2000-09-19 | Cypress Semiconductor Corporation | Semiconductor non-volatile device including embedded non-volatile elements |
| US5978276A (en) * | 1997-04-11 | 1999-11-02 | Programmable Silicon Solutions | Electrically erasable nonvolatile memory |
| US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6348711B1 (en) * | 1998-05-20 | 2002-02-19 | Saifun Semiconductors Ltd. | NROM cell with self-aligned programming and erasure areas |
| JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| CN1376313A (zh) | 1999-08-27 | 2002-10-23 | 马克罗尼克斯美国公司 | 用于双位存储的非易失性存储器结构及其制造方法 |
| US6049479A (en) * | 1999-09-23 | 2000-04-11 | Advanced Micro Devices, Inc. | Operational approach for the suppression of bi-directional tunnel oxide stress of a flash cell |
| JP4697993B2 (ja) * | 1999-11-25 | 2011-06-08 | スパンション エルエルシー | 不揮発性半導体メモリ装置の制御方法 |
| JP4899241B2 (ja) | 1999-12-06 | 2012-03-21 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
| JP2001196461A (ja) | 2000-01-11 | 2001-07-19 | Sony Corp | 半導体装置及びその製造方法 |
| KR100418718B1 (ko) * | 2000-06-29 | 2004-02-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 소거 방법 |
| US6528845B1 (en) * | 2000-07-14 | 2003-03-04 | Lucent Technologies Inc. | Non-volatile semiconductor memory cell utilizing trapped charge generated by channel-initiated secondary electron injection |
| JP4216483B2 (ja) | 2001-02-15 | 2009-01-28 | 株式会社東芝 | 半導体メモリ装置 |
| JP4815695B2 (ja) * | 2001-05-24 | 2011-11-16 | ソニー株式会社 | 不揮発性半導体メモリ装置の動作方法 |
| US6903977B2 (en) * | 2001-09-25 | 2005-06-07 | Sony Corporation | Nonvolatile semiconductor memory device and method of producing the same |
| JP2003142610A (ja) * | 2001-11-07 | 2003-05-16 | Sony Corp | 不揮発性半導体メモリ装置とその電荷注入方法 |
| KR100720899B1 (ko) | 2001-11-21 | 2007-05-25 | 샤프 가부시키가이샤 | 반도체 기억장치, 그 동작방법, 및 휴대전자기기 |
| JP2003332474A (ja) | 2002-03-04 | 2003-11-21 | Sharp Corp | 半導体記憶装置 |
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