JP4398185B2 - 縦形ｍｏｓトランジスタ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチ構造を有する縦形ＭＯＳトランジスタに関する。
【０００２】
【従来の技術】
図２に従来のトレンチ構造を有する縦形ＭＯＳトランジスタの模式断面図を示す。これはドレイン領域となる第１導電型高濃度基板１上に、より低濃度の第１導電型層２をエピタキシャル成長させた半導体基板を用意し、この半導体基板の表面からボディ領域と称する第２導電型拡散領域３を不純物注入及び１０００℃以上の高温熱処理で形成する。さらに表面からソース領域となる第１導電型高濃度不純物領域７と、ボディ領域の電位をオーミック・コンタクトにより固定させるための第２導電型高濃度ボディコンタクト領域８が形成されている。ここで、この第１導電型のソース領域と第２導電型のボディコンタクト領域は通常は同電位とするため図２のように表面で接触するようにレイアウトとし、同時にこのソース領域上とボディコンタクト領域上に設ける１つのコンタクトホールによって、７と８を電気的に接続している。そしてこの第１導電型のソース領域を貫通して単結晶シリコンをエッチングしてシリコントレンチ９を形成し、このシリコントレンチ内にゲート絶縁膜５及び、ゲート電極となる高濃度不純物を含んだ多結晶シリコン６を埋め込んでいる。またこの半導体基板裏面の第１導電型高濃度領域はドレイン金属電極に接続されている。
【０００３】
以上のような構造により、裏面側の第１導電型高濃度領域及び第１導電型エピタキシャル領域からなるドレイン領域から、表面側の第１導電型高濃度領域からなるソース領域へ流れる電流を、トレンチ側壁のゲート絶縁膜を介して、トレンチ内に埋め込んだゲートで制御する縦形ＭＯＳトランジスタとして機能させることができる。この方法は導電型をＮとＰに逆転させることで、Ｎチャネル型、Ｐチャネル型の両方に対応することができる。
【０００４】
また、このトレンチ構造を有する縦形ＭＯＳトランジスタは、完全に縦方向にチャネルを形成するので、平面方向の微細化技術の適用が可能であるという特徴を有する。そのため微細化技術の発達に伴い、平面的なトランジスタ占有面積が小さくなり、近年素子単位面積当たりに流れるドレイン電流量が増加する傾向にある。
実際には図２のような断面構造を複数折り返して形成する事によりチャネル幅を増やし、ドレイン電流量を増加させ、任意の駆動能力を有するＭＯＳトランジスタとすることになる（例えば、特許文献１参照）。
【０００５】
【特許文献１】
米国特許第４７６７７２２号明細書
【０００６】
【発明が解決しようとする課題】
しかし、このような縦形ＭＯＳトランジスタの構造では、ドレイン電圧がこの縦型MOSトランジスタの耐圧以上になったときに、チャネルとなるボディ領域のゲート酸化膜近傍のドレイン側の端で高電界となりアバランシェ破壊が生じ、電流が流れることになるが、このような破壊が静電気やノイズ等により繰り返し発生した場合、この部分に欠陥や準位が発生し、トランジスタ特性の劣化が生じる。このように従来の構造ではトランジスタ特性の長期信頼性に問題があった。
【０００７】
【課題を解決するための手段】
半眼発明は、高濃度ドレイン領域としての第１の導電型の半導体基板と、前記半導体基板上に形成された低濃度ドレイン領域としての第１の導電型のエピタキシャル成長層と、前記エピタキシャル成長層上に形成された第２の導電型のボディ領域と、前記第２の導電型のボディ領域上の一部の表面に形成された第２の導電型の高濃度ボディコンタクト領域と、前記第２の導電型のボディ領域上であって、前記高濃度ボディコンタクト領域以外の表面に形成された第１の導電型の高濃度ソース領域と、前記第２の導電型のボディ領域及び前記第１の導電型のソース領域を貫通し、前記第１導電型のエピタキシャル成長層の内部に達する深さまで形成された所定の幅を有する第１のシリコントレンチと、前記第１のシリコントレンチと異なる幅を有する第２のシリコントレンチと、前記シリコントレンチの壁面及び底面に沿って形成されたゲート絶縁膜と、 前記ゲート絶縁膜に囲まれるように、前記トレンチ内に埋め込まれた高濃度多結晶シリコンゲートとを、備えたことを特徴とする縦形ＭＯＳトランジスタとした。
【０００８】
以上の構造により、トランジスタに静電気又はノイズが入力した場合、シリコントレンチの深い部分の空乏層が、高濃度ドレイン領域にすぐに到達し、荷電が放出される。つまり、ボディ領域と低濃度ドレイン領域の界面で、かつシリコントレンチを脇部のアバランシュ破壊を起こすことがなくなる。このため、耐久性が長くなる。この理論は、次欄に詳しく述べる。
【０００９】
【発明の実施の形態】
以下に、この発明の実施の形態を図面に基づいて説明する。なおここでは、第１導電型として、N導電型、第２導電型としてP導電型とする例を述べるが、逆の導電型でも同様に実施することができる。
【００１０】
図１は本発明のＮチャネル縦形ＭＯＳトランジスタの断面図である。これはドレイン領域となるＮ導電型高濃度基板１上に、より低濃度のＮ導電型層２(低濃度ドレイン領域)をエピタキシャル成長させ半導体基板を形成する。Ｎ導電型層２の表面からボディ領域となるＰ導電型拡散領域３を不純物注入及び１０００℃以上の高温熱処理で形成する。さらに表面からソース領域となるＮ導電型高濃度不純物領域７と、ボディ領域３の電位をオーミック・コンタクトにより固定させるためのＰ導電型高濃度ボディコンタクト領域８を形成する。図示しないが、ソース領域３とボディ領域８を金属配線で導通させ、これをソース電極とする。また裏面側のＮ導電型高濃度基板１に金属配線を設け、これをドレイン電極とする。
【００１１】
図１に示すように、２つのソース領域７のほぼ中央に、それぞれN導電型層２まで届く第１及び第2のシリコントレンチ９、１０を設ける。第１及び第２のシリコン９と１０の深さ及び幅が異なっている。それぞれのシリコントレンチ９、１０の溝内部には、多結晶シリコンよりなるゲート電極６が、酸化膜よりなるゲート絶縁膜５を介して埋め込まれている。つまり、２つのNチャンネルＭＯＳトランジスタを形成している。
【００１２】
本発明においては、このように２つのトレンチを用意し、幅が狭く深さが浅い方をメインに駆動する（回路としての演算、出力、制御用）トランジスタとして使用し、幅が広く深さが深い方を長期信頼性劣化対策用(静電気及びノイズによる破壊劣化防止用)のトランジスタとして使用する。
【００１３】
本発明では深さが異なる２つのトレンチ９、１０を用いたが、この効果を図３、４に基づいて説明する。通常トレンチ深さが浅い場合と深い場合では高ドレイン電圧時の耐圧及び破壊特性が異なることが知られている。ちなみにここでゲート電圧及びボディ・ソース電圧は０Ｖである。
【００１４】
まず図３を用いてシリコントレンチの溝が浅い場合（第１のシリコントレンチ９）について説明する。図３のような縦形ＭＯＳトランジスタにおいて、ドレイン領域１の電圧を大きくしていった場合、ドレイン領域１−ボディ領域３間及びドレイン領域１−ゲート電極６間にかかる電圧により空乏層４が図３の点線４のように伸びていく。この図３の空乏層４は電圧に対する空乏層４の伸び方に関して３つの種類に分類できる。
【００１５】
第1に第１のシリコントレンチ９直下の空乏層４は、ゲート電極６が０Ｖなので、ドレイン領域１の電圧とエピタキシャル層２（低濃度ドレイン領域）の濃度により決まる空乏層幅で形成される。
【００１６】
第２に第１のトレンチ９から充分離れたエピタキシャル層２−ボディ領域３ジャンクションにおける空乏層４は、ドレイン領域１の電圧とおのおのの濃度により決まる幅で形成される。
【００１７】
第3に、同じエピタキシャル層２−ボディ領域３ジャンクションで、且つ図３の１１Ａ点のようなゲート酸化膜近傍においては、ゲート絶縁膜５を介してゲート電極６の電圧の影響をも受けるため、ボディ領域３側の空乏層４は伸びにくくなる。
【００１８】
従って、図３においては、この３種類の空乏層４の中で最も高電界がかかるのはゲート酸化膜近傍のエピタキシャル層２−ボディ領域３ジャンクションであり、過大なドレイン電極１の電圧印加時にこの部分でアバランシェ破壊が発生し、電流が流れることになる。
【００１９】
通常、縦形ＭＯＳトランジスタの仕様ではこのような過大電圧がかからないように低い電圧が使用条件として設定されるが、実使用上では静電気や様々な電気的ノイズなどによりしばしばこのような破壊現象が発生する。このようなアバランシェ現象が起きた図３の１１Ａ点においてはボディ領域３のシリコン中やゲート絶縁膜５にわずかな欠陥や準位が生じてしまう。このようにゲート絶縁膜５や、電流の経路に欠陥や準位が発生すると、これを介したキャリアの出し入れが起こったり、ここにキャリアがトラップされることにより電位障壁が発生したりする。これにより、リーク電流の増大、閾値電圧や電流駆動能力、耐圧の変化を発生させてしまう。このような現象が繰り返し発生することにより経時的に特性が変動する、もしくは最悪の場合、トランジスタ動作しなくなるといった長期信頼性上の不良につながる。
【００２０】
一方、図４のようにシリコントレンチの深さを深くする（第２のシリコントレンチ１０の場合）と、ドレイン領域１の電圧を大きくした場合にシリコントレンチ１０直下の空乏層４がドレイン領域１（高濃度基板１）に接触し、それ以上空乏層４が伸びにくくなるので図４の１２Ｂ点の電界が高くなる。もしこの点１２Ｂの電界が図３の１１Ａ点よりも高電界になれば、図３のときと異なり、過大なドレイン領域への電圧印加時にこの低濃度ドレイン領域２（エピタキシャル層２）−ドレイン領域１（高濃度基板１）界面においてアバランシェ破壊もしくはツェナー破壊により電流が流れることになる。
【００２１】
この場所でのアバランシェ破壊は先に述べたようなジャンクションやゲート酸化膜の劣化を引き起こす場所ではないので、リーク電流や閾値電圧などの特性変動を引き起こしにくい。さらにツェナー破壊であればより劣化が起こりにくくなる。つまり図４のようにトレンチ深さが深く、破壊がエピタキシャル層−高濃度基板界面で生じる場合は、長期信頼性に優れるという特徴をもつ。但し、図４の構造は図３に比べてゲート電極６と(低濃度)ドレイン領域２とのオーバーラップ容量が増大するので、高周波特性が劣ってしまうという欠点を併せ持つことになる。
【００２２】
本発明では図１のようにシリコントレンチ深さの異なるトランジスタを同じ基板に設けるものである。図３に示されたシリコントレンチ９の溝の浅いトランジスタのゲート絶縁膜５近傍のジャンクション破壊を起こさないように、主に製品の特性を決定するためのメイントランジスタの他に、図４のような溝の深いシリコントレンチ１０を形成することでゲート近傍でのジャンクション耐圧より低い耐圧の部分を故意に設けている。これにより長期的な使用による特性の変動、動作不良を防ぐ効果を得ている。またこのような部分は製品の中の一部にしか設けないので、高周波特性を阻害することはほとんど無い。
【００２３】
また、図１のように同一半導体基板上に深さが異なるシリコントレンチ９、１０を形成するには、トレンチ溝を形成時のシリコンドライエッチング時のマイクロローディング効果を利用している。すなわちシリコントレンチ幅が狭くなるとエッチングのためのイオンの侵入が阻害されエッチングレートが遅くなるためエッチング深さが浅くなるのだが、製品の特性を決定するメインのトランジスタ部分のトレンチ幅は狭くし、故意に低耐圧にする部分はトレンチ幅を広くしている。このようにして異なる深さのシリコントレンチ９、１０を、製造工程を増加させること無く、実現している。
【００２４】
このマイクロローディング効果はエッチング時の条件や狙いトレンチ深さにもよるが、エッチング時のシリコン露出幅が１．０μｍ以下位から観測される。０．８μｍ以下で顕著になる。例えば、エッチング幅が０．８μｍのときと１．３μｍ以上のときのエッチング深さの差は約０．２μｍになる。
【００２５】
第１のシリコントレンチ９のように浅いトレンチ溝を形成する場合（エッチング時の幅を浅く狙う場合）０．８μｍ以下、第２のシリコントレンチ１０のように深く狙う場合は１．５μｍ以上であることが望ましい。またトレンチ幅が大きくなると、それに応じてトレンチを埋め込むための多結晶シリコンも厚く堆積する必要がある。例えば、第１のシリコントレンチ９の幅が０．８μｍ、第２のシリコントレンチ１０の幅が１．８μｍの場合、幅が広い方の第２のシリコントレンチ１０に合わせて１．８μｍ以上の多結晶シリコンを堆積することで第１及び第２のシリコントレンチ９、１０の溝を平坦化することができる。
【００２６】
次に本発明の他の実施例を、図５を基に説明する。図５では溝深さ及び幅の狭い第１のシリコントレンチ９を、駆動能力を決めるメインのトランジスタセル間に配置し、溝幅の広い第２のシリコントレンチ１０を製品チップ外周部に配置する。図５において第２のシリコントレンチ１０には高濃度ソース領域が接続して配置されていないのでこの部分はトランジスタ動作には全く寄与していない。そして、仮にここでアバランシェ破壊による劣化が生じても、トランジスタ性能には全く影響を与えないという利点がある。
【００２７】
更に他の実施例を図６に示す。図６は、１つの縦形ＭＯＳトランジスタの基板表面を示す平面図である。斜線部は、基板表面に設けられた第１および第２のシリコントレンチ９、１０であり、ここでは６箇所の島状の半導体基板表面を残して、エッチングされて溝が設けられている。その溝に、ゲート絶縁膜（酸化膜）を介して、シリコンゲート電極6が埋め込まれている。つまり、ボディコンタクト領域８を取り囲むようにソース領域７が縞状に６箇所設けられている。勿論、ボディコンタクト領域８及びソース領域７の下には、ボディ領域３、低濃度ドレイン領域２及び高濃度ドレイン領域１が設けられている。更に、第１および第２のシリコントレンチ９、１０の下にも低濃度ドレイン領域２及び高濃度ドレイン領域１が設けられている。
【００２８】
この例では、第1及び第２のシリコントレンチ９、１０を、駆動能力を決めるメインのトランジスタセル（図６では、それぞれソース領域７及びボディコンタクト領域８よりなる）間に配置する構造をとっている。図６に示すように、四角型のトランジスタセル（ソース領域７及びボディコンタクト領域８よりなる）の角を面取りした形になっている。これを繰り返し配置することでチャネル幅を大きくする構造である。ソース領域７及びボディコンタクト領域９は結線され、しかもそれぞれも結線されている。チャネル幅は、各ソース領域７の外周長さを足した長さになる。ここで隣り合う（最も近い）トランジスタセル間のトレンチを幅の狭い第１のシリコントレンチ９としており、ここで主に電流が流れる。それに対し斜め方向に配置されるトランジスタセル間のシリコントレンチは、幅の広い第２のシリコントレンチ１０となる。これは、図６より明らかである。つまり、これが幅の広い第２のトレンチである。図６においては１３の長さＡと１４の長さＢにおいてはこのような構造をとることで常に以下の関係が成り立っている。
【００２９】
Ａ＜Ｂ
つまり、ドライエッチングにより、最も近い隣同士のソース領域７間のシリコントレンチの深さは、浅くなり、対角上に形成されたソース領域７間のシリコントレンチの深さは、深くなる。
【００３０】
この第２のシリコントレンチ１０の側壁にも第１のトレンチ側壁と同様に電流が流れるのであるが、全体のチャネル幅に占める割合が少ないので、アバランシェ現象などによりこの部分が劣化しても特性変化に対する影響は少ない。
【００３１】
この構造による利点は、一つにはチップ内に占める第２のシリコントレンチ１０の面積割合が図５に比べ大きく、チップ内に均一に分布しているので、過大なドレイン電圧によって生じる破壊による電流を多く、チップ内で均一に吸収することができるということである。これは例えば局所的な熱の発生とそれによる周辺の特性の変化や破壊を防ぐことにつながる。
【００３２】
二点目としては、トレンチ深さにチップ内ばらつきがある場合においても、常に第２のシリコントレンチ１０において破壊部分を決定することができるということである。例えば図５のように第２のトレンチがチップ外周部にしかない場合では、たまたまトレンチ深さばらつきによりチップ中心のトレンチ深さが深くなったような場合、第１のトレンチと第２のトレンチの深さ関係が逆転することがある。しかし、図６のような構造では常に第１のシリコントレンチ９の近くに第２のシリコントレンチ１０が存在するので、相対的に第２のシリコントレンチ１０の深さが深いという状態をエッチング深さばらつきが大きい場合でも維持できる。
さらに図６においては第１のシリコントレンチ９の側壁面をシリコン単結晶の１００面に、第２のシリコントレンチ１０の側壁面をシリコン単結晶の１１０面にすることが望ましい。これは主表面が１００面であるシリコン基板において、図６のトランジスタセルの平面的な向きを調整することで容易に実現することができる。
【００３３】
一般にＭＯＳトランジスタにおいてチャネル面が１１０面の場合、１００面に比べゲート酸化膜が厚くなる、移動度が小さくなる、閾値電圧が高くなることなどの現象が生じ駆動能力が小さくなることが分かっている。これは結晶面の原子密度の違いなどによる。縦形ＭＯＳトランジスタにおいて、先に述べたような方法でトレンチ側壁面、すなわちチャネル面を調整することにより、第２のシリコントレンチ１０で駆動されるトランジスタの駆動能力が小さくなるので、この部分でのアバランシェ現象などによる特性劣化の影響をより少なくすることができる。
【００３４】
ここで図６においてトランジスタセルを方形にした場合においても、トランジスタセルの向かい合う角同士の幅は第１のトレンチ幅より大きくなるので今まで述べたと同様の効果が得ることはできる。しかしこの場合は角部の応力集中などによるリーク特性の劣化など、別の好ましくない現象が生じるのでセル構造の採用としては適切ではない。つまりトランジスタセルの角部を面取りしたような図６の構造では、角部の先鋭化による特性劣化をも未然に防ぐという利点も持っている。
【００３５】
このように本発明においては図５、図６のような構造をとることにより縦形ＭＯＳトランジスタの特性劣化を防ぎ、高い長期信頼性を確保することができるが、図５と図６を組み合わせる事もでき、それにより、より本発明の効果が高くなることはいうまでもない。
【００３６】
【発明の効果】
本発明によれば、縦形ＭＯＳトランジスタの特性劣化や長期信頼性不良を防ぐことができ、高信頼性の縦形ＭＯＳトランジスタを提供できる。
【図面の簡単な説明】
【図１】 本発明の縦形ＭＯＳトランジスタの断面図である。
【図２】 従来の縦形ＭＯＳトランジスタの断面図である。
【図３】 トレンチが浅い場合の縦形ＭＯＳトランジスタの動作を示す断面図である。
【図４】 トレンチが深い場合の縦形ＭＯＳトランジスタの動作を示す断面図である。
【図５】 本発明の縦形ＭＯＳトランジスタの実施例の断面図である。
【図６】 本発明の縦形ＭＯＳトランジスタの別の実施例の平面図である。

Claims (5)

1. 高濃度ドレイン領域となる第１の導電型の半導体基板と、
   前記半導体基板上に形成された、低濃度ドレイン領域となる第１の導電型のエピタキシャル成長層と、
   前記エピタキシャル成長層上に形成された第２の導電型のボディ領域と、
   前記第２の導電型のボディ領域上の一部の表面に形成された第２の導電型の高濃度ボディコンタクト領域と、
   前記第２の導電型のボディ領域上であって、前記高濃度ボディコンタクト領域以外の表面に形成された第１の導電型の高濃度ソース領域と
   前記第２の導電型のボディ領域及び前記第１の導電型の高濃度ソース領域を貫通し、前記第１導電型のエピタキシャル成長層の内部に達する深さまで形成された所定の幅を有する第１のシリコントレンチと、
   前記第１のシリコントレンチよりも深く形成された第２のシリコントレンチと、
   前記第１および第２のシリコントレンチの壁面及び底面に沿って形成されたゲート絶縁膜と、
   前記ゲート絶縁膜に囲まれるように、前記第１および第２のトレンチ内に埋め込まれた高濃度多結晶シリコンゲートと、を備えており、
   前記第２のシリコントレンチに対し、前記高濃度ボディコンタクト領域が接していて、前記高濃度ソース領域が接していない縦形ＭＯＳトランジスタ。
2. 前記第２のシリコントレンチが前記半導体基板の外周部に配置されている請求項１記載の縦形ＭＯＳトランジスタ。
3. 前記第１のシリコントレンチのトレンチ幅が０．８μｍ以下であり、
   前記第２のシリコントレンチのトレンチ幅が１．５μｍ以上である請求項１記載の縦形ＭＯＳトランジスタ。
4. 高濃度ドレイン領域となる第１の導電型の半導体基板と、
   前記半導体基板上に形成された、低濃度ドレイン領域となる第１の導電型のエピタキシャル成長層と、
   前記エピタキシャル成長層上に形成された第２の導電型のボディ領域と、
   前記第２の導電型のボディ領域上の一部の表面に形成された第２の導電型の高濃度ボディコンタクト領域と、
   前記第２の導電型のボディ領域上であって、前記高濃度ボディコンタクト領域以外の表面に形成された第１の導電型の高濃度ソース領域と
   前記第２の導電型のボディ領域及び前記第１の導電型の高濃度ソース領域を貫通し、前記第１導電型のエピタキシャル成長層の内部に達する深さまで形成された所定の幅を有する第１のシリコントレンチと、
   前記第１のシリコントレンチよりも深く形成された第２のシリコントレンチと、
   前記第１および第２のシリコントレンチの壁面及び底面に沿って形成されたゲート絶縁膜と、
   前記ゲート絶縁膜に囲まれるように、前記第１および第２のトレンチ内に埋め込まれた高濃度多結晶シリコンゲートと、を備えており、
   平面的な形状において、前記第２の導電型の高濃度ボディコンタクト領域が方形であり、
   前記高濃度ソース領域が前記高濃度ボディコンタクト領域を囲み、外周が八角形であり、前記高濃度ボディコンタクト領域及び前記高濃度ソース領域からなる単位セルが平面的にシリコントレンチを介して繰り返し配置され、
   前記高濃度ソース領域の外周の８つの辺のうち前記高濃度ボディコンタクト領域と平行な４辺と接するシリコントレンチが前記第１のシリコントレンチを成し、
   前記高濃度ソース領域の外周の８つの辺のうち前記高濃度ボディコンタクト領域と平行とならない４辺と接するシリコントレンチが前記第２のシリコントレンチを成す縦形ＭＯＳトランジスタ。
5. 前記第１のシリコントレンチのトレンチ側壁の結晶面が１００面であり、
   前記第２のシリコントレンチのトレンチ側壁の結晶面が１１０面である請求項４に記載の縦形ＭＯＳトランジスタ。

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