JP4398312B2 - 半導体スイッチの制御装置 - Google Patents

Description

本発明は、直流電源と負荷との間に配置して該負荷のオン、オフ操作を行う半導体スイッチを短絡電流から保護する半導体スイッチの制御回路に係り、特に、同一の直流電源に対して、複数の負荷及び複数の半導体スイッチが設置された場合において、短絡接地が発生した回路を特定して遮断する技術に関する。

例えば、車両に搭載されるパワーウインド駆動用モータ、或いはランプ類等の負荷は、バッテリより供給される直流電圧を、ＭＯＳＦＥＴ等の半導体スイッチをオン、オフ動作させることにより、その駆動、停止が制御される。

また、負荷に過電流が流れた場合には、いち早く半導体スイッチをオフとして、回路及び負荷を保護するための過電流保護装置が搭載されている。このような過電流保護装置として、例えば、特開２０００−２５３５６０号公報（特許文献１）に記載されたものが知られている。

図６は、特許文献１に記載された過電流保護装置の構成を示す回路図である。同図に示すように、この過電流保護装置は半導体スイッチとして、マルチソースを形成する２つのＮ型ＭＯＳ−ＦＥＴ（ＴＡ），（ＴＢ）を有しており、各ＭＯＳ−ＦＥＴ（ＴＡ），（ＴＢ）のドレインは、直流電源ＶＢのプラス側端子に接続されている。

また、ＭＯＳＦＥＴ（ＴＡ）のソースは負荷（ＲＬ）を経由して、電源ＶＢのマイナス端子（グランド）に接続される。一方、ＭＯＳＦＥＴ（ＴＢ）のソースは抵抗Ｒｒを経由して接地される。抵抗Ｒｒには、ランプ負荷等の過渡時に発生する突入電流に対応して、過渡成分抵抗Ｒ１０が並列に配置されている。

また、ＭＯＳＦＥＴ（ＴＡ）のソース電圧ＶSAと、ＭＯＳＦＥＴ（ＴＢ）のソース電圧ＶSBの電圧レベルを比較する比較器ＣＭＰ１０と、該比較器ＣＭＰ１０の出力側に設けられたラッチＤＦ１００を備えており、ラッチＤＦ１００の出力端子は、アンド回路ＡＮＤ１００の一方の入力端子に接続されている。

更に、ＭＯＳＦＥＴ（ＴＡ），（ＴＢ）をオン、オフ操作するためのスイッチＳＷ１００及び抵抗Ｒ１０２を有しており、スイッチＳＷ１００の一端側は電源ＶＢに接続され、他端側、即ち抵抗Ｒ１０２との接続点は、アンド回路ＡＮＤ１００の他方の入力端子に接続されている。

アンド回路ＡＮＤ１００の出力端子は、ドライバー回路１００に接続され、該ドライバー回路１００の出力端子は、抵抗Ｒ１００を介してＭＯＳＦＥＴ（ＴＡ），（ＴＢ）のゲートに接続されている。

過渡成分抵抗Ｒ１０は、負荷ＲＬに突入電流が流れる期間、即ちスイッチＳＷ１００が投入された時点より一定時間だけ接続され、その後、回路から切り離される。ラッチＤＦ１００はスイッチＳＷ１００がオフのときリセットされ、その出力信号はＨレベルとなる。

以下、動作について説明する。スイッチＳＷ１００が投入されるとアンド回路ＡＮＤ１００の２つの入力信号がＨレベルとなるので、その出力信号がＨレベルとなり、ドライバー回路１００がチャージポンプ電圧を、マルチソースＦＥＴのゲートＧ（各ＭＯＳＦＥＴ（ＴＡ），（ＴＢ）に共通のゲート）に供給する。

これにより、各ＭＯＳＦＥＴ（ＴＡ），（ＴＢ）はオン状態となり、ＭＯＳＦＥＴ（ＴＡ）を介して負荷電流ＩＤが流れ、同時に、ＭＯＳＦＥＴ（ＴＢ）を介してReference電流Ｉrefが流れる。

ここで、ＭＯＳＦＥＴ（ＴＢ）は、ＭＯＳＦＥＴ（ＴＡ）と同一の特性で、チャンネル幅が通常、ＭＯＳＦＥＴ（ＴＡ）の１０００〜２０００分の１に設定されている。従って、（ＴＡのチャンネル幅）／（ＴＢのチャンネル幅）＝ｎとすると、ｎ＝１０００〜２０００程度である。そして、ＭＯＳＦＥＴ（ＴＡ）及び（ＴＢ）のソース電圧をそれぞれＶSA、ＶSBとすると、ＶSA＝ＶSBのとき、負荷電流ＩＤは、ＩＤ＝ｎ＊Ｉrefとなる。

電圧ＶSAの大きさは、負荷抵抗ＲＬの大きさに依存し、ＶSBの大きさは抵抗Ｒｒ、或いは抵抗Ｒｒと過渡成分抵抗Ｒ１０の並列合成抵抗に依存する。配線及び負荷が正常の状態では、突入電流期間を含めＶSA＞ＶSBとなるように、抵抗Ｒｒ及び過渡成分抵抗Ｒ１０が設定されている。従って、正常状態では比較器ＣＭＰ１０の出力信号はＬレベルに保持される。

ここで、何らかの原因でＭＯＳＦＥＴ（ＴＡ）と負荷ＲＬの間の配線が短絡接地されると、電流ＩＤが急激に増大し、ＶSA＜ＶSBとなり、比較器ＣＭＰ１０の出力信号がＨレベルに変化し、ラッチＤＦ１００の出力信号がＬレベルへと切り替わる。これにより、アンド回路ＡＮＤ１００出力がＬレベルとなり、ドライバー１００の出力が接地され、マルチソースＦＥＴのゲートＧは抵抗Ｒ１００を経由して接地され、ＭＯＳＦＥＴ（ＴＡ），（ＴＢ）がオフとなる。これにより、ＭＯＳＦＥＴ（ＴＡ）に流れる短絡電流が遮断され、配線およびＭＯＳＦＥＴ（ＴＡ）を保護することができる。

図７は、突入電流が流れていないとき、即ち負荷ＲＬが定常状態にあるときに、ＭＯＳＦＥＴ（ＴＡ）と負荷ＲＬとの間の配線が短絡接地したときの電流ＩＤの変化を示す特性図である。

図示のように、定常状態の負荷電流ＩＤが流れているときに、ポイントＡ１となる時刻で短絡接地が発生すると電流ＩＤは急激に増加し始める。電流ＩＤが流れる配線の抵抗をＲｗ、インダクタンスをＬｗ、ＭＯＳＦＥＴ（ＴＡ）のドレイン〜ソース間抵抗をＲonＡ、電源電圧をＶＢ、電源の内部抵抗をＲbattとすると、短絡時に流れる電流ＩＤは、下記（１）式で示す電流値ＩＤ１を目標値として、（２）式で表される時定数τ１の指数関数曲線で増加する。

ＩＤ１＝ＶＢ／（ＲonＡ＋Ｒｗ＋Ｒbatt）・・・（１）
τ１＝Ｌｗ／（ＲonＡ＋Ｒｗ＋Ｒbatt）・・・（２）
そして、ポイントＡ２となる時刻を超えると、ＩＤ≧ｎ＊Ｉrefとなり、マルチソースＦＥＴは遮断される。この際、マルチソースＦＥＴのゲートＧが抵抗Ｒ１００を介して接地され、ゲートＧに蓄積されていた電荷が放電される。この際、ゲート容量をＣｇとすると、放電時定数はＣｇ＊Ｒ１００となる。

ＭＯＳＦＥＴ（ＴＡ）のゲート〜ソース間電圧ＶＧSAは遮断前には約１０Ｖ程度に達しているので、ゲート電荷の放電が完了するまでには有限の時間が必要となる。放電によりゲート〜ソース間電圧ＶＧSAが低下すると、ＭＯＳＦＥＴ（ＴＡ）のドレイン〜ソース間抵抗ＲonＡが増大する。

即ち、ポイントＡ２となる時刻までは抵抗ＲonＡ一定であるが、Ａ２を過ぎるとＲonＡが増大して、上記の（１）式に示す電流ＩＤ１が小さくなり、同時に時定数τ１も小さくなるので、指数関数からずれてほぼ直線的に増加してポイントＡ３となる時刻にてピークに達する。マルチソースＦＥＴのゲート電荷放電が早いほど、即ち、抵抗Ｒ１００が小さいほどポイントＡ３に早く到達し、電流ＩＤのピークは低くなる。ＲonＡは増大を継続するので、ポイントＡ３を過ぎると、電流ＩＤは減少し、ポイントＡ４となる時刻にてゼロになる。

図８は、スイッチＳＷ１をオンとした直後の過渡期間、即ち抵抗Ｒｒに過渡成分抵抗Ｒ１０が並列接続されているときに短絡接地が発生した場合の、電流ＩＤの変化を示す特性図である。同図にて２点鎖線で示す曲線は、短絡接地が発生しない正常な状態における電流ＩＤの変化を示している。電流ＩＤはいわゆる突入電流であり、ピークでは定常状態の電流ＩＤに比べて５〜１０倍となる電流値にまで達する。

そして、この突入電流が短絡電流と誤判定されることを防ぐために、短絡電流判定値（ｎ＊Ｉref）は突入電流ピークより大きな値に設定される。つまり、図８中で、（ｎ＊Ｉref）を示す一点鎖線は、二点鎖線で示す突入電流のピーク値よりも大きくなるように設定されている。ここで、Reference電流Ｉrefを大きく設定するために、抵抗Ｒｒに対して並列に過渡成分抵抗Ｒ１０が一定時間（突入電流期間）加えられる。

図８のポイントＢ１で短絡接地が発生すると電流ＩＤが急激に増大し、ポイントＢ２にてマルチソースＦＥＴが遮断され、電流ＩＤはポイントＢ３まで上昇し、その後減少する。動作は上述した図７の場合と似ている。ポイントＢ１〜Ｂ４は、図７のポイントＡ１〜Ａ４に対応する。

相違点としては、電流Ｉrefの大きさである。図８では（ｎ＊Ｉref）が突入電流を上回る値に設定されるため、マルチソースＦＥＴ遮断時、即ちポイントＢ２における電流ＩＤが大きくなり、短絡電流のピーク値（ポイントＢ３）が大きくなる。ＭＯＳＦＥＴ（ＴＡ）がオンとなっているポイントＢ２までは、ドレイン〜ソース間電圧が小さな値となり、大電流が流れてもＭＯＳＦＥＴ（ＴＡ）の電力損失は小さい。

そして、ポイントＢ２を過ぎると、ＭＯＳＦＥＴ（ＴＡ）がオフとなるので、ドレイン〜ソース間電圧が増加する。この状態で大電流が流れるとＭＯＳＦＥＴ（ＴＡ）の電力損失が大きくなる。図７では、ポイントＡ３における短絡電流ピーク値が小さいので、電力損失は比較的小さいが、図８の場合では、ポイントＢ２を経過した後の電流ＩＤが大きくなるので、ＭＯＳＦＥＴ（ＴＡ）の電力損失が大きな値になり、チャンネル温度を上昇させる。短絡電流が流れる期間Ｂ１〜Ｂ４は、３００μsec以下の短い時間であるので、ＭＯＳＦＥＴ（ＴＡ）のチャンネル温度上昇は過渡熱抵抗で規制される。

この時間帯の過渡熱抵抗はチップサイズで決まるので、短絡電流によるチャンネル温度上昇を抑制するには大きなチップサイズの素子を使用しなければならない。言い換えれば、小さなチップサイズの素子は使用できないことになり、設計自由度を制限し、コストアップの要因となる。

また、過電流判定値Ｉrefのばらつきの問題があり、突入電流による誤遮断を回避するためには突入電流判定値の精度を上げるか、或いは突入電流ピークと判定値の間隔を十分に開けるかの対策を採る必要がある。どちらの方法も最終的にはコストアップを招く要因となる。その他の方法として、半導体素子の過熱を検出して電流を遮断する過熱遮断機能を付加してＭＯＳＦＥＴを保護する方法もあるがこの方法についても同様にコストアップを伴う。

更に、電気機器等の負荷が複数存在する場合には、負荷の個数に応じたチャンネル数となる回路を設ける必要がある。このため、装置構成が大規模化するという問題が生じる。
特開２０００−２５３５６０号公報

上述したように、従来における過電流保護装置では、正常な状態である突入電流と異常な状態である短絡電流の識別が、ＭＯＳＦＥＴを流れる電流レベルの違いを検出して行われるので、突入電流ピークが大きくなると判定値に達するまでの時間が長くなり、そのために短絡判定が遅れてしまい、短絡電流の遮断タイミングが遅れてしまう。これにより、半導体素子の電力損失が増大し、その結果として素子の温度上昇を大きくしてしまうという問題が発生する。

更に、特許文献１に開示された技術では、直流電源に接続するＦＥＴチャンネルが複数存在する場合の動作については言及されていない。

本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、短絡電流と突入電流の識別精度を高めると同時に、短絡電流の発生を検出するまでの判定時間をできるだけ短くすることにより、短絡電流発生時における回路の遮断を早め、半導体スイッチでの電力損失及び温度上昇を最小限とすることのできる半導体スイッチの制御装置を提供することにある。

また、同一の直流電源に対して半導体スイッチ及び負荷を備えた負荷回路が複数個が接続されている場合に、このうちいずれかの負荷回路にて短絡接地が発生した際に、これを特定して短絡接地が発生している負荷回路のみを遮断することのできる半導体スイッチの制御装置を提供することを目的とする。

上記目的を達成するため、本願請求項１に記載の発明は、負荷及び該負荷をオン、オフ操作する半導体スイッチを備えた複数の負荷回路と、前記各負荷回路と直流電源とを連結する各負荷回路共通の電源配線とを備え、短絡接地が発生した際に前記半導体スイッチを遮断することにより回路を保護する機能を具備した半導体スイッチの制御装置において、前記電源配線に発生する逆起電力を検出する逆起電力検出手段を有し、前記各負荷回路は、該負荷回路に流れる負荷電流の急激な増加を検出する手段を備え、該手段にて負荷電流の急激な増加が検出され、且つ、前記逆起電力検出手段にて所定の閾値を超える逆起電力の発生が検出された際に、該負荷回路が有する前記半導体スイッチを遮断することを特徴とする。

請求項２に記載の発明は、負荷及び該負荷をオン、オフ操作する半導体スイッチを備えた複数の負荷回路と、前記各負荷回路と直流電源とを連結する各負荷回路共通の電源配線とを備え、短絡接地が発生した際に前記半導体スイッチを遮断することにより回路を保護する機能を具備した半導体スイッチの制御装置において、前記電源配線に発生する逆起電力を検出する逆起電力検出手段を有し、前記各負荷回路は、前記半導体スイッチの両端電圧を検出する両端電圧検出手段と、前記両端電圧検出手段にて、前記半導体スイッチの両端電圧が所定のレベル以上となったことが検出され、且つ、前記逆起電力検出手段により、前記電源配線に所定の閾値以上の逆起電力が発生していると判断された際に、前記半導体スイッチを遮断する制御を行う制御手段と、を備えたことを特徴とする。

請求項３に記載の発明は、前記両端電圧検出手段は、第１の抵抗と第２の抵抗の直列接続回路と、前記半導体スイッチの両端電圧と前記第１の抵抗に生じる電圧が等しくなるように前記直列接続回路に流れる電流を調整する増幅器とを有し、前記第１の抵抗と第２の抵抗の抵抗値の比率に基づいて、前記第２の抵抗に前記半導体スイッチの両端電圧を増幅した電圧を発生させ、この増幅電圧と所定レベルの電圧とを比較することにより、前記半導体スイッチの両端電圧が所定のレベル以上となったか否かを判断することを特徴とする。

請求項４に記載の発明は、前記逆起電力検出手段は、前記電源配線の前記半導体スイッチ側の端部とグランドとの間に設けられる基準電圧生成用抵抗及びコンデンサの直列接続回路を有し、前記コンデンサと前記基準電圧生成用抵抗との接続点に生じる電圧を基準電圧とし、前記電源配線の一端に生じる電圧と、前記基準電圧との差分電圧が所定の閾値電圧を超えた際に、前記複数の負荷回路のうちの少なくとも一つにて短絡接地が発生しているものと判断することを特徴とする。

請求項５に記載の発明は、前記逆起電力検出手段は、前記基準電圧との差分電圧が前記所定の閾値電圧を超えた際に、この旨を示す逆起電力発生信号を出力すると共に、該逆起電力発生信号の出力を所定時間継続させるためのタイマ手段を備えることを特徴とする。

請求項６に記載の発明は、前記制御手段は、 前記両端電圧検出手段にて、前記半導体スイッチの両端電圧が所定のレベル以上となったことが検出され、且つ、前記逆起電力検出手段により、前記電源配線に所定の閾値以上の逆起電力が発生していると判断された際に、前記半導体スイッチのゲートをグランドに接続する接地用スイッチ手段を備えたことを特徴とする。

請求項７に記載の発明は、前記半導体スイッチは、ＭＯＳＦＥＴであり、前記半導体スイッチの両端電圧は、前記ＭＯＳＦＥＴのドレイン、ソース間電圧であることを特徴とする。

請求項８に記載の発明は、前記直流電源は、車両に搭載されるバッテリであり、前記負荷は、車両に搭載される電気機器であることを特徴とする。

本発明に係る半導体スイッチの制御装置では、一つの電源配線から複数に分岐して接続される各負荷回路のうち、いずれかの負荷回路にて短絡接地が発生した際には、確実にこれを検出して短絡接地の発生している負荷回路のみを遮断することができる。

即ち、各負荷回路のうちのいずれかにて短絡接地が発生した場合には、電源配線に生じる逆起電力を逆起電力検出手段にて検出することにより、いち早く短絡接地の発生を検出することができ、更に、各負荷回路に流れる負荷電流の急激な増加を検出することにより、短絡接地が発生した負荷回路を特定することができる。そして、この特定された負荷回路のみを遮断するので、半導体スイッチ及び回路を確実に短絡電流から保護することができると共に、短絡接地が発生していない他の負荷回路をそのまま駆動させ続けることができる。

また、電源配線に生じる逆起電力の大きさが所定の閾値を超えたことを条件として短絡接地の発生を検出するので、電源投入時に生じる突入電流により回路が誤遮断するというトラブルの発生を回避することができる。

従って、高速遮断でありながら、信頼性の高い半導体スイッチの保護装置を実現することができる。

以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の一実施形態に係る半導体スイッチの制御装置の構成を示す回路図である。同図に示すようにこの制御装置は、例えば車両に搭載されるバッテリである直流電源ＶＢと、該直流電源ＶＢより駆動電力が供給されて駆動する複数の負荷回路、即ち第１の負荷回路１０、及び第２の負荷回路１０ａを備えている。なお、本実施形態では、一例として２つの負荷回路１０，１０ａを有する場合を示しているが、３以上の負荷回路を備えることも可能である。

第１の負荷回路１０は、車両に搭載されるモータ或いはランプ等の負荷１１と、該負荷１１と直流電源ＶＢとの間に介置されて負荷１１の駆動、停止を操作する半導体スイッチとしてのＭＯＳＦＥＴ（Ｔ１）を備えている。また、後述する図２に示すように、ＭＯＳＦＥＴ（Ｔ１）と負荷１１との間の配線は、抵抗Ｒw2及びインダクタンスＬ２を有している。

そして、図１に示すＭＯＳＦＥＴ（Ｔ１）のドレインは、ポイントＰ１に連結され、更に、このポイントＰ１は、抵抗Ｒw1及びインダクタンスＬ１を有する電源配線２１を介して、電源ＶＢのプラス側端子に接続されている。同様に、第２の負荷回路１０ａが有するＭＯＳＦＥＴ（Ｔ１ａ）のドレインもポイントＰ１に連結されている。つまり、各負荷回路１０，１０ａに対し、ポイントＰ１から直流電源ＶＢまでの間の配線（電源配線２１）は共通とされている。

また、ポイントＰ１には、電源配線２１に発生する逆起電力Ｅ１を検出するための逆起電力検出回路１２が接続されている。

負荷１１の駆動、停止を切り替えるためのＭＯＳＦＥＴ（Ｔ１）のドレイン及びソース、即ちポイントＰ１及びＰ２はそれぞれＶDS検出回路１３に接続されており、その出力信号及び前述した逆起電力検出回路１２の出力信号は、制御手段１７が有するアンド回路ＡＮＤ２の２つの入力端子にそれぞれ供給されるようになっている。

逆起電力検出回路１２は、電源配線２１に発生する逆起電力Ｅ１の大きさが所定の閾値電圧を超えた場合にＨレベルの信号を出力し、他方、ＶDS検出回路１３はＭＯＳＦＥＴ（Ｔ１）のドレイン〜ソース電圧ＶDSが所定の電圧を超えた際にＨレベルの信号が出力されるので、これらの条件が満足した場合に、アンド回路ＡＮＤ２の出力信号がＨレベルとなる。

アンド回路ＡＮＤ２の出力端子は、ラッチＤＦ１に接続され、該ラッチＤＦ１の出力「＋Ｑ」はＭＯＳＦＥＴ（Ｔ３；接地用スイッチ手段）のゲートに接続され、出力「−Ｑ」はアンド回路ＡＮＤ１の一方の入力端子に接続される。また、アンド回路ＡＮＤ１の他方の入力端子は、スイッチＳＷ１と抵抗Ｒ６との接続点に接続され、スイッチＳＷ１の他方の端子はポイントＰ１に接続され、抵抗Ｒ６の他方の端子はグランドに接続されている。

更に、アンド回路ＡＮＤ１の出力端子は、ドライバー回路１４に接続され、その出力端子は、ＭＯＳＦＥＴ（Ｔ１）のゲート、及びＭＯＳＦＥＴ（Ｔ３）のドレインに接続されている。また、ＭＯＳＦＥＴ（Ｔ３）のソースは、グランドに接続されている。

ラッチＤＦ１は、スイッチＳＷ１がオフ状態のときにリセットされ、該ラッチＤＦ１からは２種類の信号、「−Ｑ」及び「＋Ｑ」が出力される。−Ｑ出力はリセットされるとＨレベルとなる信号であり、アンド回路ＡＮＤ１の一方の入力端子に入力される。また、＋Ｑ出力はリセットされるとＬレベルとなる信号であり、ＭＯＳＦＥＴ（Ｔ３）のゲートに入力される。

また、図１中の第２の負荷回路１０ａは、第１の負荷回路１０と同一構成を有しており、逆起電力検出回路１２が共通である点以外は同一の回路であるので、各構成要素にサフィックス「ａ」を付して示し、その構成説明を省略する。

図２は、第１の負荷回路１０が有するＶDS検出回路１３、及び逆起電力検出回路１２の詳細な回路構成を示す説明図である。同図に示すように、ＶDS検出回路１３は、ポイントＰ１とグランドとの間に設けられる抵抗Ｒ１２，Ｒ７の直列接続回路、及び抵抗Ｒ８（第１の抵抗），Ｒ９（第２の抵抗）の直列接続回路を備えている。

また、比較器ＣＭＰ１を備えており、このマイナス側入力端子は抵抗Ｒ１２とＲ７との接続点が接続され、プラス側入力端子は、ＭＯＳＦＥＴ（Ｔ４）と抵抗Ｒ９との接続点が接続されている。そして、比較器ＣＭＰ１の出力端子は、抵抗Ｒ１３を介して電源＋５Ｖに接続され、且つアンド回路ＡＮＤ２の一方の入力端子に接続されている。

更に、抵抗Ｒ８とＲ９との間には、ＭＯＳＦＥＴ（Ｔ４）が設けられており、そのゲートはアンプＡＭＰ１（増幅器）の出力端子に接続されている。該アンプＡＭＰ１のプラス側入力端子は抵抗Ｒ１０を介してＭＯＳＦＥＴ（Ｔ４）のドレインに接続され、マイナス側入力端子は抵抗Ｒ１１を介してＭＯＳＦＥＴ（Ｔ１）のソース（Ｐ２）に接続されている。なお、抵抗Ｒ１１と抵抗Ｒ１０の抵抗値は同一としている。

逆起電力検出回路１２は、抵抗Ｒ２，Ｒ１（基準電圧生成用抵抗）及びコンデンサＣ１の直列接続回路を有しており、抵抗Ｒ２の一端がポイントＰ１に接続され、コンデンサＣ１の一端がグランドに接続されている。

また、ＭＯＳＦＥＴ（Ｔ２）を備えており、そのソースは抵抗Ｒ１とコンデンサＣ１との接続点に接続され、ゲートは抵抗Ｒ１とＲ２との接続点に接続されている。更に、ドレインは、抵抗Ｒ３，Ｒ４の直列接続回路を介してグランドに接続されており、抵抗Ｒ３とＲ４の接続点はタイマー１５に接続されている。そして、タイマー１５の出力端子は、アンド回路ＡＮＤ２の入力端子に接続されている。また、抵抗Ｒ４に対して並列的にツェナーダイオードＺＤ１が配設されている。

更に、図１では記載を省略したが、ドライバー１４とＭＯＳＦＥＴ（Ｔ１）のゲートとの間には、抵抗Ｒ５が配設され、ドライバー１４に電力を供給するチャージポンプ１６が配設されている。

次に、上記のように構成された本実施形態の制御装置の動作について説明する。操作者がスイッチＳＷ１をオンとすると、アンド回路ＡＮＤ１の一方の入力端子にＨレベル信号が供給され、且つ他方の入力端子には、ラッチＤＦ１よりＨレベル信号が与えられているので、アンド回路ＡＮＤ１の出力信号がＨレベルとなり、ドライバー１４が起動し、ＭＯＳＦＥＴ（Ｔ１）のゲートに駆動信号が出力される。

これにより、ＭＯＳＦＥＴ（Ｔ１）がオンとなり、電源ＶＢより供給される電圧が、抵抗Ｒw2及びインダクタンスＬ２からなる配線を介して負荷１１に印加され、該負荷１１が駆動する。この際、ＭＯＳＦＥＴ（Ｔ１）のドレイン、即ちポイントＰ１の電圧Ｖ１は電源ＶＢの電圧に等しくなっており、更に、逆起電力検出回路１２のコンデンサＣ１と抵抗Ｒ１との接続点の電圧Ｖ３（以下、これを基準電圧という）も電圧Ｖ１とほぼ等しくなっている。

また、ＶDS検出回路１３では、ＭＯＳＦＥＴ（Ｔ１）のドレイン〜ソース電圧ＶDSと、抵抗Ｒ８の両端に生じる電圧が等しくなるように、抵抗Ｒ８，Ｒ９に流れる電流Ｉ１を調整する制御が行われる。即ち、抵抗Ｒ８の両端電圧が電圧ＶDSよりも小さい場合には、アンプＡＭＰ１の出力を増大させることにより電流Ｉ１を増大させて抵抗Ｒ８の両端電圧を上昇させ、反対に抵抗Ｒ８の両端電圧が電圧ＶDSよりも大きい場合には、アンプＡＭＰ１の出力を減少させることにより電流Ｉ１を減少させ、抵抗Ｒ８の両端電圧を低下させてＶDS＝Ｉ１＊Ｒ８が成立するように制御される。

従って、ＭＯＳＦＥＴ（Ｔ４）のソースと抵抗Ｒ９との接続点の電圧Ｖ５は、ＭＯＳＦＥＴ（Ｔ１）のオン抵抗をＲonとして以下の（３）式で示すことができる。

Ｖ５＝Ｒ９＊Ｉ１
＝Ｒ９＊ＶDS／Ｒ８
＝Ｒ９＊Ｒon＊ＩＤ／Ｒ８
＝Ｒ９＊（Ｒon／Ｒ８）＊ＩＤ ・・・（３）
即ち、電圧Ｖ５は電圧ＶDSに比例し、Ｒonが一定であると見なせる場合には、負荷電流ＩＤにも比例する。よって、負荷電流ＩＤの増加は電圧ＶDSの増加、電圧Ｖ５の増加となって現れるので、抵抗Ｒ１２とＲ７の接続点の電圧Ｖ６に対して、負荷電流ＩＤが正常な状態にあるとき、Ｖ５＝（１／２）＊Ｖ６となるようにＲon、Ｒ８、Ｒ９の抵抗値を選定すると、負荷電流ＩＤが増加して正常状態の２倍を超える電流値になるとＶ５＞Ｖ６となり、電圧Ｖ５及び電圧Ｖ６が入力される比較器ＣＭＰ１の出力信号がＬレベルからＨレベルに反転する。

なお、ここでは、負荷電流の増大を検出する一例として負荷電流ＩＤが２倍になったときに比較器ＣＭＰ１の出力信号を反転させる場合を挙げているが、２倍に限定されるものではない。

次に、短絡接地が発生した場合の、逆起電力検出回路１２の動作について説明する。ＭＯＳＦＥＴ（Ｔ１）と負荷１１との間の配線が何らかの理由により短絡接地した場合には、ＭＯＳＦＥＴ（Ｔ１）のソースが抵抗Ｒw3、インダクタンスＬ３を有する短絡経路を介してグランドに接地されるので、瞬時的に過大な短絡電流ＩＤが流れる。

この短絡電流ＩＤの発生により、電源配線２１には、ポイントＰ１からポイントＰ０（電源ＶＢ側）に向けて逆起電力Ｅ１が発生する。このため、ポイントＰ１の電圧Ｖ１は、急激に低下することになる。これに対し、基準電圧Ｖ３は、コンデンサＣ１及び抵抗Ｒ１，Ｒ２で設定される時定数を持って低下するので、電圧Ｖ１の急激な低下に追随することができない。従って、電圧Ｖ１と基準電圧Ｖ３との間に電位差が生じることになる。

そして、この電位差が大きくなり、抵抗Ｒ１の両端電圧が所定のレベルを超えると、ＭＯＳＦＥＴ（Ｔ２）がオンとなり、抵抗Ｒ３とＲ４の接続点の電圧Ｖ４が上昇して、タイマー１５をオンとする。これにより、タイマー１５は所定時間（例えば、０．１［ｍsec］）Ｈレベル信号を出力し続ける。このＨレベル信号は、アンド回路ＡＮＤ２の一方の入力端子に供給される。なお、タイマー１５は、電圧Ｖ４が極めて短い時間上昇した場合であっても、これを所定時間保持してラッチＤＦ１にＨレベル信号を出力するために設けている。

ここで、抵抗Ｒ１，Ｒ２の抵抗値は、短絡接地が発生したときに生じる逆起電力によりＭＯＳＦＥＴ（Ｔ２）がオンとなり、ＭＯＳＦＥＴ（Ｔ１）のオン時に生じる過渡電流（突入電流）により生じる逆起電力ではＭＯＳＦＥＴ（Ｔ２）がオンとならないように設定されている。

また、上述したように、ＶDS検出回路１３では、短絡接地が発生し負荷電流ＩＤが増加すると、比較器ＣＭＰ１の出力信号がＬレベルからＨレベルに反転する。従って、アンド回路ＡＮＤ２の２つの入力端子には、共にＨレベルの信号が供給されることになり、該アンド回路ＡＮＤ２の出力信号はＨレベルとなる。

これにより、ラッチＤＦ１の−Ｑ出力はＬレベルとなるので、ドライバー１４が停止し、且つ＋Ｑ出力がＨレベルとなるので、ＭＯＳＦＥＴ（Ｔ３）がオンとなって、ＭＯＳＦＥＴ（Ｔ１）のゲートをグランドに接地する。これにより、ＭＯＳＦＥＴ（Ｔ１）がオフとなり、負荷回路１０を短絡電流から保護することができる。

また、第２の負荷回路１０ａでは、逆起電力検出回路１２より逆起電力の検出信号が出力されるものの（図１参照）、ＶDS検出回路１３ａの比較器ＣＭＰ１ａよりＨレベル信号が出力されないので、アンド回路ＡＮＤ２ａの出力信号はＨレベルとならず、ＭＯＳＦＥＴ（Ｔ１ａ）は遮断されない。つまり、複数設けられている負荷回路（１０，１０ａ）のうち、短絡接地が発生している負荷回路のみが遮断され、その他の負荷回路は通常どおり動作することになる。

次に、実際の電流値、電圧値の変化について図３〜図５に基づいて説明する。図３〜図５は、下記の条件及び図２に示した各回路定数で装置を動作させたときの波形である。

即ち、電源配線２１（ポイントＰ０〜Ｐ１）が、断面積３sq（sqは平方ミリメートル）で長さ１メートル、短絡線（ポイントＰ２〜グランド）が断面積３sqで長さ１メートル、ＭＯＳＦＥＴ（Ｔ１）がＮ型で、オン抵抗が７．３［ｍΩ］、ＭＯＳＦＥＴ（Ｔ２）のスレッショルド電圧が１．９［Ｖ］、負荷１１，１１ａが共に２１［Ｗ］のランプが３灯、としている。

また、図２に示した回路定数は、抵抗Ｒ１２が１０［ＫΩ］、Ｒ７が１０［ＫΩ］、Ｒ８が８２［Ω］、Ｒ９が８．２［ＫΩ］、Ｒ１が１０［ＫΩ］、Ｒ２が２．４［ＫΩ］、Ｒ５が１［ＫΩ］、コンデンサＣ１の静電容量が０．０１［μＦ］である。

ＭＯＳＦＥＴ（Ｔ１，Ｔ１ａ）がそれぞれ２１Ｗ×３灯の負荷１１，１１ａを駆動している状態ではＩＤ＋ＩＤａ＝９．５Ａの電流が電源配線２１に流れることになる。

図３は短絡接地発生後の電流ＩＤ＋ＩＤａ（縦軸の１区間が１０Ａ，縦軸方向の中央水平線が３０Ａ）、逆起電力検出回路１２の出力Ｖ４（縦軸の１区間が２Ｖ、縦軸方向の中央水平線が６Ｖ）、比較器ＣＭＰ１の出力電圧（縦軸の１区間が２Ｖ、縦軸方向の中央水平線が６Ｖ）、及び抵抗Ｒ９に生じる電圧Ｖ５（縦軸の１区間が２Ｖ、縦軸方向の中央水平線が６Ｖ）の関係を示している。なお、横軸の１区間は５μsecである。

図３に示すように、時刻ｔ１で短絡接地が発生すると、その後２μsecが経過すると電圧Ｖ４が立ち上がり、ｔ１から６μsecが経過すると比較器ＣＭＰ１の出力が立ち上がっている。その結果、アンド回路ＡＮＤ２出力がＨになるため、ＭＯＳＦＥＴ（Ｔ１）が遮断され、時刻ｔ１から７μsec経過した時点で電流ＩＤ＋ＩＤａがピークとなり、その後減少して１５μsecが経過した時点で電流ＩＤがゼロになる。一方、負荷回路１０ａ側のＭＯＳＦＥＴ（Ｔ１ａ）はオンを継続するのでＩＤａ＝４．８Ａがその後も流れ続ける。

図４は、短絡接地が発生した際の、ＭＯＳＦＥＴ（Ｔ１）のドレイン〜ソース電圧ＶDSを増幅した増幅電圧Ｖ５、判定電圧Ｖ６、及びＭＯＳＦＥＴ（Ｔ１ａ）のドレイン〜ソース電圧ＶDSａを増幅した増幅電圧Ｖ５ａの関係を示している。なお、各電圧の縦軸の１区間は２Ｖである。横軸の１区間は５μsecである。

時刻ｔ１で短絡接地が発生すると瞬間的に電源配線２１に逆起電力Ｅ１が発生するので、電圧Ｖ１、Ｖ２が急低下し、判定電圧Ｖ６が急低下する。一方、電圧Ｖ５は電流ＩＤが急勾配で立ち上がり始めるものの、抵抗Ｒ９に流れる電流Ｉ１は即時には増加しないので、短絡接地が発生した直後においては電圧ＶDSはほとんど増加せず、従って、電圧Ｖ５は低下しない。電圧Ｖ５ａについても同様である。電圧Ｖ１の低下は、ＭＯＳＦＥＴ（Ｔ４）のドレイン〜ソース間電圧が縮小することで吸収される。

その後、電流ＩＤの増加につれて電圧Ｖ２が低下するので、電圧Ｖ６が漸減する。一方、電圧Ｖ５は電圧ＶDSの増加により増加し、時刻ｔ１から６μsec経過した時点でＶ５＞Ｖ６となり、比較器ＣＭＰ１の出力が反転してＨレベルになり、ＭＯＳＦＥＴ（Ｔ１）が遮断される。

図５は、負荷回路１０ａのＭＯＳＦＥＴ（Ｔ１ａ）の電圧Ｖ６ａとＶ５ａの関係を示す特性図である。なお、同図においては、前述した図３，図４と同様に括弧内の左側の値が縦軸１目盛り分を示し、右側の数値が縦軸の中央水平線の値を示す。

図５に示すように、電圧Ｖ６ａはＭＯＳＦＥＴ（Ｔ１）が遮断されるまでは、電圧Ｖ６と同様な経過をたどり、ＭＯＳＦＥＴ（Ｔ１）の遮断後は電圧Ｖ１の増大により電圧Ｖ２ａが持ち上げられ、それにより電圧Ｖ６ａが上昇して約１２Ｖを維持する。

一方、電圧Ｖ５ａは電流ＩＤが増加する間は減少し、電流ＩＤが減少する間増加している。このため、ＭＯＳＦＥＴ（Ｔ１ａ）と負荷１１ａとの間の配線が正常である負荷回路１０ａは、負荷回路１０側で短絡接地が発生しているにも関わらず、Ｖ６＜Ｖ５が維持されオン状態が継続される。

このようにして、本実施形態に係る半導体スイッチの制御装置では、同一の直流電源ＶＢに対して複数の負荷回路１０，１０ａが接続され、このうちいずれかの負荷回路にて短絡接地が発生した場合には、各負荷回路１０，１０ａで共通とされている電源配線２１に発生する逆起電力の大きさ、及び各負荷回路に流れる電流の大きさを検出して、短絡接地が発生した負荷回路が有するＭＯＳＦＥＴのみを遮断する。

従って、短絡接地が発生した際に、ＭＯＳＦＥＴが異常な高温になる前の段階でＭＯＳＦＥＴを遮断することができ、ＭＯＳＦＥＴ、負荷及び配線を確実に過電流から保護することができる。

また、短絡接地の発生していない他の負荷回路については、遮断されることなく、通常どおりに動作するので、一つの短絡接地により回路全体が遮断されるというトラブルの発生を防止することができる。

更に、逆起電力検出回路１２では、電源配線２１に生じる逆起電力Ｅ１の大きさが所定のレベルを超えたときに短絡接地の発生を検出するが、所定のレベルは突入電流により発生する逆起電力よりも大きな値に設定されているので、スイッチ投入時の過渡期間における突入電流により逆起電力Ｅ１が所定のレベルを超えることはなく、ＭＯＳＦＥＴ（Ｔ２）がオンとならない。

また、短絡接地の発生が検出された場合には、ドライバー１４の駆動を停止させると共に、ＭＯＳＦＥＴ（Ｔ１）のゲートとグランドとの間に設けられているＭＯＳＦＥＴ（Ｔ３）をオンとすることにより、ＭＯＳＦＥＴ（Ｔ１）のゲートを強制的に接地させるので、瞬時にＭＯＳＦＥＴ（Ｔ１）をオフとすることができ、回路に与えられるダメージを極力軽減することができる。

また、各負荷回路に電流センサ等を設けることなく、短絡接地の発生を検出することができるので、部品点数を削減し、コストダウンを図ることができる。

以上、本発明の半導体スイッチの制御装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。

例えば、上記した実施形態では、半導体スイッチとして、ＭＯＳＦＥＴを例に挙げて説明したが、本発明はこれに限定されるものではなく、接合トランジスタ、ＩＧＢＴ等の他の半導体スイッチを用いることも可能である。

また、上記した実施形態では、直流電源として車両に搭載されるバッテリ、負荷として車両に搭載されるランプ、モータ等の電気機器を例に挙げて説明したが、本発明はこれに限定されるものではなく、その他の電源、負荷についても適用することができる。

更に、負荷電流の増加を、ＭＯＳＦＥＴ（Ｔ１）に組み込まれる周知の電流センサを用いて検出する構成とすることも可能である。

一つの直流電源に対して、複数の負荷回路を接続する構成を有する回路において、短絡接地から回路を保護する上で極めて有用である。

本発明の一実施形態に係る半導体スイッチの制御装置の構成を示す回路図である。 ＶDS検出回路及び逆起電力検出回路の詳細な構成を示す回路図である。 短絡接地発生時における電流ＩＤ＋ＩＤａ，電圧Ｖ４，ＣＭＰ１の出力電圧，及び電圧Ｖ５の変化を示す特性図である。 短絡接地発生時における電流ＩＤ＋ＩＤａ，電圧Ｖ５，Ｖ５ａ，Ｖ６の変化を示す特性図である。 短絡接地発生時における電流ＩＤ＋ＩＤａ，電圧Ｖ５，Ｖ５ａ，Ｖ６ａの変化を示す特性図である。 従来における半導体スイッチの制御装置の構成を示す回路図である。 図６に示す回路にて短絡電流が流れた際の負荷電流ＩＤの変化を示す特性図である。 図６に示す回路にて過渡期間に短絡電流が流れた際の負荷電流ＩＤの変化を示す特性図である。

符号の説明

１０ 第１の負荷回路
１０ａ 第２の負荷回路
１１，１１ａ 負荷
１２ 逆起電力検出回路（逆起電力検出手段）
１３ ＶDS検出回路（両端電圧検出手段）
１４ ドライバー
１５ タイマー
１６ チャージポンプ
１７ 制御手段
２１ 電源配線
ＶＢ 直流電源
Ｔ１，Ｔ１ａ ＭＯＳＦＥＴ（半導体スイッチ）
ＣＭＰ１ 比較器
ＡＭＰ１ アンプ（増幅手段）
Ｒ１，Ｒ２ 抵抗（基準電圧生成用抵抗）
Ｒ８ 抵抗（第１の抵抗）
Ｒ９ 抵抗（第２の抵抗）
Ｃ１ コンデンサ
Ｔ３ ＭＯＳＦＥＴ（接地用スイッチ手段）

Claims (8)

1. 負荷及び該負荷をオン、オフ操作する半導体スイッチを備えた複数の負荷回路と、前記各負荷回路と直流電源とを連結する各負荷回路共通の電源配線とを備え、短絡接地が発生した際に前記半導体スイッチを遮断することにより回路を保護する機能を具備した半導体スイッチの制御装置において、
   前記電源配線に発生する逆起電力を検出する逆起電力検出手段を有し、
   前記各負荷回路は、該負荷回路に流れる負荷電流の急激な増加を検出する手段を備え、該手段にて負荷電流の急激な増加が検出され、且つ、前記逆起電力検出手段にて所定の閾値を超える逆起電力の発生が検出された際に、該負荷回路が有する前記半導体スイッチを遮断することを特徴とする半導体スイッチの制御装置。
2. 負荷及び該負荷をオン、オフ操作する半導体スイッチを備えた複数の負荷回路と、前記各負荷回路と直流電源とを連結する各負荷回路共通の電源配線とを備え、短絡接地が発生した際に前記半導体スイッチを遮断することにより回路を保護する機能を具備した半導体スイッチの制御装置において、
   前記電源配線に発生する逆起電力を検出する逆起電力検出手段を有し、
   前記各負荷回路は、
   前記半導体スイッチの両端電圧を検出する両端電圧検出手段と、
   前記両端電圧検出手段にて、前記半導体スイッチの両端電圧が所定のレベル以上となったことが検出され、且つ、前記逆起電力検出手段により、前記電源配線に所定の閾値以上の逆起電力が発生していると判断された際に、前記半導体スイッチを遮断する制御を行う制御手段と、
   を備えたことを特徴とする半導体スイッチの制御装置。
3. 前記両端電圧検出手段は、第１の抵抗と第２の抵抗の直列接続回路と、前記半導体スイッチの両端電圧と前記第１の抵抗に生じる電圧が等しくなるように前記直列接続回路に流れる電流を調整する増幅器とを有し、
   前記第１の抵抗と第２の抵抗の抵抗値の比率に基づいて、前記第２の抵抗に前記半導体スイッチの両端電圧を増幅した電圧を発生させ、この増幅電圧と所定レベルの電圧とを比較することにより、前記半導体スイッチの両端電圧が所定のレベル以上となったか否かを判断することを特徴とする請求項２に記載の半導体スイッチの制御装置。
4. 前記逆起電力検出手段は、前記電源配線の前記半導体スイッチ側の端部とグランドとの間に設けられる基準電圧生成用抵抗及びコンデンサの直列接続回路を有し、前記コンデンサと前記基準電圧生成用抵抗との接続点に生じる電圧を基準電圧とし、
   前記電源配線の一端に生じる電圧と、前記基準電圧との差分電圧が所定の閾値電圧を超えた際に、前記複数の負荷回路のうちの少なくとも一つにて短絡接地が発生しているものと判断することを特徴とする請求項１〜請求項３のいずれか１項に記載の半導体スイッチの制御装置。
5. 前記逆起電力検出手段は、前記基準電圧との差分電圧が前記所定の閾値電圧を超えた際に、この旨を示す逆起電力発生信号を出力すると共に、該逆起電力発生信号の出力を所定時間継続させるためのタイマ手段を備えることを特徴とする請求項４に記載の半導体スイッチの制御装置。
6. 前記制御手段は、 前記両端電圧検出手段にて、前記半導体スイッチの両端電圧が所定のレベル以上となったことが検出され、且つ、前記逆起電力検出手段により、前記電源配線に所定の閾値以上の逆起電力が発生していると判断された際に、前記半導体スイッチのゲートをグランドに接続する接地用スイッチ手段を備えたことを特徴とする請求項５に記載の半導体スイッチの制御装置。
7. 前記半導体スイッチは、ＭＯＳＦＥＴであり、前記半導体スイッチの両端電圧は、前記ＭＯＳＦＥＴのドレイン、ソース間電圧であることを特徴とする請求項１〜請求項６のいずれか１項に記載の半導体スイッチの制御装置。
8. 前記直流電源は、車両に搭載されるバッテリであり、前記負荷は、車両に搭載される電気機器であることを特徴とする請求項１〜請求項７のいずれか１項に記載の半導体スイッチの制御装置。
   

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