JP7403238B2 - 電子回路およびセンサシステム - Google Patents

Description

本発明は、電子回路およびセンサシステムに関し、例えば、車載用の半導体電子回路およびセンサシステムに関する。

センサなどで計測した信号を出力する出力回路を搭載した半導体電子回路が広く用いられている。例えば、車載用の半導体電子回路内の出力回路は、出力配線を介してＥＣＵ（Engine Control Unit）等に伝送する場合がある。センサなどの半導体電子回路には、一般に電源供給線が接続され、外部より電源が供給される。

本技術分野における従来技術として特許文献１がある。特許文献１は、出力天洛状態の誤検出を防止することを目的とし、負荷がオープンの場合に、天洛と誤検出しないように、出力端子電圧を、電流源とクランプ回路を用いて生成した電圧に制限する構成が開示されている。

特開２０１６－１２２９６５号公報

しかしながら、特許文献１は、電源供給線が断線したときについては考慮されていない。

電源供給線が断線した際には、ＥＣＵ側で断線したことを認識できるようにする必要がある。より具体的には、ＥＣＵ側でプルアップ抵抗により電源に接続されているような場合には、電源供給断線時に出力回路の出力インピーダンスが高インピーダンスとなり、出力端子への電流流入を防ぎ、出力端子電圧が、電源電圧とほぼ等しい電圧となることが求められる。このように出力端子電圧が電源電圧とほぼ等しくなることにより、電源供給線が断線したことをＥＣＵ側で認識することができる。

しかしながら、電源供給線断線時に、出力回路内において出力端子と電源線に電流が流れる経路があるため、出力端子から出力回路内に電流が流入し、出力端子電圧が中間電位となる場合がある。ＥＣＵ側で電源供給線断線を認識するためには、この電流流入と中間電位を抑制し、出力インピーダンスを高インピーダンスにして出力端子電圧をハイレベルとする必要がある。

また、電源供給線断線時においても、出力回路内の電源線に電荷が残り、電源電圧がグラウンドレベルまで落ちない、あるいは、電源電圧が低下するのに非常に長い時間がかかる場合があることがある。従って電源供給線断線時においても電源電圧が中間電位となるため、電源電圧を制御電圧に用いることが困難となる。このような電源電圧が中間電位である場合にも、出力端子から出力回路内の電源線への電流流入および出力端子の中間電位を抑制し、ハイレベルを出力する課題がある。

本発明は、このようなことに鑑みてなされたものであり、半導体回路に供給されている電源供給線が断線した場合に、出力端子から出力回路内の電源線への電流流入および出力端子の中間電位を抑制し、出力インピーダンスを高インピーダンスとして、出力端子電圧を外部回路側で接続している電圧と略等しい電圧とする電子回路およびセンサシステムを提供することにある。

本発明は、上記背景技術及び課題に鑑み、その一例を挙げるならば、電子回路であって、電子回路内の電源線と出力端子との間に設けられた負荷と、負荷と出力端子との間に設けられたトランジスタと、電子回路内の電源線の電源電圧を用いて電流を生成する電流生成回路と、電流生成回路で生成した電流に応じて変化する制御電圧を用いてトランジスタを制御する制御回路を有する。

本発明によれば、断線検知の精度が向上する電子回路およびセンサシステムを提供できる。

実施例１におけるセンサシステムの概略構成図である。 従来の出力回路の概略構成図である。 従来の出力回路の動作時および電源供給線断線時の動作波形図である。 実施例１における電子回路の概略構成図である。 実施例１における出力回路の動作時および電源供給線断線時の動作波形図である。 実施例２における電子回路の概略構成図である。 実施例３における電子回路の概略構成図である。 実施例４における電子回路の概略構成図である。 実施例５における電子回路の概略構成図である。 実施例６における電子回路の概略構成図である。

以下、本発明の実施例について、図面を用いて詳細に説明する。なお、実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳ）トランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

図１は、本実施例におけるセンサシステムの概略構成図である。図１に示すセンサシステムは、例えば、車載用のセンサシステムであり、センサエレメント１０１と、半導体電子回路１０２と、ＥＣＵ１０７とを備える。

センサエレメント１０１は、物理量に応じて電気的特性が変化する素子であり、検出対象の変化に応じた電気信号を出力する。センサエレメント１０１は、例えば、エンジンが吸入する空気量を測定する素子であるエアフローセンサ等であるが、特に、これに限定されない。すなわち、センサエレメント１０１は、空気流量、温度、湿度、圧力等の物理量を電気信号に変換して出力する。

半導体電子回路１０２は、電源回路１０３と、アナログ回路１０４と、プロセッサ１０５と、出力回路１０６とを有し、例えば、一つの半導体チップで構成される。半導体電子回路１０２は、主に、センサエレメント１０１からの電気信号を処理し、その処理結果を出力回路１０６を介してＳＥＮＴ(Single Edge Nibble Transmission)信号、あるいは周波数変調出力信号等で出力する。なお、アナログ信号電圧として出力する回路である場合もある。

アナログ回路１０４は、センサエレメント１０１からの電気信号に対し、増幅、フィルタリング、アナログ／デジタル変換、デジタル／アナログ変換等の処理を行う。プロセッサ１０５は、デジタルデータの処理や周辺回路のコントロール等を行う。電源回路１０３は、外部電源から内部電源を生成し、各回路へ分配する。出力回路１０６は、アナログ回路１０４、あるいはプロセッサ１０５からの処理結果を受け、出力端子１１２および出力配線１０９を介してＥＣＵ１０７へ出力信号（例えばＳＥＮＴ信号）ＶＯＵＴを出力する。また、ＥＣＵ１０７あるいはその他の外部機器から電源供給線１０８と電源端子１１１を介して電源ＰＯＷＥＲを与えられ、グラウンド端子１１３を介してグラウンドＧＮＤに接続される。なお、１１０はグラウンド配線である。

図２は、従来の出力回路の一例である。出力回路２０１は、制御回路２０２、負荷２０３、２０４、電源端子１１１、出力端子１１２により構成される。電源端子１１１には電源供給線１０８が接続され、ＥＣＵなどの外部から電源が与えられる。また、出力端子１１２には出力線が接続され、ＥＣＵなどの外部コントローラへ出力信号を伝える。この出力線はＥＣＵのインタフェース回路において、所定の電圧にプルアップ抵抗１２０を介して接続される。所定のプルアップ抵抗１２０は例えば、１ｋΩ～数１０ｋΩである。通常の動作時は、センサ信号などを反映させたデータを出力するため、制御回路２０２により、負荷２０３および２０４が制御される。

ここで、電源供給線１０８が外部からの物理的な力や、経年劣化などにより断線する場合が生じる。図３に動作状態から電源供給線が断線した際の電圧波形を示す。図３において、上の波形は電源端子の電圧、下の波形は出力端子の電圧を示し、動作している状態から３０５のタイミングにて、電源供給線が断線した際の波形を示す。

電源供給線１０８が断線した場合には、出力回路２０１には電源が供給されない状態となる。しかしながら、出力線はＥＣＵ側でプルアップ抵抗１２０を介して所定の電圧に接続されているため、図２に示すように、出力端子から負荷を介して出力回路内の電源線に電流が流入する。また、負荷がＰＭＯＳＦＥＴである場合には、ドレインとバックゲート間の寄生ダイオードを介して電流が流れる場合もある。出力端子の出力抵抗は、出力線を駆動するためやノイズ耐性を強くするため、数１０Ω～１ｋΩ程度に設計される。従って、プルアップ抵抗と比較して低抵抗であるため、出力端子電圧は、プルアップされている所定の電圧とはならず、中間電位となる（３０４）。

センサ用電子回路には故障時の診断機能が必要である。電源供給線が断線し、センサ電子回路に電源が与えられていない場合には、外部回路により断線している状態であることを認識する必要がある。より具体的には、出力信号をハイレベルとして通常と異なる電位に固定することにより、断線状態を認識することが可能となる。

ＥＣＵ側では、電源供給線が断線した場合には、断線状態であることを認識するため、出力端子電圧が所定の電圧であることが求められる。具体的には、出力回路の出力抵抗が高抵抗となり、プルアップ抵抗を接続している電圧に略等しいプルアップ電圧になることが求められる。このプルアップ電圧になることで電源供給線断線状態であることを認識することができるが、上述したように、従来の回路では中間電位となり、電源供給線断線状態であることを認識することができない。

また、図３に示すように、電源が供給されてセンサ回路が動作していた状態から電源供給線が断線したような場合には、出力回路の電源には電荷が蓄積されているため、電源端子において、電圧が電源電圧（３０１）からある程度までは下がるものの、接地レベル（３０３）まで低下するにはかなりの時間を要する。すなわち、電源端子電圧も中間電位の状態となる（３０２）。ＥＣＵ側では電源供給線が断線状態であることを認識する必要があるため、電源端子電圧が低下するのを待つことなく、出力端子電圧がハイレベルとなる必要がある。すなわち、電源端子電圧が中間電位となっている状態であっても、電源供給線断線状態であることを認識することが課題である。

図４は、本実施例における出力回路を搭載した電子回路の概略構成図である。図４において、電子回路４００は、負荷４０１、トランジスタ４０２、電流生成回路４０３、電流電圧変換回路４０４、電源端子１１１、出力端子１１２により構成される。また、電流電圧変換回路４０４は、ＰＭＯＳ ＦＥＴ４０７、４０８により構成されるカレントミラー回路、プルダウン抵抗４０９、ＮＭＯＳ ＦＥＴ４１０、ＰＭＯＳ ＦＥＴ４１１で構成される。

通常の動作時においては、電流生成回路４０３は電源端子１１１からの電力を用いて基準となる電流ＩＲＥＦを生成する。基準電流はカレントミラー回路によってミラーされ、プルダウン抵抗４０９によって電流を電圧に変換する。動作時の制御信号ＶＣＴＬはハイレベルとなる。この電圧はＮＭＯＳ ＦＥＴ４１０により反転されるため、ローレベルの信号でトランジスタ４０２のゲート電圧を制御するため、トランジスタ４０２はオンとなる。また、ＰＭＯＳ ＦＥＴ４１１はゲート電圧がハイレベルとなるため、オフとなる。従って通常動作時にはトランジスタ４０２をオンに制御し、負荷４０１によって出力線を駆動して出力端子１１２から信号を出力する。

次に、電源供給線が断線した場合の動作について説明する。電源供給線１０８が断線した場合には、電子回路は、電源供給線断線部分の電子回路側の容量に蓄積されていた電荷によりある程度の期間動作を継続する。そして、電子回路は、回路により電荷が消費されるため電源電圧が低下していき、電源電圧の低下に伴い、回路が動作できなくなる。出力回路は、回路の動作が止まると、電流の消費量が急激に少なくなる。回路動作が止まるのは、具体的には、電子回路内の電源電圧が、トランジスタが縦積みにされている段数分の閾値電圧付近まで下がった電圧付近である。電流消費が少なくなると、電圧自体はそれ以上下がりにくくなる。

このように電子回路内の電源電圧が下がり、回路動作が止まると、電流生成回路４０３の出力である基準電流ＩＲＥＦの電流値が減少し、ゼロに近くなる。これに伴い、カレントミラー回路の出力電流も減少し、プルダウン抵抗４０９での電圧降下が小さくなり、制御信号ＶＣＴＬはローレベルとなる。そして、ＮＭＯＳ ＦＥＴ４１０のゲート電位がローレベルとなるため、オフとなる。また、ＰＭＯＳ ＦＥＴ４１１がオンとなるため、トランジスタ４０２のゲート電圧は出力端子電圧と略等しい電圧となる。従って、トランジスタ４０２はオフとなり、出力端子１１２から電子回路内の電源線へのインピーダンスが高くなり、出力端子１１２から電子回路内の電源線への電流流入を抑制でき、従って、出力端子１１２の中間電位を抑制可能となる。このため、出力端子１１２の電位は、ＥＣＵ１０７側でプルアップされている電圧に略等しい電圧となり、電源供給線断線状態であることを認識することができる。すなわち、ＰＭＯＳ ＦＥＴ４１１は、断線時に、トランジスタ４０２のゲート端子と出力端子が接続された配線とを接続するためのスイッチとなる。

図５は本実施例における電子回路の動作時および電源供給線断線時の動作波形図である。図５において、図３と同じ機能は同じ符号を付し、その説明は省略する。図５において、上の波形は電源端子の電圧、中段の波形は、図４における電流ＩＲＥＦ、下の波形は出力端子の電圧を示す。動作時には電源電圧が与えられ、出力信号が出力される。また、基準電流ＩＲＥＦ（５０３）が生成され、制御電圧ＶＣＴＬがハイレベルとなる。電源供給線が断線すると（３０５）、電源端子電圧は回路の電流消費によって電圧がある程度まで低下する（５０２）。このため、基準電流ＩＲＥＦは減少し、ほぼゼロとなる（５０３）。これに伴い、制御電圧ＶＣＴＬがローレベルとなり、トランジスタ４０２がオフになり、出力端子電圧はプルアップ電圧とほぼ等しいハイレベルの電圧となる。

このように、電子回路内の電源線に接続された電圧を用いて電流を生成し、該電流により変化する電圧を用いてトランジスタを制御することにより、電源供給線断線時の出力端子の中間電位を抑制でき、出力インピーダンスを高インピーダンス化し、ハイレベル出力とすることができる。また、電流を用いることにより、動作中に電源供給線断線するなどして電源端子電圧がある程度よりも低下しないような場合においても、出力端子をハイレベルとすることができる。

このようにして、本実施例における電子回路は、プルダウン抵抗を用いて制御電圧ＶＣＴＬを生成することにより、電源が遮断された状態でも電圧をグラウンドレベルにすることができる。

なお、本実施例で負荷はトランジスタであるとして説明したが、これに限るものではなく、例えば、抵抗であってもよい。抵抗を負荷にすることにより出力抵抗を出力電圧に依存せず、略一定の抵抗値にすることができる。また、負荷とトランジスタの位置関係はこれに限るものではない。

なお、回路の動作の必要のないスタンバイ時には、基準電流ＩＲＥＦを遮断することにより、低消費電力化が可能である。

次に、電源電圧、カレントミラーの電流値、抵抗値と、その動作について説明するが、一例であるためこれに限るものではない。電源電圧を５Ｖとする。基準電流ＩＲＥＦ、ミラーする電流、および、プルダウン抵抗は以下のように設定する。例えば、基準電流ＩＲＥＦとして１０μＡを用いるとする。ミラー比は１：１であってもよいし、例えば４倍のゲインを持たせて、１：４としてもよい。ミラー電流を４０μＡにした場合に、プルダウン抵抗を３００ｋΩとすると、プルダウン抵抗に４０ｕＡの電流が流れるとすると電圧は１２Ｖとなる。実際には電源電圧が５Ｖであるので、ＰＭＯＳ ＦＥＴのソースドレイン間電圧が低くなり、非飽和領域に入る。制御電圧は電源電圧に近い５Ｖ弱程度の値となる。すなわち通常動作時には制御電圧は電源電圧とほぼ等しい５Ｖとなる。一方、電源供給線断線時には、電源端子電圧が降下してミラー電流が減少する。ＮＭＯＳ ＦＥＴの閾値電圧を０．９Ｖであるとすると電流が３μＡ程度に減少した時点で、ＮＭＯＳ ＦＥＴの閾値を下回り、ＮＭＯＳ ＦＥＴがオフになる。

このように、カレントミラーの出力電流とプルダウン抵抗の積が電源電圧よりも十分高くなるように設計することにより、通常動作時に制御電圧をハイレベルとすることができ、トランジスタを確実にオンすることができる。

電流生成回路４０３は、バンドギャップリファレンス回路を用いて生成するなど、電流として出力する回路を用いる。また、電源端子に与えられている電圧を直接用いるのではなく、レギュレータを使って電圧変換などを行った電圧を電源として電流を生成する回路でもよい。

なお、本実施例の負荷とトランジスタの位置関係は逆であってもよい。すなわち、負荷と電子回路内の電源線の間にトランジスタを設置し、制御を行ってもよい。

また、電流電圧変換回路４０４はカレントミラーと抵抗を用いる構成を説明したがこれに限るものではない。具体的には、例えば、オペアンプと抵抗を用いた電流電圧変換回路により、制御電圧を生成してもよい。

このように、本実施例によれば、電源端子電圧を用いて生成した電流の変化に応じて変化する制御電圧を用いてトランジスタのオン・オフを制御しているため、電源供給線断線時に適切にトランジスタを制御可能となり、そのため、断線が生じている際にハイレベルの電位の出力が可能になり、断線検知の精度が向上する回路を提供可能である。

図６は、本実施例における出力回路を搭載した電子回路の概略構成図である。図６において、図４と同じ機能は同じ符号を付し、その説明は省略する。図６において、電子回路６００は、負荷４０１、トランジスタ４０２、電流生成回路４０３、電流電圧変換回路４０４、電源端子１１１、出力端子１１２、基板制御回路６０４で構成される。基板制御回路６０４はＰＭＯＳ ＦＥＴ６０１、６０２で構成される。トランジスタ４０２をＰＭＯＳ ＦＥＴで構成すると、ドレイン端子とバックゲート端子間、および、ソース端子とバックゲート端子間には寄生ダイオードが存在する。従って、寄生ダイオードがオンして電流が流れることを防ぐには、トランジスタ４０２のバックゲート端子を高い電位に接続する必要がある。具体的には、トランジスタ４０２のバックゲート端子は、動作時には電源電圧に、電源供給線断線時には出力端子の出力電圧に接続するように制御する。動作時には、制御電圧ＶＣＴＬＢがローレベルであるため、ＰＭＯＳ ＦＥＴ６０１をオンにし、トランジスタ４０２のバックゲート端子を電源電圧に接続し、電源電圧に保つ。また、電源供給線断線時には、出力端子電圧が電源電圧よりも高くなるため、ＰＭＯＳ ＦＥＴ６０１をオフにし、ＰＭＯＳ ＦＥＴ６０２をオンにし、トランジスタ４０２のバックゲート端子電圧を出力端子電圧と接続する。

また、トランジスタ４０２のゲート電圧は、電子回路内の電源線からの電力を用いて電流を生成する電流生成回路４０３の電流を用い、電流電圧変換回路４０４による電流電圧変換を行った電圧を用いて制御を行う。このように、トランジスタ４０２のバックゲート端子電圧を制御するとともに、ゲート電圧を電流生成回路４０３、電流電圧変換回路４０４を経由した電圧を用いて制御することにより、電源供給線断線時に出力端子の電子回路を高インピーダンス状態にし、ハイレベルを出力するよう制御することができる。

図７は、本実施例における出力回路を搭載した電子回路の概略構成図である。図７において、図４と同じ機能は同じ符号を付し、その説明は省略する。図７において、電子回路７００は、負荷７０３、７０６、トランジスタ４０２、電流生成回路４０３、電流電圧変換回路４０４、電源端子１１１、出力端子１１２で構成される。負荷７０３、７０６は出力を定電流駆動とするカレントミラー回路である。出力用のカレントミラー回路は、シンク側は負荷７０６として、ＮＭＯＳ ＦＥＴ７０４および７０５で構成され、ソース側は負荷７０３として、ＰＭＯＳ ＦＥＴ７０１および７０２で構成される。シンク側とソース側それぞれにカレントミラー回路を設け、出力信号の立ち上がり、立下りを一定電流駆動で駆動する。定電流出力とすることにより、出力負荷を適切に駆動できる。例えば、数ｍＡから１０ｍＡ程度の電流で駆動する。出力信号の振幅を５Ｖ、出力電流を５ｍＡとすると、電位差が５Ｖである場合の出力抵抗は１ｋΩとなる。また、例えば電位差が１Ｖである場合の出力抵抗は２００Ωとなる。この出力抵抗の値はプルアップ抵抗と比べて小さい。従って、電源供給線断線時にはトランジスタ４０２をオフないし高インピーダンスの状態にする必要がある。電流生成回路４０３で電流を生成し、電流電圧変換回路４０４で電流電圧変換を行い、トランジスタ４０２のゲート電圧を制御することにより、動作時はトランジスタ４０２をオンに制御して低出力インピーダンスの状態とし、電源供給線断線時にはトランジスタ４０２をオフに制御して高出力インピーダンスの状態とする。このようにして電源供給線断線時に出力端子への電流流入を抑制し、ハイレベル出力が可能となる。

図８は、本実施例における出力回路を搭載した電子回路の概略構成図である。図８において、図４と同じ機能は同じ符号を付し、その説明は省略する。図８において、図４と異なる点は、負荷８０１が抵抗である点である。このように、負荷は、トランジスタのようなアクティブ素子でなくても抵抗のような受動素子でもよい。また、トランジスタと抵抗を組み合わせたような構成でもよい。

図９は、本実施例における出力回路を搭載した電子回路の概略構成図である。図９において、図７と同じ機能は同じ符号を付し、その説明は省略する。図９において、図７と異なる点は、電流電圧変換回路９１０はカスコード接続されたカレントミラー回路９０５で構成される点である。具体的には、カレントミラー回路９０５は、ＰＭＯＳ ＦＥＴ９０１、９０２、９０３、９０４により構成される。カスコード接続により電源電圧が低下した際に、ＰＭＯＳ ＦＥＴが非飽和領域での動作になりやすくなり、早い段階でミラーされた電流が減少し、プルダウン抵抗によって制御電圧ＶＣＴＬの電位が下がる。これに伴って制御電圧ＶＣＴＬＢによってトランジスタ４０２のゲート電圧が制御され、オフになる。

このようにカレントミラー回路をカスコード接続にすることで、縦積みの段数が多くなり、電源供給線断線時に電源端子電圧が下がった際に確実に電流を遮断し、ハイレベル出力をすることができる。カレントミラー回路により、電流生成回路４０３の電流供給能力よりも、早く電流を遮断することにより、出力端子から電子回路内の電源線に回り込んだ電流により電流生成回路が動作することを防ぐことができる。

図１０は、本実施例における出力回路を搭載した電子回路の概略構成図である。図１０において、図７と同じ機能は同じ符号を付し、その説明は省略する。図１０において、電子回路１０００は、負荷７０３、７０６、トランジスタ４０２、制御電圧生成回路１００１で構成される。電源供給線断線時に電源端子電圧が落ちない場合であっても、ダイオード接続されたＰＭＯＳ ＦＥＴ１００２によって電位を落として制御に用いることで、制御電圧ＶＣＴＬの電位をＮＭＯＳ ＦＥＴ４１０の閾値電圧よりも低い電圧にすることができる。このため、電源供給線断線時に電源端子電圧が低下しない場合であっても、トランジスタ４０２のゲート電圧を制御でき、トランジスタ４０２をオフにして出力端子電圧の中間電位を抑制できる。

なお、この素子はＰＭＯＳ ＦＥＴに限るものではなく、定電圧ダイオードなどを用いてもよい。あるいは、抵抗を用い、電源電圧を分圧した電圧を用いて制御を行ってもよい。

以上実施例について説明したが、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加、削除、置換をすることが可能である。

１０１：センサエレメント、１０２：半導体電子回路、１０３：電源回路、１０４：アナログ回路、１０５：プロセッサ、１０６、２０１：出力回路、４００、６００、７００、８００、９００、１０００：電子回路、１０７：ＥＣＵ、１０８：電源供給線、１０９：出力配線、１１０：グラウンド配線、１１１：電源端子、１１２：出力端子、１１３：グラウンド端子、２０２：制御回路、２０３、２０４、４０１、７０３、７０６、８０１：負荷、４０２：トランジスタ、４０３：電流生成回路、４０４、９１０：電流電圧変換回路、４０７、４０８、４１１、６０１、６０２、７０１、７０２、９０１、９０２、９０３、９０４、１００２：ＰＭＯＳ ＦＥＴ、４０９：プルダウン抵抗、４１０、７０４、７０５：ＮＭＯＳ ＦＥＴ、６０４：基板制御回路、９０５：カレントミラー回路、１００１：制御電圧生成回路

Claims (8)

1. 電子回路であって、
   前記電子回路内の電源線と出力端子との間に設けられた負荷と、
   前記負荷と前記出力端子との間に設けられたトランジスタと、
   前記電子回路内の電源線の電源電圧を用いて電流を生成する電流生成回路と、
   前記電流生成回路で生成した電流に応じて変化する制御電圧を用いて前記トランジスタを制御する制御回路を有し、
   前記電子回路内の電源線には、前記電子回路の外部から前記電源線の電源電圧を供給する電源供給線が接続され、
   前記制御回路は、前記電子回路の動作時には前記トランジスタをオンにし、前記電源供給線の断線時には前記トランジスタをオフにするよう前記トランジスタのゲート端子を制御し、
   前記断線時に、前記電源電圧がグラウンドレベルよりも前記トランジスタの閾値電圧以上高い所定の電圧において前記トランジスタをオフにし、
   前記電流生成回路と前記トランジスタとの間に、前記電流生成回路で生成した電流変化に応じて前記制御電圧を変えるカレントミラー回路及びプルダウン抵抗を有することを特徴とする電子回路。
2. 請求項１に記載の電子回路において、
   前記プルダウン抵抗が前記カレントミラー回路の出力とグラウンドとの間に接続されていることを特徴とする電子回路。
3. 請求項２に記載の電子回路において、
   前記カレントミラー回路の設計上の出力電流値と前記プルダウン抵抗の抵抗値の積が、動作時の前記電源線に供給される電圧よりも高いことを特徴とする電子回路。
4. 請求項１に記載の電子回路において、
   前記カレントミラー回路がＰＭＯＳ ＦＥＴがカスコード接続された構成であることを特徴とする電子回路。
5. 請求項４に記載の電子回路において、
   前記電子回路内の電源線に接続される電源供給線の断線時に、前記電流生成回路で生成した前記電流と比較して前記カレントミラー回路の出力電流が早く減少することを特徴とする電子回路。
6. 請求項１に記載の電子回路において、
   前記電子回路内の電源線に接続される電源供給線の断線時に、前記トランジスタのゲート端子と前記出力端子が接続された配線とを接続するためのスイッチを有することを特徴とする電子回路。
7. 検出対象の変化に応じた電気信号を出力するセンサエレメントと、
   前記電気信号を処理し、該処理の結果を、出力回路を介して出力する電子回路と、
   を有するセンサシステムであって、
   前記出力回路は、
   前記電子回路内の電源線と出力端子との間に設けられた負荷と、
   前記負荷と前記出力端子との間に設けられたトランジスタと、
   前記電子回路内の電源線の電源電圧を用いて電流を生成する電流生成回路と、
   前記電流生成回路で生成した電流に応じて変化する制御電圧を用いて前記トランジスタを制御する制御回路を有し、
   前記電子回路内の電源線には、前記電子回路の外部から前記電源線の電源電圧を供給する電源供給線が接続され、
   前記制御回路は、前記電子回路の動作時には前記トランジスタをオンにし、前記電源供給線の断線時には前記トランジスタをオフにするよう前記トランジスタのゲート端子を制御し、
   前記断線時に、前記電源電圧がグラウンドレベルよりも前記トランジスタの閾値電圧以上高い所定の電圧において前記トランジスタをオフにし、
   前記電流生成回路と前記トランジスタとの間に、前記電流生成回路で生成した電流変化に応じて前記制御電圧を変えるカレントミラー回路及びプルダウン抵抗を有することを特徴とするセンサシステム。
8. 請求項７に記載のセンサシステムにおいて、
   前記出力回路が出力する信号が、ＳＥＮＴ信号であることを特徴とするセンサシステム。

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