JP4400866B2 - パターンジェネレータ - Google Patents

Description

本発明は、ＴＶやコンピュータ等に用いられる表示装置（ディスプレイ）へテストパターンを出力するためのパターンジェネレータに関する。

表示装置を製造した後に検査する際においては、所定のテストパターンを表示装置に対して入力し、表示が正確に行なえるか否かについて検査する方法が一般的に採用されている。
そこで、所定のテストパターンを出力するためのパターンジェネレータが従来より開発されてきている（例えば、特許文献１および特許文献２参照）。

従来のパターンジェネレータにおける、テストパターンを生成する構成について、図４および図５に基づいて説明する。
図４に示す構成は、テストパターンを予め画像メモリ２に記憶させておき、ＣＰＵ３とグラフィックスアクセラレータ４によって、テストパターンを表示装置５へ出力させる構成となっている。グラフィックスアクセラレータ４は、描画処理を実行する半導体チップであり、ＣＰＵ３の負担軽減を図ることができる。

図５には、テストパターンをＡＳＩＣやＦＰＧＡ等のプログラミング可能な半導体チップ６によって生成する構成が記載されている。
この構成は、テストパターンが、例えば走査方向に向けて徐々に明るくなるようなグラデーションパターンなど、比較的簡易なパターンを生成する場合に用いることができる。

特開平５−１８３９４５号公報 特開平６−１９７３８０号公報

ＡＳＩＣやＦＰＧＡ等を用いれば比較的安価にパターンジェネレータを構成することができるが、複雑なテストパターンを表示することができないという課題がある。
他方、グラフィックスアクセラレータを用いることによって、複雑なテストパターンであっても表示装置に高速で表示させることができる。しかし、グラフィックスアクセラレータは非常に高価であるので、これを用いるとパターンジェネレータ全体がコストアップしてしまうという課題がある。またグラフィックスアクセラレータを、パターンジェネレータにおいて単にテストパターンを表示させるためだけに用いるのでは、高価格な割にその性能も生かし切れておらず、パターンジェネレータの価格と性能との間のバランスが悪いという課題がある。

そこで、本発明は上記課題を解決すべくなされ、その目的とするところは、複雑なテストパターンであっても良好に表示させることができるパターンジェネレータを低コストで提供することにある。

本発明にかかるパターンジェネレータによれば、所定のテストパターンを表示装置に出力するパターンジェネレータにおいて、テストパターンのパターンデータを記憶しているパターンデータ記憶手段と、パターンデータ記憶手段から取り出されたパターンデータを、一旦記憶する同期式メモリと、同期式メモリから取り出されたパターンデータを表示装置へ出力するための出力手段と、同期式メモリのクロック周波数を制御し、パターンデータ記憶手段から所定のパターンデータを取り出し、取り出したパターンデータを同期式メモリ内に記憶させるように制御する制御手段とを具備し、前記制御手段は、同期式メモリの１アドレス領域内に、パターンデータの一部と、該パターンデータの一部を表示装置に表示させる際の同期信号と、該一部のパターンデータの次に表示装置に表示させるべきパターンデータの一部が記憶されるアドレス値とを記憶させ、前記同期式メモリは、制御手段が制御するクロック周波数の１クロック毎に、１アドレス領域内に記憶されたパターンデータの一部と同期信号とを読み出して出力手段に出力し、該１アドレス領域内に記憶された次に読み出すべきアドレス値を参照して次のアドレスに移行することを特徴としている。

この構成による作用について説明する。
パターンデータ記憶手段には、予め複数のパターンデータが記憶されており、制御手段はこれらのパターンデータのうちのいずれかを選択する。選択されたパターンデータは、所定のビット数毎に、同期式メモリの１アドレス領域に記憶される。
同期式メモリ内の１アドレス領域には、パターンデータの一部と、この一部のデータを表示装置に表示する際の同期信号と、次に表示すべきパターンデータの一部が記憶されているアドレスを示すアドレス値とが記憶されている。
同期式メモリは、クロック周波数に同期して各アドレスから、パターンデータの一部と同期信号とを読み出し、そして次のアドレスへ移行して、次のパターンデータの一部と同期信号とを読み出していく。
すなわち、この構成によれば、ＣＰＵやグラフィックスアクセラレータ等の制御手段を介さずに同期式メモリが自発的にパターンデータを構築して表示装置に表示させることが可能となる。

また、表示装置における横方向への掃引１ライン分のパターンデータが記憶されている複数のアドレス領域を１組とし、該複数のアドレス領域の組を複数組組み合わせることによって、表示装置に表示させるパターンデータを構築することを特徴としてもよい。
この構成を採用することによって、このアドレス領域の組を少なくとも２つだけ用意しておけば、市松模様のような上下左右に異なる色が繰り返し表れるようなパターンを極めて少ないメモリ容量で表示させることができる。
なお、かかる場合、このアドレス領域の組を１組だけ繰り返して読み出すことによって、パターンデータの構築をしてもよいことはもちろんである。

本発明のパターンジェネレータによれば、ＣＰＵやグラフィックスアクセラレータ等の制御手段を介さずに同期式メモリが自発的にパターンデータを構築して表示装置に表示させるので、高価な部品を必要とせずに同期式メモリのデータ読み出し速度と同一の速度でパターンデータを生成して表示装置に表示させることができる。このため、高速且つ低コストでパターンデータの表示が行なえるパターンジェネレータを提供できる。

同期式メモリの１アドレス領域に、パターンデータの一部と、この一部のデータを表示装置に表示する際の同期信号と、次に表示すべきパターンデータの一部が記憶されているアドレス値とを記憶させておく。同期式メモリは、クロック周波数に同期して１アドレス領域から、パターンデータの一部と同期信号とを読み出して出力手段へ出力し、そして次のアドレスへ移行して、次のクロックに同期してパターンデータの一部と同期信号とを読み出して出力手段へ出力していく。

本発明の実施例について図面に基づいて説明する。
まず、図１にパターンジェネレータの構成を示し、その構成について説明する。
パターンジェネレータ２０は、ＬＣＤやＣＲＴ等の表示装置を出荷する際のテスト画像 を生成して、表示装置に出力する装置である。
本発明のパターンジェネレータ２０は、同期式メモリ２６内に記憶されたパターンデータの一部を、同期式メモリ２６自らが1クロック毎に1アドレス領域から読み出し、そして次のクロックに同期させて次に読み出すべきパターンデータの一部が記憶された１アドレス領域からパターンデータの一部を読み出すことで、所定のパターンを表示できる点が特徴となっている。

パターンジェネレータ２０にはパーソナルコンピュータ（ＰＣ）１１が接続されており、ＰＣ１１の操作で、操作が可能となっている。ＰＣ１１とパターンジェネレータ２０との間は、ＬＡＮ等の通信回線によって接続されている。したがって、パターンジェネレータ２０内には、ＬＡＮポート等の通信手段２１が設けられている。

パターンジェネレータ２０には、ＣＰＵ（請求の範囲でいう制御手段）２２が設けられており、パターンジェネレータ２０全体の動作を制御する。ＣＰＵ２２は予め設定された制御プログラムに基づいて動作すると共に、ＰＣ１１から送信されてくる制御信号によっても動作する。

ＣＰＵ２２には、ＥＥＰＲＯＭ等から構成されたパターンデータ記憶手段２４が接続されている。パターンデータ記憶手段２４は、複数のパターンデータ（図では、例としてＡ〜Ｄの４つ）が予め記憶されている。
ＣＰＵ２２は、ＰＣ１１からの制御信号によって、いずれのパターンデータを表示させるかを選択し、該当するパターンデータをパターンデータ記憶手段２４から取り出す。

ＣＰＵ２２は、パターンデータ記憶手段２４から取り出したパターンデータを所定のビット数ごとに分割し、バッファ２５を介して同期式メモリ２６の1アドレス領域毎に、分割したパターンデータの一部を入力する。
また、ＣＰＵ２２は、パターンデータの一部と関連付けして、表示装置３１に表示させる際の同期信号を、該当するパターンデータが記憶されたアドレス領域内に入力する。
さらに、ＣＰＵ２２は、パターンデータの一部と関連付けして、次に読み出すべきパターンデータの一部が記憶された同期式メモリ２６のアドレス値を、該当するパターンデータが記憶されたアドレス領域内に入力する。

このように、ＣＰＵ２２は、パターンデータ、同期信号および次のアドレスのアドレス値を１つのアドレス領域に記憶させるが、このときいずれのアドレス領域に記憶させるかを、バッファ２７を介して入力する。

ＣＰＵ２２は、ＰＬＬ発信器２８を制御して同期式メモリ２６のクロック周波数を設定することができる。ＰＬＬ発信器２８は、ＣＰＵ２２に設定された周波数のクロックを同期式メモリ２６へ入力する。

同期式メモリ２６から取り出されたパターンデータは、画像出力手段３０へ入力される。画像出力手段３０の一例としては、ＬＤＶＳ信号を表示装置３１へ出力するＬＤＶＳ信号出力回路が挙げられる。ＬＤＶＳ信号出力回路は、表示装置３１が液晶ディスプレイまたはプラズマディスプレイである場合に、パターンジェネレータ２０から表示装置３１までのデジタル信号の劣化を防止するために設けられているものであり、デジタル信号をＬＤＶＳ信号に変換する機能を有する。ただし、画像出力手段３０としては、ＬＤＶＳ信号出力回路には限定されない。

続いて、図２に同期式メモリのメモリ構造を示し、同期式メモリのメモリ構造について説明する。
本発明の同期式メモリ２６は、具体的にはＳＲＡＭやＤＲＡＭ等のメモリであって、ＣＰＵ２２によって制御されるクロック周波数に同期して動作するものである。
同期式メモリ２６の、１アドレス領域には、上述したようにパターンデータの一部４０、該一部のデータの同期信号（水平同期信号、垂直同期信号の双方）４２、次のパターンデータの一部を読み出すために次のパターンデータの一部が記憶されたアドレス値４４が記憶されている。

図２では、例としてアドレス００００番地から０３ＦＦ番地までを、表示装置３１における横方向の１ライン分のパターンデータが記憶されている領域としている。これを１組のデータＸ１として同期式メモリ２６内で取り扱う。
１組のデータＸ１の中では、００００番地は表示装置３１で「白」を表示させるデータが記憶されており、１番地増加する毎に「黒」と「白」が交互に表示されるようにデータが記憶されている。

同期式メモリ２６の０４００番地から０７ＦＦ番地までは、１組のデータＸ１と「白」「黒」の順序が逆になった、１組のデータＸ２が記憶されている。
１組のデータＸ２も、表示装置３１における横方向の１ライン分のパターンデータが記憶されている領域であり、１番地毎の各アドレス領域にパターンデータの一部と、同期信号と、次のパターンデータの一部を読み出すためのアドレス値が記憶されている点については、データＸ１と同様である。

次に、上述したように００００番地〜０７ＦＦ番地までの領域にデータが記憶された同期式メモリ２６のデータ読み出し動作と、この動作に基づく表示装置３１の表示の概略を図２と図３に基づいて説明する。
まず、同期式メモリ２６は、クロックに同期して００００番地からパターンデータの一部４０と同期信号４２とを読み出して画像出力手段３０へ出力する。そして、００００番地の次に読み出すべきアドレス値４４を読み出し、次のクロックに同期して該当するアドレス値のアドレスからパターンデータの一部４０と同期信号４２とを読み出す。
ここで、本実施例では１組のデータ内でアドレス順にデータを読み出すように設定しているので、基本的には、次に読み出すべきアドレス値は次のアドレスの番地が記載されている。

１組のデータＸ１を全て読み出して表示装置３１に表示させると、図３の最上部に表示されているように、掃引方向（画面左から右）に「白」「黒」「白」の順番のパターンが表示される。

一方、データＸ１の最後の番地における、次に読み出すべきパターンデータの一部が記憶されているアドレスは、１組のデータＸ２の最初のアドレス値が記憶されている。
したがって、同期式メモリ２６は、１組のデータＸ１を読み出した後、１組のデータＸ２を読み出す。

データＸ２は、そのパターンデータが表示装置３１の画面上で掃引方向に向かって「黒」「白」「黒」のパターンとなるように表示させるものである。
そして、データＸ２の最後の番地における、次に読み出すべきパターンデータの一部が記憶されているアドレスは、１組のデータＸ１の最初のアドレス値が記憶されている。したがって同期式メモリ２６は、１組のデータＸ２を読み出した後、再度データＸ１を００００番地から読み出す。
このように、本実施例では、データＸ１とデータＸ２を交互に表示装置３１に表示させるので、「白」と「黒」の配置が上下左右で反転した市松模様が表示装置３１に表示される。

上述した実施例のように、同期式メモリに掃引１ライン分を１組として２組のパターンデータを記憶しておき、それぞれのパターンデータを交互に出力するだけで市松模様等のパターンを表示させることができる。
また、次のパターンデータを読み出すべきアドレス値を各アドレス領域に記憶させておくので、各アドレス領域が順番に整列しておらず、バラバラに存在していても確実にパターンデータの読み出しを実行できる。

なお、表示装置３１に表示されるパターンデータの様式としては、上記実施例のように市松模様に限定されることはなく、グラデーション等様々な様式を採用することができる。

また、メモリ領域を掃引１ライン分を１組としてパターンデータを記憶させる場合、上述した実施例のように２組のデータを記憶させておくのではなく、１組のデータを連続して読み出すようにしてもよいし、３組以上のデータを交互に読み出すようにしてもよい。

以上本発明につき好適な実施例を挙げて種々説明したが、本発明はこの実施例に限定されるものではなく、発明の精神を逸脱しない範囲内で多くの改変を施し得るのはもちろんである。

本発明のパターンジェネレータの構成を示す説明図である。 同期式メモリのメモリ領域について説明する説明図である。 図２のパターンデータを表示装置に表示させた所を示す説明図である。 従来のパターンジェネレータにおいてグラフィックスアクセラレータを用いた例を示す説明図である。 従来のパターンジェネレータにおいてＡＳＩＣやＦＰＧＡを用いた例を示す説明図である。

符号の説明

２０ パターンジェネレータ
２１ 通信手段
２２ ＣＰＵ（制御手段）
２４ パターンデータ記憶手段
２５，２７ バッファ
２６ 同期式メモリ
２８ ＰＬＬ発信器
３０ 画像出力手段
３１ 表示装置
４０ パターンデータの一部
４２ 同期信号
４４ アドレス値

Claims (2)

1. 所定のテストパターンを表示装置に出力するパターンジェネレータにおいて、
   テストパターンのパターンデータを記憶しているパターンデータ記憶手段と、
   パターンデータ記憶手段から取り出されたパターンデータを、一旦記憶する同期式メモリと、
   同期式メモリから取り出されたパターンデータを表示装置へ出力するための出力手段と、
   同期式メモリのクロック周波数を制御し、パターンデータ記憶手段から所定のパターンデータを取り出し、取り出したパターンデータを同期式メモリ内に記憶させるように制御する制御手段とを具備し、
   前記制御手段は、
   同期式メモリの１アドレス領域内に、パターンデータの一部と、該パターンデータの一部を表示装置に表示させる際の同期信号と、該一部のパターンデータの次に表示装置に表示させるべきパターンデータの一部が記憶されるアドレス値とを記憶させ、
   前記同期式メモリは、
   制御手段が制御するクロック周波数の１クロック毎に、１アドレス領域内に記憶されたパターンデータの一部と同期信号とを読み出して出力手段に出力し、該１アドレス領域内に記憶された次に読み出すべきアドレス値を参照して次のアドレスに移行することを特徴とするパターンジェネレータ。
2. 表示装置における横方向への掃引１ライン分のパターンデータが記憶されている複数のアドレス領域を１組とし、該複数のアドレス領域の組を複数組組み合わせることによって、表示装置に表示させるパターンデータを構築することを特徴とする請求項１記載のパターンジェネレータ。

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