JP4404074B2

JP4404074B2 - 固体撮像装置及びデータ伝送方法並びに撮像装置

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Publication number: JP4404074B2
Application number: JP2006182030A
Authority: JP
Inventors: 哲也下田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-06-30
Filing date: 2006-06-30
Publication date: 2010-01-27
Anticipated expiration: 2026-06-30
Also published as: RU2008152036A; CN101485194B; EP2037673A1; US20100026814A1; BRPI0713075A2; US8169499B2; WO2008001760A1; JP2008011396A; RU2429585C2; CN101485194A; KR20090025294A; TW200818892A; EP2037673A4; TWI341129B

Description

本発明は、Ｃ−ＭＯＳ型イメージセンサ等の固体撮像素子から撮像データを読み出して外部へ伝送する固体撮像装置及びデータ伝送方法、並びに、Ｃ−ＭＯＳ型イメージセンサ等の固体撮像素子を用いた撮像装置に関する。

近年、Ｃ−ＭＯＳ型の半導体製造プロセスを用いたイメージセンサ（以下、Ｃ−ＭＯＳイメージセンサという。）が広く実用化されつつある。Ｃ−ＭＯＳイメージセンサでは、例えば、ｍ列×ｎ行に二次元配列された各単位画素から得られる画素信号を順次読み出すことができる。具体的にＣ−ＭＯＳイメージセンサは、垂直方向（カラム方向という。）に並んだｎ個の単位画素から発生された画素信号を伝送するｍ本のカラム信号線と水平方向に並んだｍ個の単位画素を選択するｎ本の水平選択線とが格子状に配列されており、これらカラム信号線及び水平選択線によりｍ列×ｎ行の単位画素を１つずつ順次スキャンして画像信号を生成する撮像デバイスである。

また、このような撮像デバイスを用いて、例えばフルＨＤ（Full High Definition）規格などといった高画質の画像を撮像するには、単位時間当たりでより多くの画素データをイメージセンサから出力することを要する。すなわち、イメージセンサでは、より速いピクセルレートで画素データを出力しなければならない。このように速いピクセルレートで画像信号を撮像する場合、従来と同様の伝送レートで外部へ出力するには、撮像デバイスの出力端子を増加する必要があるため、回路規模が大きくなってしまうという問題がある。

このような問題を改善するには、イメージセンサにおける各単位画素からの画素データの読み出し速度を速くし、高速で読み出された画像信号を少数の出力端子で外部へ出力することが考えられる。ここで、単純に各単位画素から画素信号を読み出す速度を速くすると、イメージセンサ内の消費電力や読み出しの際に生じるノイズが増大してしまう。

特許文献１では、このような読み出し速度の高速化に伴う弊害を改善するため、低速クロックから高速クロックを生成し、低速クロックを基準としてＣ−ＭＯＳイメージセンサから４画素分の画素データを読み出し、高速クロックを基準として画素データを複数チャネルの差動伝送路で外部へ出力する固体撮像装置が記載されている。

このように、特許文献１に記載の固体撮像装置では、イメージセンサを低速クロックで動作させ、画素データを出力する出力側回路を高速クロックで動作させる。このため、装置全体で全ての処理ブロックを高速で動作させる場合に比べて、イメージセンサ内で発生するノイズを低減することや消費電力の増加を抑えることができる。

特開２００５―８６２２４号公報

しかしながら、特許文献１に記載の固体撮像装置では、低解像度で低フレームレートのデータ形式の画像信号を撮像して伝送する場合でも、高解像度で高フレームレートの画像データを伝送する場合と同数の差動増幅器を駆動して画像信号の伝送を行うので、画素信号の読み出しから画像信号を外部に出力までの全処理を比較的低い周波数のクロック数で行う固体撮像装置に比べて消費電力が高くなってしまった。

本発明は、このような実情に鑑みて提案されたものであり、固体撮像素子から読み出された撮像データを省電力で固体撮像素子の外部へ伝送する固体撮像装置及びデータ伝送方法並びに撮像装置を提供することを目的とする。

上述した課題を解決するための手段として、本発明に係る固体撮像装置は、第１のクロックを基準として、二次元配列された単位画素から撮像データを読み出す固体撮像素子と、上記第１のクロックよりも動作周波数が高い第２のクロックを生成する第２のクロック生成部と、上記固体撮像素子から読み出される撮像データをビットデータ列に並べ替える配列処理部と、上記配列処理部で並べ替えられたビットデータ列を複数の差動伝送路を介して外部へ伝送する差動増幅器を複数有し、上記差動増幅器が上記ビットデータ列を上記第２のクロックを基準として外部へ伝送するデータ伝送部と、上記撮像データを外部へ伝送する伝送速度に比例した数の差動増幅器を駆動させる制御部とを備える。

また、本発明に係るデータ伝送方法は、単位画素が二次元配列された固体撮像素子から読み出される撮像データを複数の差動伝送路を介して外部へ出力するデータ伝送方法であって、上記固体撮像素子から読み出された撮像データを所定数のビットデータ列に並べ替え、上記第１のクロックよりも動作周波数が高い第２のクロックを生成し、上記撮像データを外部へ伝送する伝送速度に比例した数の差動増幅器を駆動し、上記第２のクロックを基準として、上記駆動した差動増幅器毎に上記並べ替えられた各ビットデータ列を外部へ伝送する。

さらに、本発明に係る撮像装置は、単位画素が二次元配列された固体撮像素子から第１のクロックを基準として撮像データを読み出す撮像処理部と、上記撮像処理部から読み出された撮像データに所定のデータ処理を施す画像処理部とを備える撮像装置であって、
上記撮像処理部は、上記第１のクロックよりも動作周波数が高い第２のクロックを生成する第２のクロック生成部と、上記固体撮像素子から読み出される撮像データを所定数のビットデータ列に並べ替える配列処理部と、上記配列処理部で並べ替えられたビットデータ列を複数の差動伝送路を介して外部へ伝送する差動増幅器を複数有し、上記差動増幅器が上記ビットデータ列を上記第２のクロックを基準として外部へ伝送するデータ伝送部と、上記撮像データを上記画像処理部へ伝送する伝送速度に比例した数の差動増幅器を駆動させる制御部とを備える。

本発明は、固体撮像素子を第１のクロックで動作させるとともに、画素データを出力する出力側の回路を高周波数の第２のクロックで動作させる。このため、本発明では、固体撮像素子による撮像データの動作を速くしないで単位時間当たりにより多くの撮像データを出力するので、高画質のデータを出力する場合に固体撮像素子内部で発生するノイズを低減することができる。

また、本発明は、撮像データを外部へ伝送する伝送速度に比例した数の差動増幅器を駆動し、第２のクロックを基準として、駆動した差動増幅器で各ビットデータ列を外部へ伝送する。

このように、本発明では、差動伝送路を介して撮像データを外部へ伝送するので、データを伝送する際に生じる不要輻射を低減するとともに、画像データの画質に応じて最低限の差動増幅器を駆動するので伝送対象となる撮像データの画質に関わらず、省電力で撮像データを伝送することができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。以下に説明する実施の形態では、本発明を、例えば、固体撮像素子を用いて被写体を撮像する撮像装置（以下、単にビデオカメラ１という。）に適用したものである。

ビデオカメラ１は、図１に示すように、レンズユニット１０と、Ｃ−ＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ１１０とデータ出力部１２０とからなる撮像デバイス１００と、画像処理デバイス２００と、メモリ３００と、システムコントローラ４００と、記憶媒体５００と、表示部６００とを備えている。

レンズユニット１０には、フォーカスレンズ、ズームレンズ及び絞り、並びに、これらレンズを駆動する駆動部が設けられている。また、レンズユニット１０は、被写体像を受光してＣ−ＭＯＳイメージセンサ１１０の受光面に結像させる。

撮像デバイス１００は、被写体像を受光して撮像データを生成するＣ−ＭＯＳイメージセンサ１１０と、Ｃ−ＭＯＳイメージセンサ１１０が生成した撮像データを画像処理デバイス２００へ出力するデータ出力部１２０とからなる。

Ｃ−ＭＯＳイメージセンサ１１０は受光面に単位画素が二次元配列されており、各単位画素が結像された光を光電変換して電気信号を出力する。そしてＣ−ＭＯＳイメージセンサ１１０は各単位画素から電気信号を読み出して、読み出した電気信号を例えば１０ビットの画素データに変換する。また、Ｃ−ＭＯＳイメージセンサ１１０はカラムラインの電気信号を４並列で出力するアンプを備えている。すなわち、Ｃ−ＭＯＳイメージセンサ１１０は単位時間当たりに４並列の画素データを出力する。

データ出力部１２０は、シリアル形式のビットデータを出力する合計１０チャネルの出力端を備え、Ｃ−ＭＯＳイメージセンサ１１０が出力する４並列の画素データをシリアル形式のビットデータ列に置き換えて各チャネルから出力する。すなわち、撮像デバイス１００は、データ出力部１２０からシリアル形式のビットデータ列として撮像データを画像処理デバイス２００へ伝送する。

画像処理デバイス２００は、撮像デバイス１００から供給されるシリアル形式のビットデータ列を１画素単位の画素データに並べ替える。さらに、画像処理デバイス２００は、画素データを二次元配列して１画面単位の画像データを生成し、生成した画像データをメモリ３００に供給して記憶させる。

また、画像処理デバイス２００は、一旦メモリ３００に記憶させた画像データを読み出し、読み出した画像データにガンマ補正やホワイトバランス等の調整を施し、記憶メディアやディスプレイなどのフォーマットにデータ形式に変換する。さらに、画像処理デバイス２００は、画像データを記憶媒体５００及び表示部６００に供給する。このようにして、ビデオカメラ１で撮像された画像データは、例えばハードディスクやフラッシュメモリなどの記憶媒体５００に記憶され、また、ＬＣＤ（Liquid Crystal Display）や有機ＥＬ（Electroluminescence）などの表示部６００で表示される。

システムコントローラ４００は、ビデオカメラ１の各デバイスに基準クロックＣＬＫ０を供給する。なお、基準クロックＣＬＫ０は、図２に示すように、撮像モードに応じて動作周波数を変更する。具体的に、システムコントローラ４００は、画像データのピクセルレートが速い場合は動作周波数の高い基準クロックＣＬＫ０を生成し、撮像する画像データのピクセルレートが遅い場合は動作周波数の低い基準クロックＣＬＫ０を生成する。

また、システムコントローラ４００は、これら処理部の制御を行う。特に、本実施形態に係るビデオカメラ１において、システムコントローラ４００は、被写体を撮像する際に選択する撮像モードに応じた制御命令をデータ出力部１２０へ供給し、データ出力部１２０で使用する出力端のチャネル数を切り換える。

ここで、本実施形態では、例えば、ピクセルレート（M Pixel/s）で分けられる合計４種類の撮像モードがあるものとする。すなわち、これらの撮像モードは、撮像デバイス１００から画像処理デバイス２００へ単位時間当たりに供給する画素データの数(Pixel)がより多い形式から順に、静止画記録モード（432[M Pixel/s]）・ＨＤ（High Definition）動画記録モード（108[M Pixel/s]）・ＳＤ（Standard Definition）動画記録モード（54[M Pixel/s]）・モニタリングモード（27[M Pixel/s]）である。

従来のビデオカメラにおいて、図２（Ａ）に示すように、これらの撮像モードに関わらずデータ出力部に相当する処理部では、常に合計１０チャネルの出力端を使用する。そのため、従来のビデオカメラでは、撮像モードに応じて１チャネル当たりのビットレートが変化している。

これに対して、本実施形態に係るビデオカメラ１において、システムコントローラ４００は、図２（Ｂ）に示すように、撮像モードに応じてデータ出力部１２０で使用する出力端のチャネル数を変化させる。

本実施形態では、上述した出力端で使用するチャネル数の選択処理に注目して撮像デバイス１００及び画像処理デバイス２００の構成に関して詳細に説明する。

まず、Ｃ−ＭＯＳイメージセンサ１１０の構成を、図３を参照して説明する。

Ｃ−ＭＯＳイメージセンサ１１０は、図３に示すように、ｍ列×ｎ行の２次元配列された複数の単位画素２１と、各単位画素２１から出力される電気信号を伝送するｍ本のカラム信号線（２２−１，２２−２，・・・、２２−ｍ）とを備えている。また、Ｃ−ＭＯＳイメージセンサ１１０は、水平方向に並んだｍ個の単位画素に接続されたｎ本の水平選択線２３（２３−１，２３−２，・・・、２３−ｎ）と、ｎ本の水平選択線２３に選択信号を供給する水平アドレス選択回路２４とを備えている。

Ｃ−ＭＯＳイメージセンサ１１０は、４個のカラムアンプ２５（２５−１，２５−２，２５−３，２５−４）と、各カラム信号線２２に接続されたｍ個のカラム選択スイッチ２６（２６−１，２６−２，・・・，２６−ｍ）と、垂直アドレス選択回路２７と、各カラムアンプ２５の出力端に接続された４個のアナログ／ディジタル（Ａ／Ｄ）変換器とを備えている。

ｍ本のカラム信号線２２は、カラムアンプ２５に対応する本数（４本）を１セットとして、各カラム増幅器２５に１つずつカラム選択スイッチ２６を介して接続されている。すなわち、４本のセットのうち、１番目のカラム信号線２２（２２−１，２２−５，・・・，２５−（ｎ−３））は、カラム選択スイッチ２６を介して、カラムアンプ２５−１に接続されている。２番目のカラム信号線２２（２２−２，２２−６，・・・，２５−（ｎ−２））は、カラム選択スイッチ２６を介して、カラムアンプ２５−２に接続されている。３番目のカラム信号線２２（２２−３，２２−７，・・・，２５−（ｎ−１））は、カラム選択スイッチ２６を介して、カラムアンプ２５−３に接続されている。４番目のカラム信号線２２（２２−４，２２−８，・・・，２５−ｎ）は、カラム選択スイッチ２６を介して、カラムアンプ２５−４に接続されている。

垂直アドレス選択回路２７は、カラム選択スイッチ２６をＯＮ／ＯＦＦするカラム選択信号を発生する。垂直アドレス選択回路２７は、４本のカラム信号線２２をセットとしてカラム選択スイッチ２６のＯＮ／ＯＦＦを制御する。カラム選択スイッチ２６がＯＮとなると、そのカラム信号線２２に接続された単位画素２１から出力された電気信号がカラム増幅器２５に供給される。

Ａ／Ｄ変換器２８は、カラム増幅器２５により増幅された電気信号をディジタル化して、１画素当たり１０ビットの画素データを出力する。また、各Ａ／Ｄ変換器２８の出力端は、画素データを構成する各ビットデータに対応した合計１０本の信号線でデータ出力部１２０と接続されており、例えば、基準クロックＣＬＫ０に基づくパルス信号の立ち上がり・立ち下がりの各タイミングで１ビットのデータを出力する。

また、Ｃ−ＭＯＳイメージセンサ１１０は、上述したように撮像モードによってシステムコントローラ４００から供給される基準クロックＣＬＫ０の動作周波数が異なる。よって、Ｃ−ＭＯＳイメージセンサ１１０は、速いピクセルレートの撮像モードが選択されていると速いタイミングで画素データを出力し、遅いピクセルレートの撮像モードが選択されていると遅いタイミングで画素データを出力する。

なお、図４に示すように、各カラム信号線２２に、Ａ／Ｄ変換器２９を挿入して、カラム信号線２２から直接ディジタル化された画素データを出力するＣ−ＭＯＳイメージセンサを用いるようにしてもよい。また、Ｃ−ＭＯＳイメージセンサ１１０は、基準クロックＣＬＫ０に基づくパルス信号の立ち上がりのタイミング毎に１ビットのデータを出力するようにしてもよい。

以上のように、Ｃ−ＭＯＳイメージセンサ１１０は、被写体を撮像して単位時間当たり４並列の画素データを合計４０本の信号線を介してデータ出力部１２０に供給する。

次に、データ出力部１２０、及び、画像処理デバイス２００の構成について図５を参照して説明する。

データ出力部１２０は、Ｃ−ＭＯＳイメージセンサ１１０から合計４０本の信号線を介して入力される４並列の画素データに以下に示すデータ処理を施して、当該出力端により最大１０チャネルの差動伝送路を介して画像処理デバイス２００へ撮像データを供給する。このように最大１０チャネルの差動伝送路で画素データを出力するので、データ出力部１２０は、固体撮像デバイス１００外部へデータを出力する出力端子の数が削減される。これに伴って、固体撮像デバイス１００と画像処理デバイス２００とを接続する信号線の数が削減され、合計４０本の信号線を撮像デバイス１００から画像処理デバイス２００へ直接接続する場合に比べて、装置全体として回路規模が大幅に減少されることとなる。

具体的に、データ出力部１２０は、基準クロックＣＬＫ０を逓倍した高速クロックＣＬＫ１を生成する周波数逓倍回路１２１と、Ｃ−ＭＯＳイメージセンサ１１０から供給される４並列の画素データをパラレル形式のビットデータ列に並べ替える並べ替え処理部１２２と、並べ替え処理部１２２で並べ替えられたビットデータ列をシリアル形式に変換するパラレルシリアル変換部１２３と、パラレルシリアル変換部１２３で変換されたシリアル形式のビットデータ列を画像処理デバイス２００へ伝送する合計１０チャネルのデータ送信器１２４（１２４−１，１２４−２，・・・，１２４−１０，）と、周波数逓倍回路１２１で生成した高速クロックＣＬＫ１を画像処理デバイス２００へ伝送するクロック送信器１２５とを備える。

ここで、各データ送信器１２４（１２４−１，１２４−２，・・・，１２４−１０）及びクロック送信器１２５は差動増幅器であり、それぞれ２本の信号線を１対とした差動伝送路を介して画像処理ブロック２００に接続されている。

具体的に、クロック送信器１２５は、それぞれ逆位相となる２つパルス信号を用いて高速クロックＣＬＫ１を伝送する。各データ送信器１２４も、それぞれ逆位相となる２つパルス信号を用いてビットデータを伝送する。

画像処理デバイス２００は、差動伝送路を介して伝送されてくるシリアル形式のパルスデータ列を受信する合計１０チャネルのデータ受信器２０１（２０１−１，２０１−２，・・・，２０１−１０）と、データ出力部１２０のクロック送信器１２５から送信される高速クロックＣＬＫ１を受信するクロック受信器２０２と、クロック受信器２０２が受信した高速クロックＣＬＫ１に同期したクロックを生成する分周回路２０３と、各データ受信器２０１が受信したシリアル形式のビットデータ列をパラレル形式のビットデータ列に変換するシリアルパラレル変換部２０４と、パラレル形式のビットデータ列から各画素データの境界を検出するデータ境界検出部２０５と、データ境界検出部２０５で検出された境界に基づいて撮像データから画素データを形成する並べ替え処理部２０６と、並べ替え処理部２０６で形成された画素データに含まれる同期コードを検出する同期コード検出部２０７とを備える。

ここで、データ受信器２０１及びクロック受信器２０２は差動増幅器であり、それぞれデータ出力部１２０のデータ送信器１２４及びクロック送信器１２５から伝送されてくるパルス信号で表現されたビットデータを受信する。

また、撮像デバイス１００から差動伝送路を介して画像処理デバイス２００へ撮像データを伝送する場合には、シングル伝送方式に対してコモン・モード雑音の影響を受けにくくなっている。よって、差動伝送方式では、信号の振幅を低くしてもシングル伝送方式と比べてより確実にデータを伝送できる。これにより、データ出力部１２０は、撮像データをシングル伝送方式で伝送する場合に比べて信号成分を小さくできる分、データ伝送速度の高速化を図ることができる。このようにデータ伝送速度の高速化が図れるので、周波数逓倍回路１２１で生成される高速クロックＣＬＫ１を基準としてビットデータを伝送できる。

ここで、高速クロックＣＬＫ１は、図６に示すように、基準クロックＣＬＫ０に同期して、基準クロックＣＬＫ０のパルス間隔Ｔを１／４倍したものである。高速クロックＣＬＫ１は、パラレルシリアル変換部１２３及びクロック送信器１２５にそれぞれ供給される。

また、高速クロックＣＬＫ１は、クロック送信器１２５から差動伝送路を介して画像処理ブロック２００のクロック受信器２０２に伝送される。分周回路２０３は、クロック受信器２０２が受信した高速クロックＣＬＫ１を分周して、高速クロックＣＬＫ１に同期した高速クロックＣＬＫ２、及び、基準クロックＣＬＫ０に同期した低速クロックＣＬＫ３をそれぞれ生成して各処理部へ供給する。ここで、高速クロックＣＬＫ２は、低速クロックＣＬＫ３のパルス間隔を１／４倍したものである。このようにして、画像処理デバイス２００では、高速クロックＣＬＫ２及び低速クロックＣＬＫ３を基準として、撮像デバイス１００と同期をとっている。

さらに、データ出力部１２０は、システムコントローラ４００から供給される制御命令に従い、撮像モードに応じて出力端で使用するチャネル数、すなわち、電力を供給させて駆動させるデータ送信器１２４を選択する。同様にして、画像処理デバイス２００も、撮像モードに応じて電力を供給させて駆動させるデータ受信器２０１を選択する。このように、データ出力部１２０及び画像処理デバイス２００の動作が撮像モードに応じて変化する。

続いて、データ出力部１２０及び画像処理デバイス２００の各処理部の具体的な動作について説明する。以下では、図２に示した合計４種類の撮像モードのうち、静止画記録モード（432 M Pixel/s）・ＨＤ動画記録モード（108 M Pixel/s）・モニタリングモード（27 M Pixel/s）の３種類の撮像モードを具体例として挙げる。まず、撮像モードを静止画記録モード（432 M Pixel/s）として、データ出力部１２０及び画像処理デバイス２００の各処理部の動作について詳述する。

並べ替え処理部１２２は、Ｃ−ＭＯＳイメージセンサ１１０から供給される４並列の画素データを１０並列のビットデータ列に置き換える。

例えば、図７に示すように、４並列の画素データをそれぞれ第１の画素データ（Ｄ１［１］，Ｄ１［２］，・・・，Ｄ１［１０］）・第２の画素データ（Ｄ２［１］，Ｄ２［２］，・・・，Ｄ２［１０］）・第３の画素データ（Ｄ３［１］，Ｄ３［２］，・・・，Ｄ３［１０］）・第４の画素データ（Ｄ４［１］，Ｄ４［２］，・・・，Ｄ４［１０］）とすると、並べ替え処理部１２２は、これら４並列の画素データを、第１のビットデータ列（Ｄ１［１］，Ｄ２［１］，Ｄ３［１］，Ｄ４［１］）・第２のビットデータ列（Ｄ１［２］，Ｄ２［２］，Ｄ３［２］，Ｄ４［２］）・・・第１０のビットデータ列（Ｄ１［１０］，Ｄ２［１０］，Ｄ３［１０］，Ｄ４［１０］）に置き換えるものとする。ここで、並べ替え処理部１２２は、基準クロックＣＬＫ０に基づくパルス信号の立ち上がり・立ち下がりの各タイミングで、４並列の画素データを１０並列のビットデータ列に置き換える処理を行う。また、これらのビットデータ列は、並べ替え処理部１２２からパラレルシリアル変換部１２３へ供給される。

パラレルシリアル変換部１２３は、図８に示すように、各ビットデータ列を各チャネルに対応するデータ送信器１２４に割り当てる。そして、各チャネルのデータ送信器１２４は、高速クロックＣＬＫ１に基づくパルス信号の立ち上がり・立ち下がりの各タイミングで、１ビットずつデータを出力する。例えば、第１のビットデータ列は、送信器１２４−１から、高速クロックＣＬＫ１に基づくパルス信号の立ち上がり・立ち下がりの各タイミングで、Ｄ１［１］・Ｄ２［１］・Ｄ３［１］・Ｄ４［１］の順で出力される。すなわち、１０チャネルのデータ送信器１２４全体では、高速クロックＣＬＫ１に基づくパルス信号の立ち上がり・立ち下がりの各タイミングで、１画素分の画素データを出力することとなる。

各データ送信器１２４から出力されたビットデータは、差動伝送路を介して画像処理デバイス２００の各データ受信器２０１へ伝送される。シリアルパラレル変換部２０４は、高速クロックＣＬＫ２に基づくパルス信号の立ち上がり・立ち下がりの各タイミングに応じて各データ受信器２０１へ伝送されてきたパルス信号からビットデータを検出する。さらに、シリアルパラレル変換部２０４は、低速クロックＣＬＫ３に基づくパルス信号の立ち上がり・立ち下がりの各タイミングで、各データ受信器２０１から読み出した複数のビットデータを１つのビットデータ列としてデータ境界検出部２０５へ供給する。ここで、低速クロックＣＬＫ３が高速クロックＣＬＫ２の４周期分なので、シリアルパラレル変換部２０４は、１列当たり４ビットからなる合計１０列のビットデータ列をデータ境界検出部２０５へ供給する。

データ境界検出部２０５は、低速クロックＣＬＫ３に基づくパルス信号の立ち上がり・立ち下がりの各タイミングで、シリアルパラレル変換部２０４から供給されるビットデータ列から、各画素データの最小位ビットと最大位ビットを検出し、検出結果を付加したビットデータ列を並べ替え処理部２０６へ供給する。

並べ替え処理部２０６は、低速クロックＣＬＫ３に基づくパルス信号の立ち上がり・立ち下がりの各タイミングでデータ境界検出部２０５から供給されるビットデータ列から、１画素当たり１４ビット長に拡張した画素データを生成して同期コード検出部２０７へ供給する。

同期コード検出部２０７は、低速クロックＣＬＫ３に基づくパルス信号の立ち上がり・立ち下がりの各タイミングで、並べ替え処理部２０６から供給される各画素データから同期コードを検出する。この同期処理により、１画面を構成する複数の画素データ間で同期が図られることとなる。

そして、画像処理デバイス２００では、１画面当たりの画素データで同期が図られた撮像データが１画面単位でメモリに記憶させることとなる。

このように、静止画撮像モードで撮像する場合、本実施形態に係るビデオカメラ１では、従来のビデオカメラと同様に１０チャネルの差動伝送路に電力を供給して駆動させ、１チャネル当たり４３２[M bps]のデータレートで撮像データを固体撮像デバイス１００から画像処理デバイス２００へ供給させる。

次に、撮像モードをＨＤ動画記録モードとした場合の撮像データの伝送処理について図８を参照して説明する。なお、データ出力部１２０及び画像処理デバイス２００について静止画撮像モードと同様の処理に関して、その説明を省略する。

撮像モードがＨＤ動画記録モードの場合、データ出力部１２０の並べ替え処理部１２２では、Ｃ−ＭＯＳイメージセンサ１１０から供給される４並列の画素データを、５並列で１列当たり８ビットのビットデータ列に置き換える。

具体的に５並列のビットデータ列は、図８（Ａ）に示すように、第１のビットデータ列（Ｄ１［１］，Ｄ１［２］，Ｄ２［１］，Ｄ２［２］，Ｄ３［１］，Ｄ３［２］，Ｄ４［１］，Ｄ４［２］）・第２のビットデータ列（Ｄ１［３］，Ｄ１［４］，Ｄ２［３］，Ｄ２［４］，Ｄ３［３］，Ｄ３［４］，Ｄ４［３］，Ｄ４［４］）・・・第５のビットデータ列（Ｄ１［９］，Ｄ１［１０］，Ｄ２［９］，Ｄ２［１０］，Ｄ３［９］，Ｄ３［１０］，Ｄ４［９］，Ｄ４［１０］）に置き換えられる。そして、これら５並列のビットデータ列は５チャネル分の差動伝送路を介して画像処理デバイス２００へ伝送される。

このように、ＨＤ動画記録モードで撮像する場合には、図２に示すように、５チャネル分の差動伝送路に電力が供給され、１チャネル当たり２１６[M bps]のデータレートで撮像データが、固体撮像デバイス１００から画像処理デバイス２００へ供給される。

これに対して、従来のビデオカメラでは、図８（Ｂ）に示すように、全１０チャネルの差動伝送路を駆動して１チャネル当たりのデータレートを１０８[M bps]として、撮像データを固体撮像デバイス１００から画像処理デバイス２００へ供給する。

よって、本実施形態に係るデータ出力部１２０及び画像処理デバイス２００では、図９（Ｂ）に示す従来のビデオカメラに対して、１チャネルのビットレートを２倍に速くして撮像データを伝送している。

次に、撮像モードをモニタリングモードとした場合の撮像データの伝送処理について図９を参照して説明する。

本実施形態に係るビデオカメラ１では、図９（Ａ）に示すように、Ｃ−ＭＯＳイメージセンサ１１０から供給される４並列の画素データを並べ替え処理部１２２により１列のビットデータ列にし、１チャネルの差動伝送路を介して画像処理デバイス２００へ伝送する。すなわち、撮像モードがモニタリングモードの場合には、１チャネル分の差動伝送路にのみ電力が供給されることとなる。

このように、モニタリングモードで撮像する場合には、図２に示すように、１チャネルの差動伝送路を駆動させて、１チャネル当たり２７０［M bps］のデータレートで、撮像データを固体撮像デバイス１００から画像処理デバイス２００へ供給する。

これに対して、従来のビデオカメラでは、上述したように１０チャネルの差動伝送路の全てを使用して撮像データを伝送する。具体的に、従来のビデオカメラでは、図９（Ｂ）に示すように、他の撮像モードで動作する場合に比べて、１チャネル当たりのビットレートが遅くなる。

ところで、入出力端を差動増幅器とした差動伝送系は定電流伝送なので、伝送周波数に応じて差動伝送系の消費電力がほとんど変化しない。その一方、差動伝送系の消費電力は、使用する差動伝送路のチャネル数に比例して増加する。

ここで、静止画記録モードでは、従来のビデオカメラも本実施形態に係るビデオカメラ１も同様に１０チャネルの差動伝送路を使用する。よって、本実施形態に係るビデオカメラ１では、撮像データを差動伝送する際に消費される電力が、従来の伝送方法と同等である。すなわち、撮像データのピクセルレートが速い場合には、１チャネル当たりの伝送レートに限界があり同様に全チャネル数の差動伝送路で伝送処理を行うので、従来のビデオカメラと比べて、差動伝送系の消費電力量に関してほとんど差異がない。

一方、ＨＤ動画記録モードでは、従来のビデオカメラが１０チャネルの差動伝送路を使用するのに対して、本実施形態に係るビデオカメラ１が、５チャネルの差動伝送路を使用している。よって、本実施形態に係るビデオカメラ１では、差動伝送系で消費される電力を、従来に比べて約半分に低減することができる。

同様にして、モニタリングモードの場合、本実施形態に係るビデオカメラ１では、差動伝送系で消費される電力を、従来に比べて約１／１０に低減することができる。

このように、本実施形態に係るビデオカメラ１では、撮像モードに関わらず、より速いビットレートでデータを伝送するように各チャネルの差動伝送系を駆動して、撮像データを伝送する。また、本実施形態に係るビデオカメラ１では、ピクセルレートに比例したチャネル数の差動伝送路を使用して撮像データを伝送する。よって、ビデオカメラ１は、遅いピクセルレートの撮像データを伝送する場合には、駆動させる差動伝送路のチャネル数を削減して低消費電力化を実現することができる。

以上のように、ビデオカメラ１では、差動伝送路を介して撮像データを伝送するので、データを伝送する際に生じる不要輻射を低減するとともに、画像データの画質に応じて最低限の差動増幅器を駆動するので伝送対象となる撮像データの画質に関わらず、省電力で撮像データを伝送することができる。

なお、本発明は、上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。具体的には、上述した実施の形態において、撮像デバイス１００から画像処理デバイス２００へ画素データを伝送する差動伝送系は１０チャネルの差動伝送路であるが、このチャネル数に限定されるものではない。また、本実施形態における高速クロックＣＬＫ１、ＣＬＫ２は、基準クロックの動作周波数を４倍にしているが、これに限定されるものではない。

ビデオカメラ１の構成を模式的に示すブロック図である。撮像モードに応じて変化するビデオカメラ内部の動作を示す図である。Ｃ−ＭＯＳイメージセンサの回路基板を示す図である。Ｃ−ＭＯＳイメージセンサの回路基板を示す図である。撮像デバイスと画像処理デバイスとの構成を示す模式図である。基準クロックＣＬＫ０と高速クロックＣＬＫ１とを示す図である。静止画撮像モードにおけるビットデータの差動伝送処理を示す図である。ＨＤ動画記録モードにおけるビットデータの差動伝送処理を示す図である。モニタリングモードにおけるビットデータの差動伝送処理を示す図である。

符号の説明

１ビデオカメラ、１００固体撮像デバイス、１１０Ｃ−ＭＯＳイメージセンサ、１２０データ出力部、１２１周波数逓倍回路、１２２並べ替え処理部、１２３パラレルシリアル変換部、１２４データ送信器、１２５クロック送信器、２００画像処理デバイス、２０１データ受信器、２０２クロック受信器、２０３分周回路、２０４シリアルパラレル変換部、２０５データ境界検出部、２０６並べ替え処理部、２０７同期コード検出部

Claims

第１のクロックを基準として、二次元配列された単位画素から撮像データを読み出す固体撮像素子と、
上記第１のクロックよりも動作周波数が高い第２のクロックを生成する第２のクロック生成部と、
上記固体撮像素子から読み出される撮像データをビットデータ列に並べ替える配列処理部と、
上記配列処理部で並べ替えられたビットデータ列を複数の差動伝送路を介して外部へ伝送する差動増幅器を複数有し、上記差動増幅器が上記ビットデータ列を上記第２のクロックを基準として外部へ伝送するデータ伝送部と、
上記撮像データを外部へ伝送する伝送速度に比例した数の差動増幅器を駆動させる制御部とを備えることを特徴とする固体撮像装置。
上記第２のクロック生成部は、上記第１のクロックの動作周波数を逓倍した第２のクロックを生成することを特徴とする請求項１記載の固体撮像装置。
上記固体撮像素子は、上記第１のクロックを基準として、単位時間当たりに複数列の画素データを読み出し、
上記配列処理部は、上記複数列の画素データを上記ビットデータ列に並べ替えることを特徴とする請求項１記載の固体撮像装置。
単位画素が二次元配列された固体撮像素子から読み出される撮像データを複数の差動伝送路を介して外部へ出力するデータ伝送方法であって、
上記固体撮像素子から読み出された撮像データを所定数のビットデータ列に並べ替え、
上記第１のクロックよりも動作周波数が高い第２のクロックを生成し、
上記撮像データを外部へ伝送する伝送速度に比例した数の差動増幅器を駆動し、
上記第２のクロックを基準として、上記駆動した差動増幅器毎に上記並べ替えられた各ビットデータ列を外部へ伝送することを特徴とするデータ伝送方法。
単位画素が二次元配列された固体撮像素子から第１のクロックを基準として撮像データを読み出す撮像処理部と、上記撮像処理部から読み出された撮像データに所定のデータ処理を施す画像処理部とを備える撮像装置であって、
上記撮像処理部は、
上記第１のクロックよりも動作周波数が高い第２のクロックを生成する第２のクロック生成部と、
上記固体撮像素子から読み出される撮像データを所定数のビットデータ列に並べ替える配列処理部と、
上記配列処理部で並べ替えられたビットデータ列を複数の差動伝送路を介して外部へ伝送する差動増幅器を複数有し、上記差動増幅器が上記ビットデータ列を上記第２のクロックを基準として外部へ伝送するデータ伝送部と、
上記撮像データを上記画像処理部へ伝送する伝送速度に比例した数の差動増幅器を駆動させる制御部とを備えることを特徴とする撮像装置。