JP4404709B2

JP4404709B2 - 絶縁ゲート型半導体装置およびその製造方法

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Publication number: JP4404709B2
Application number: JP2004204880A
Authority: JP
Inventors: 秀史高谷; 恭輔宮城; 知治池田; 康嗣大倉; 規仁戸倉; 晃黒柳
Original assignee: Denso Corp; Toyota Motor Corp
Current assignee: Denso Corp; Toyota Motor Corp
Priority date: 2004-07-12
Filing date: 2004-07-12
Publication date: 2010-01-27
Anticipated expiration: 2024-07-12
Also published as: JP2006032420A

Description

本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置およびその製造方法に関する。さらに詳細には，半導体層にかかる電界集中を緩和することにより，高耐圧化と低オン抵抗化との両立を図った絶縁ゲート型半導体装置およびその製造方法に関するものである。

従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。

この問題に着目した半導体装置としては，例えば特許文献１に開示された半導体装置がある。この半導体装置では，半導体基板中のＮ型半導体層中にＰ型埋め込み層を設けることにより電界集中を緩和することができるとしている。また，半導体層にかかる電界集中は，セルエリアだけではなくそのセルエリアを取り囲む終端エリアでも生じる。そのため，特許文献１に開示された半導体装置では，終端エリアにＰ型ガードリング層を設けることにより電界集中を緩和している。このＰ型ガードリング層は，ドリフト層内に広がる空乏層を考慮してＰ型埋め込み層が形成されている位置にも設けられている。すなわち，Ｐ型埋め込み層によりセルエリアの高耐圧化を，Ｐ型ガードリング層により終端エリアの高耐圧化をそれぞれ図ることができるとしている。

しかし，特許文献１に開示された半導体装置にようにＰ型ガードリング層にて高耐圧化を図るためには，半導体装置のＮ型半導体層内の終端エリアに向けて広がる空乏層と同等以上の大きさの領域をガードリング層の領域として確保する必要がある。そのため，終端エリアが広くなり，半導体装置全体のコンパクト化の妨げとなる。

そこで，本出願人は，高耐圧化と低オン抵抗化とのトレードオフの問題を解決したトレンチゲート型半導体装置として，図２３に示すような絶縁ゲート型半導体装置９００を提案している（特願２００３−３４９８０６号）。この絶縁ゲート型半導体装置９００では，セルエリアにＰ^-ボディ領域４１を貫通してなるゲートトレンチ２１が設けられている。そして，そのゲートトレンチ２１の底部から不純物（ボロン等）を注入することによって形成されるＰ^-フローティング埋込み領域５１が設けられている。このＰ^-フローティング埋込み領域５１によってセルエリア内の高耐圧化を図っている。

また，絶縁ゲート型半導体装置９００中の終端エリアにもセルエリアと同様にＰ^-ボディ領域４１を貫通してなる終端トレンチ６１が設けられている。この終端トレンチ６１によって，Ｎ^-ドリフト領域１２内に広がる空乏層の板面方向（図２３中の横方向および奥行き方向）への広がりを遮断し，電界集中を低減している。さらには終端トレンチ６１の下方にも，その底部から不純物を注入することによって形成されるＰ^-フローティング埋込み領域５２が設けられている。このＰ^-フローティング埋込み領域５２によってセルエリアと同様に終端エリア内の高耐圧化が図られている。
特開平９−１９１１０９号公報

しかしながら，前述したトレンチゲート型半導体装置９００では，終端トレンチ６１を設けることによって次のような問題が生じる。すなわち，トレンチゲート型半導体装置９００では，図２４に示すようにセルエリア内（図２４中の破線枠Ｘ内）のゲートトレンチ２１がストライプ状に設けられている。そして，終端エリア内（図２４中の破線枠Ｘ外）の終端トレンチ６１がセルエリアを取り囲むように形成されている。さらに，終端エリア内の終端トレンチ６１は，セルエリア内のゲートトレンチ２１と交差しないように形成されている。従って，セルエリアと終端エリアとの境界付近には，ゲートトレンチ２１の切れ目が存在する。そして，その切れ目の付近（図２４中の破線枠Ｙ内）では，終端トレンチ６１の壁面とゲートトレンチ２１の長手方向の端部との間隔にばらつきが生じる。すなわち，セルエリア内のＰ^-フローティング埋込み領域５１と終端エリア内のＰ^-フローティング埋込み領域５２との間隔にばらつきが生じる。その結果，セルエリア内の設計耐圧と異なる耐圧の部位が生じることとなり，耐圧が低下してしまう。

また，図２５に示すように終端エリアの終端トレンチ６１とセルエリアのゲートトレンチ２１とを繋ぎ合わせるように各トレンチを形成することもある。各トレンチをこのように配置することで，トレンチの切れ目をなくすことができる。しかしながらこの配置では，トレンチの繋ぎ目部分とそれ以外の部分とでエッチングガスの入りやすさが異なるため，トレンチの深さが不均一となる。すなわち，Ｐフローティング領域の深さが不均一となり，耐圧が低下してしまう。

本発明は，前記した従来の絶縁ゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，高耐圧化と低オン抵抗化とを確実に図ることができるとともにコンパクト化が容易な絶縁ゲート型半導体装置を提供することにある。

この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置であって，ドリフト領域に囲まれるとともに少なくとも一部がボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部群と，ドリフト領域の上面側に位置し，半導体基板の主表面側から見てボディ領域の周辺に位置するとともに少なくとも一部がドリフト領域を挟んでボディ領域と対向し，第２導電型半導体である第２フローティング領域と，ドリフト領域に囲まれるとともに第２フローティング領域の下方に位置し，第２導電型半導体である第３フローティング領域域と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，その壁面の一部が第１トレンチ部群の各トレンチの端部と対向する第２トレンチ部とが設けられ，ボディ領域と第２フローティング領域とが対向している部位でのボディ領域と第２フローティング領域との間隔は，ボディ領域と第１フローティング領域との間隔よりも狭いことを特徴とするものである。

すなわち，本発明の絶縁ゲート型半導体装置では，第１導電型半導体のドリフト領域の上面側に第２導電型半導体のボディ領域が位置している。さらには，そのボディ領域を厚さ方向に貫通する第１トレンチ部群を設け，その第１トレンチ部群の各トレンチ部の底部は第２導電型半導体である第１フローティング領域内に位置している。つまり，半導体装置の厚さ方向において，第１フローティング領域がドリフト領域を挟んでボディ領域と対向している。また，半導体基板の主表面側に，少なくとも一部がドリフト領域を挟んでボディ領域と対向している第２導電型半導体の第２フローティング領域を設けている。すなわち，半導体基板の主表面側から見て第２フローティング領域がドリフト領域を挟んでボディ領域と対向する部位が存在する。具体的には，第１トレンチ部群の長手方向の両端部付近にボディ領域と第２フローティング領域とを隔てる部位が設けられる。そして，ボディ領域と第２フローティング領域との間隔は，ボディ領域と第１フローティング領域との間隔よりも狭くなっている。

この絶縁ゲート型半導体装置のドリフト領域では，ドレイン−ソース間に電圧を印加すると，ボディ領域との境界から空乏層が広がる。この空乏層は，ボディ領域と第２フローティング領域との間隔がボディ領域と第１フローティング領域との間隔よりも狭いことから，ボディ領域の下方に位置する第１フローティング領域よりも終端エリア側に位置する第２フローティング領域に先に達することとなる。そのため，本発明の絶縁ゲート型半導体装置では，板面方向の方が厚さ方向よりもより確実に電界強度の緩和が図られる。これにより，第１フローティング領域と第３フローティング領域との間隔に多少のばらつきがあったとしても，セルエリアよりも先にブレイクダウンに至ることはない。よって，半導体装置全体としての耐圧は，セルエリア（厚さ方向）の設計によって決定される。従って，セルエリア内の設計耐圧と異なる耐圧の部位の発生を抑制し，半導体装置全体の高耐圧化を確実に図ることができる。

また，終端エリア内に第１トレンチ部群の各トレンチと対向する第２トレンチ部を設けることにより，終端エリアに向かう空乏層の広がりを遮断している。これにより，空乏層の先端部の形状が平坦化され，電界集中が緩和される。そして，第２トレンチ部の下方に設けられた第３フローティング領域によってさらに電界強度のピークを緩和することができる。すなわち，終端エリアのサイズを大きくすることなく高耐圧化を図ることができ，半導体装置全体のコンパクト化を容易に図ることができる。

なお，半導体装置のの高耐圧化を図るためには，半導体基板の主表面側から見て，第１トレンチ部群の各トレンチ部がドリフト領域を貫通し，その端部が第２フローティング領域内に位置することが好ましい。すなわち，セルエリア内の第１フローティング領域と終端エリア内の第３フローティング領域との間隔が狭い方が好ましい。この間隔が広すぎると，その間の耐圧が低下してしまうためである。

また，本発明の別の絶縁ゲート型半導体装置は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置であって，ドリフト領域に囲まれるとともに少なくとも一部がボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部群と，ドリフト領域の上面側に位置し，半導体基板の主表面側から見てボディ領域の周辺に位置するとともに少なくとも一部がドリフト領域を挟んでボディ領域と対向し，第２導電型半導体である第２フローティング領域と，ドリフト領域に囲まれるとともに第２フローティング領域の下方に位置し，第２導電型半導体である第３フローティング領域と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第３フローティング領域に位置し，その壁面の一部が第１トレンチ部群の各トレンチの端部と対向する第２トレンチ部と，第１トレンチ部群のトレンチ部内に位置し，絶縁膜を挟んでボディ領域と第２フローティング領域とを隔てるドリフト領域の少なくとも一部と対向する導体部とが設けられていることを特徴とするものである。

すなわち，この絶縁ゲート型半導体装置では，第１トレンチ部群の各トレンチ部内にボディ領域と第２フローティング領域との間のドリフト領域の少なくとも一部と対向する導体部を設けている。この導体部が設けられていることにより，ドリフト領域のうちの導体部と対向する部位ではフィールドプレート効果によって空乏層の広がりが促進される。そのため，板面方向に広がる空乏層の方が厚さ方向に広がる空乏層よりもその広がりが早い。従って，ボディ領域と第２フローティング領域との間隔は，厚さ方向に広がる空乏層が第１フローティング領域に達するためのドレイン−ソース間電圧よりも板面方向に広がる空乏層が第２フローティング領域に達するためのドレイン−ソース間電圧の方が低くなるように設計されていればよい。そのため，この絶縁ゲート型半導体装置は，より設計自由度が高い。

なお，板面方向に広がる空乏層の広がりを促進するためには，ドリフト領域と対向する導体領域があればよい。すなわち，その導体領域は，トレンチ部内の他，半導体基板の主表面上に設けてもよい。例えば，半導体基板の主表面上に，ボディ領域と第２フローティング領域との間を跨ぐようにゲート配線を配置することで，そのゲート配線をドリフト領域と対向する導体部としてもよい。

また，本発明の別の絶縁ゲート型半導体装置は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置であって，ドリフト領域に囲まれるとともに少なくとも一部がボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，ドリフト領域の上面側であって終端エリアに位置し，半導体基板の主表面側から見て少なくとも一部がドリフト領域を挟んでボディ領域と対向し，第２導電型半導体である第２フローティング領域と，ボディ領域を半導体基板の厚さ方向に貫通し，その底部が前記第１フローティング領域に位置し，その長手方向の端部が第２フローティング領域に位置し，ゲート電極を内蔵するトレンチ部群とが設けられていることを特徴とするものである。

すなわち，この絶縁ゲート型半導体装置では，各トレンチ部の長手方向の端部がボディ領域と対向し終端エリアに位置する第２フローティング領域に設けられている。さらに，その端部が終端エリアまで設けられたトレンチ部の底部が第１フローティング領域内に位置している。つまり，セルエリア内の耐圧構造をそのまま終端エリアまで作り込んでいる。そのため，隣接する第１フローティング領域同士の間隔は，終端エリアまで一定となっている。よって，フローティング領域同士の間隔のばらつきがなく，耐圧の低下が抑制される。なお，第１フローティング領域と第２フローティング領域とが繋がっているとよりよい。すなわち，両フローティング領域の電位を同電位にすることで耐圧の低下箇所のばらつきを抑制することが可能である。

また，本発明の絶縁ゲート型半導体装置の製造方法は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置の製造方法であって，基板上に第１導電型半導体であるドリフト領域を形成するドリフト領域形成工程と，ドリフト領域形成工程にて形成されたドリフト領域に対して不純物を注入することにより，第２導電型半導体であるボディ領域と，少なくとも一部がドリフト領域を挟んでそのボディ領域と対向する第２導電型半導体である第１拡散領域とを形成する第１不純物注入工程と，第１不純物注入工程にて形成されたボディ領域を半導体基板の厚さ方向に貫通する第１トレンチ部群と，第１不純物注入工程にて形成された第１拡散領域を貫通する第２トレンチ部と形成するトレンチ部形成工程と，トレンチ部形成工程にて形成した第１トレンチ部群の各トレンチ部および第２トレンチ部の各底部から不純物を注入することにより，第２導電型半導体である第２拡散領域を形成する第２不純物注入工程とを含んでいる。

この製造方法では，ドリフト領域形成工程にて，エピタキシャル成長等により基板上に第２導電型半導体であるドリフト領域が形成している。そして，第１不純物注入工程にて，そのドリフト領域に対して不純物を注入することにより，第１導電型半導体であるボディ領域と第１拡散領域とを形成している。さらに，トレンチ部形成工程にて，ボディ領域を貫通する第１トレンチ部群と第１拡散領域を貫通する第２トレンチ部を形成している。そして，第２不純物注入工程にて，各トレンチ部から不純物を注入することにより第２拡散領域を形成している。すなわち，第２拡散領域がドリフト領域等の形成後に形成されるため，第２拡散領域の形成後に再度エピタキシャル成長により単結晶シリコン層を形成する必要がない。従って，フローティング領域を有する絶縁ゲート型半導体装置を簡便に作製することができる。また，終端エリアに位置する第１拡散領域は，セルエリアに位置するボディ領域とともに形成される。また，終端エリアに位置する終端トレンチ部は，セルエリアに位置するトレンチ部とともに形成される。よって，終端エリアの構成要素を形成することによる工程数の増加は生じない。

また，本発明の別の絶縁ゲート型半導体装置の製造方法は，半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置の製造方法であって，基板上に第１導電型半導体であるドリフト領域を形成するドリフト領域形成工程と，ドリフト領域形成工程にて形成されたドリフト領域に対して不純物を注入することにより，第２導電型半導体であるボディ領域と，少なくとも一部がドリフト領域を挟んでそのボディ領域と対向する第２導電型半導体である第１拡散領域とを形成する第１不純物注入工程と，第１不純物注入工程にて形成されたボディ領域を半導体基板の厚さ方向に貫通するとともに長手方向の端部が第１拡散領域に位置するトレンチ部群を形成するトレンチ部形成工程と，トレンチ部形成工程にて形成した各トレンチ部の底部および長手方向の端部から不純物を注入することにより，第２導電型半導体である第２拡散領域を形成する第２不純物注入工程とを含んでいる。

本発明によれば，セルエリアに位置するトレンチの端部付近の終端エリアについては，第２フローティング領域および第３フローティング領域の存在により２段階のフローティング構造となっているため，セルエリアと比較して高耐圧である。そのため，セルエリアの第１フローティング領域と終端エリアの第３フローティング領域との間隔に多少のばらつきがあったとしても，半導体装置全体としての耐圧の低下は生じない。また，別の発明によれば，セルエリアのフローティング構造を保ったまま終端エリアを構成している。すなわち，フローティング領域間のばらつきはなく，半導体装置全体としての耐圧の低下は生じない。よって，高耐圧化と低オン抵抗化とを確実に図ることができるとともにコンパクト化が容易な絶縁ゲート型半導体装置が実現されている。

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（ＤＳ間）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。

［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の平面透視図および図２の断面斜視図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。また，図１および図２では説明を簡略化するために，ソース電極，ドレイン電極，層間絶縁膜を省略している。また，図２の断面斜視図は，図１中の破線枠Ｙ内を示している。

本形態の半導体装置１００には，図１に示すようにセルエリア（図１中の破線枠Ｘ内）に複数のゲートトレンチ２１が，終端エリア（図１中の破線枠Ｘ外）に複数の終端トレンチ６１がそれぞれ設けられている。また，ゲートトレンチ２１はストライプ状に，終端トレンチ６１はセルエリアを取り囲むように同心環状に形成されている。また，ゲートトレンチ２１と終端トレンチ６１とは繋がっておらず，トレンチの繋ぎ目は存在しない。従って，本形態の半導体装置１００では，トレンチの深さの不均一に起因する問題は生じていない。

また，半導体装置１００には，図２に示すように上面側にＮ⁺ソース領域３１が，下面側にはＮ⁺ドレイン領域１１がそれぞれ設けられている。また，半導体装置１００のセルエリアでは，上面側から，Ｐ^-ボディ領域４１およびＮ^-ドリフト領域１２が設けられている。また，Ｐ^-ボディ領域４１は，半導体基板の上面から見てＮ^-ドリフト領域１２と終端トレンチ６１とによって囲まれている（図１参照）。

また，半導体装置１００のセルエリアには，上面側の一部を掘り込むことにより，Ｐ^-ボディ領域４１を貫通してなるゲートトレンチ２１が形成されている。ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に堆積絶縁層２３は，酸化シリコンが堆積してできたものである。さらに，堆積絶縁層２３上には，導体（例えば，ポリシリコン）の堆積によるゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ^-ボディ領域４１の下面より下方に位置している。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を挟んで，半導体基板のＮ⁺ソース領域３１およびＰ^-ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ⁺ソース領域３１およびＰ^-ボディ領域４１から絶縁されている。なお，図１では，Ｎ⁺ソース領域３１およびゲート電極２２を省略している。

このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ^-ボディ領域４１にチャネル効果を生じさせ，もってＮ⁺ソース領域３１とＮ⁺ドレイン領域１１との間の導通をコントロールしている。

さらに，半導体装置１００には，Ｎ^-ドリフト領域１２に囲まれたＰ^-フローティング埋込み領域５１が形成されている。Ｐ^-フローティング埋込み領域５１は，図２中の正面から見てゲートトレンチ２１の底部を中心とした略円形形状となっている。また，隣り合うＰ^-フローティング埋込み領域５１，５１間には，十分なスペースがある。よって，オン状態において，Ｐ^-フローティング埋込み領域５１の存在がドレイン電流に対する妨げとなることはない。また，Ｐ^-フローティング埋込み領域５１の半径は，堆積絶縁層２３の厚さ以下である。従って，堆積絶縁層２３の上端は，Ｐ^-フローティング埋込み領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰ^-フローティング埋込み領域５１とは対面していない。

さらに，半導体基板の終端エリアには，半導体基板の上面側に位置し，半導体基板の上面から見て，Ｐ^-ボディ領域４１とＮ^-ドリフト領域１２を挟んで対向するＰ^-フローティングボディ領域４２が設けられている（図１参照）。すなわち，Ｐ^-ボディ領域４１とＰ^-フローティングボディ領域４２とは，Ｎ^-ドリフト領域１２の上面上に位置するとともにそのＮ^-ドリフト領域１２によって分離されている。よって，Ｐ^-フローティングボディ領域４２はＰ^-ボディ領域４１と繋がっていない。また，Ｐ^-フローティングボディ領域４２の厚さは，Ｐ^-ボディ領域４１の厚さと同等である（図２参照）。

また，Ｐ^-フローティングボディ領域４２を貫通し，セルエリアを取り囲む環状形状の終端トレンチ６１が形成されている。さらに，終端トレンチ６１の下方に位置し，終端トレンチ６１と同じくセルエリアを取り囲むＰ^-フローティング埋込み領域５２が設けられている。Ｐ^-フローティング埋込み領域５２は，図２中の側面から見て終端トレンチ６１の底部を中心とした略円形形状となっている。なお，隣り合うＰ^-フローティング埋込み領域５２，５２のピッチは，Ｐ^-フローティング埋込み領域５１，５１のピッチよりも狭い。これは，Ｐ^-フローティング埋込み領域５２が終端エリアに設けられているためであり，Ｐ^-フローティング埋込み領域５２の存在がドレイン電流に対する妨げとなることはないからである。すなわち，Ｐ^-フローティング埋込み領域５２，５２のピッチは，高耐圧化を図るために適切な大きさとなっている。

また，ゲートトレンチ２１の長手方向の端部は，図２に示したようにＰ^-フローティングボディ領域４２内にまで達している。また，Ｐ^-ボディ領域４１とＰ^-フローティングボディ領域４２との間には，間隔ｄ１が設けられている。この間隔ｄ１は，Ｐ^-ボディ領域４１とＰ^-フローティング埋込み領域５１との間隔ｄ２よりも狭い。なお，間隔ｄ１を間隔ｄ２よりも狭くする理由については後述する。

図３は，図２に示した半導体装置１００のＡ−Ａ部の断面構造を示す図である。半導体装置１００では，図３中の半導体基板の上面側にソース電極３０が，下面側にドレイン電極１０がそれぞれ設けられている。また，ソース電極３０と半導体基板との間には，層間絶縁膜３２が設けられている。また，層間絶縁膜３２を貫通するコンタクト領域３３を介してソース電極３０とＮ⁺ソース領域３１とのコンタクトをとっている（図２の破線部分参照）。

また，終端エリアには，複数の終端トレンチ６１が設けられている。そして，各終端トレンチの底部は，Ｐ^-フローティング埋込み領域５２に囲まれている。さらに，セルエリアに隣接する終端トレンチ６１には，ゲート配線と接続されるダミー電極６２が設けられている。それ以外の終端トレンチ内は，酸化シリコン等の絶縁物で充填されている。ダミー電極６２は，セルエリアと終端エリアとの境界領域での空乏層の広がり方をセルエリアと合わせるために設けられたものである。

なお，図３中の破線で図示されたＰ^-フローティング埋込み領域５１は，図３中におけるＰ^-フローティング埋込み領域５１の厚さ方向の位置を示すためのものであって，実際のＡ−Ａ部の断面には存在しない。

続いて，半導体装置１００の特性について説明する。図４は，ＤＳ間に電圧を印加した際に，Ｎ^-ドリフト領域１２とＰ^-ボディ領域４１とのＰＮ接合箇所からドレイン電極１０側に向けて広がる空乏層８０の状態遷移を示している。ＤＳ間に電圧が印加されていない時点（図４の（ａ））では，空乏層８０はＮ^-ドリフト領域１２とＰ^-ボディ領域４１との境界付近に僅かに形成されているのみである。

ＤＳ間に電圧を印加すると，空乏層８０が半導体装置の厚さ方向および板面方向に広がり始める。そしてまず始めに，間隔ｄ１が間隔ｄ２よりも狭い（図３参照）ため，空乏層８０の先端がＰ^-フローティング埋込み領域５１よりも先にＰ^-フローティングボディ領域４２に達する（図４の（ｂ））。すなわち，板面方向に広がる空乏層８０がＰ^-フローティングボディ領域４２に達するためのＤＳ間電圧は，厚さ方向に広がる空乏層８０がＰ^-フローティング埋込み領域５１に達するためのＤＳ間電圧よりも低い。これにより，Ｐ^-ボディ領域４１とＰ^-フローティングボディ領域４２との間の電界強度が緩和される。

さらに，空乏層８０は，ドレイン電極１０側に向けて広がり続ける（図４の（ｃ））。そして，Ｎ^-ドリフト領域１２とＰ^-ボディ領域４１との間のＰＮ接合箇所とは別に，Ｎ^-ドリフト領域１２とＰ^-フローティングボディ領域４２との間のＰＮ接合箇所にも電界強度のピークが形成される。すなわち，電界のピークを２箇所に形成でき，最大ピーク値を低減することで高耐圧化を図ることができる。また，空乏層８０は，最小径の終端トレンチ６１によってその広がりが遮断されるため，板面方向に広がることができない。そのため，Ｐ^-フローティングボディ領域４２の下端部から広がる空乏層８０は，厚さ方向に広がることとなる。

その後，空乏層８０は，ドレイン電極１０側に向けて広がり続けることによりＰ^-フローティング埋込み領域５１に達する（図４の（ｄ））。これにより，セルエリアでの高耐圧化が図られる。すなわち，セルエリアでは終端エリアに遅れて電界強度が緩和される。従って，終端エリアの方が確実に高耐圧化が図られており，半導体装置としての耐圧はセルエリアの設計によって決定される。

その後，空乏層８０は，ドレイン電極１０側に向けて広がり続けることでＰ^-フローティング埋込み領域５２に達する（図４の（ｅ））。これにより，終端エリアの電界集中がさらに緩和される。すなわち，終端エリアでは，Ｐ^-フローティングボディ領域４２とＰ^-フローティング埋込み領域５２との２段階のフローティング構造となっており，セルエリアと比較して耐圧の低下がより確実に抑制される。

続いて，半導体装置１００の製造プロセスを説明する。まず，Ｎ⁺ドレイン領域１１となるＮ⁺基板上に，Ｎ^-型シリコン層をエピタキシャル成長により形成する。これにより，Ｎ⁺ドレイン領域１１上にエピタキシャル層を有する半導体基板が作製される。

次に，このＮ^-型シリコン層（エピタキシャル層）の所定の場所に対して不純物（ボロン等）のイオン注入および熱拡散処理を行うことにより，Ｐ^-ボディ領域４１およびＰ^-フローティングボディ領域４２を形成する。これにより，図５に示すように半導体基板の上面側にＰ^-ボディ領域４１およびＰ^-フローティングボディ領域４２を有する半導体基板が得られる。

次に，半導体基板上にトレンチ形成用のマスクを形成する。その後，そのマスク材の表面からドライエッチングを行い，半導体基板の一部を掘り下げることによりトレンチ部を形成する。すなわち，図６に示すようにＰ^-ボディ領域４１あるいはＰ^-フローティングボディ領域４２を貫通してその底部がＮ^-ドリフト領域１２にまで到達するゲートトレンチ２１および終端トレンチ６１がそれぞれ形成される。その後，ＣＤＥ（ケミカルドライエッチング）等の等方的なエッチング法を利用して各トレンチの壁面を平滑化する。なお，酸化膜等で形成されるマスク材は，図６では図示していない。

その後，熱酸化処理を行うことにより，各トレンチの壁面に厚さが５０ｎｍ程度の犠牲酸化膜を形成する。次に，各トレンチの底面から不純物のイオン注入を行う。酸化膜の形成後にイオン注入を行うのは，各トレンチの側壁にイオン注入による影響が残らないようにするためである。イオン注入後は，各トレンチ内の犠牲酸化膜を除去する。

次に，各トレンチ内にＣＶＤ法にて絶縁物（シリコン酸化膜等）２３，６３を堆積させる。具体的に，例えば反応ガスをＴＥＯＳとＯ₂とを含む混合ガスとし，成膜温度を６００℃〜６８０℃とし，減圧ＣＶＤ法によってＴＥＯＳ系の酸化膜を形成する。その後，絶縁物の焼きしめと，Ｐ^-フローティング埋込み領域５１およびＰ^-フローティング埋込み領域５２の形成とを兼ねて熱拡散処理を行う。これにより，図７に示すようにＮ^-ドリフト領域１２内にＰフローティング埋込み領域５１およびＰ^-フローティング埋込み領域５２がそれぞれ形成される。なお，絶縁物を堆積させる前に，界面準位の影響を無くすために埋め込み前酸化処理を行ってもよい。

次に，半導体基板上にゲート電極形成用のマスクを形成する。その後，各トレンチ内に堆積している絶縁物２３，６３のエッチバックを行う。これにより，図８に示すようにゲートトレンチ２１内の絶縁物２３の一部が除去され，ゲート電極２２を形成するためのスペースが確保される。また，終端トレンチ６１内の絶縁物６３も同様に除去され，ダミー電極６２を形成するためのスペースが確保される。エッチバックの手段としては，例えば高選択比エッチングが可能なＲＩＥ（反応性イオンエッチング）法が用いられる。また，エッチバックに利用するエッチングガスは，エッチングされる材料により適宜選択される。例えば，シリコン酸化膜を除去するには，Ｃ₄Ｆ₈が使用される。また、エッチングガスにはＯ₂，Ａｒ等のその他のガスを添加してもよい。

なお，最小径の終端トレンチ６１以外の終端トレンチ６１上にはマスクが形成されており，絶縁物６３のエッチバックは行われない。すなわち，それらの終端トレンチ６１の内部は，絶縁物６３で充填されたままである。

次に，半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化により酸化膜２４を形成する。これがゲート酸化膜２４となる。同様に，終端トレンチ６１の壁面にも酸化膜が形成される。そして，図９に示すように先の工程にて確保したスペースに導体（ポリシリコン等）を堆積させることで，ゲート電極２２およびダミー電極６２が形成される。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。

さらにその後，ゲート電極の配線等を半導体基板の上面上に形成する。そして，Ｎ⁺ソース領域３１の形成，層間絶縁膜３２の堆積，コンタクトホールの形成，ソース電極３０およびドレイン電極１０の形成を経て，図１０に示すような半導体素子１００が作製される。

以上詳細に説明したように第１の形態の半導体装置１００では，ゲートトレンチ２１の長手方向の端部側に，Ｎ^-ドリフト領域１２を挟んでＰ^-ボディ領域４１と対向するＰ^-フローティングボディ領域４２を設けることとしている。そして，Ｐ^-ボディ領域４１とＰ^-フローティングボディ領域４２との間隔ｄ１を，Ｐ^-ボディ領域４１とＰ^-フローティング埋込み領域５１との間隔ｄ２よりも狭くすることとしている。これにより，Ｐ^-ボディ領域４１とＮ^-ドリフト領域１２との間のＰＮ接合箇所からＮ^-ドリフト領域１２内に広がる空乏層が，Ｐ^-フローティング埋込み領域５１よりもＰ^-フローティングボディ領域４２に先に到達する。よって，終端エリアでは，セルエリアよりも確実に電界強度の緩和が図られる。さらに，終端エリアでは，終端トレンチ６１の下方にＰ^-フローティング埋込み領域５２が設けられている。これにより，終端エリアでは２段階のフローティング構造となっている。そのため，終端エリアは，セルエリアと比較して高耐圧であり，Ｐ^-フローティング埋込み領域５１とＰ^-フローティング埋込み領域５２との間隔に多少のばらつきが生じていたとしてもブレイクダウンには至らない。よって，半導体装置１００の耐圧はセルエリアの設計によって決定され，セルエリア内の設計耐圧と異なる耐圧の部位の発生が抑制される。

また，終端エリア内に終端トレンチ６１を設け，空乏層の広がりを遮断することとしている。そのため，空乏層は終端トレンチ６１に沿って下面側に広がることとなる。また，半導体装置１００には，終端トレンチ６１の下方にＰ^-フローティング埋込み領域５２が設けられている。そして，空乏層がＰ^-フローティング埋込み領域５２に達することによってさらに電界集中を緩和することができている。すなわち，空乏層の板面方向への広がりを抑制しつつ耐圧の低下を防止することができている。よって，終端エリアを大きくすることなく高耐圧化が図られている。

また，第１の形態の半導体装置１００の製造工程では，Ｐ^-フローティングボディ領域４２をＰ^-ボディ領域４１とともに形成することとしている。よって，Ｐ^-フローティングボディ領域４２を形成することによる工程数の増加は生じない。また，Ｐ^-フローティング埋込み領域５２をＰ^-フローティング埋込み領域５１とともに形成することとしている。また，終端トレンチ６１をゲートトレンチ２１とともに形成することとしている。よって，終端エリアを構成することによる工程数の増加は生じない。また，Ｐ^-フローティング埋込み領域５１，５２は，エピタキシャル層を形成した後，各トレンチの底部からイオン注入することにより形成される。すなわち，エピタキシャル成長によるシリコン層の形成を繰り返すことなく各フローティング領域を形成することができる。よって，高耐圧化が図られた絶縁ゲート型半導体装置を簡便に製造することができる。

なお，半導体装置１００では，ゲートトレンチ２１の長手方向の端部が上面側から見てＰ^-フローティングボディ領域４２内に位置しているが，必ずしもＰ^-フローティングボディ領域４２内に位置している必要はない。ただし，ゲートトレンチ２１の端部がＰ^-フローティングボディ領域４２から離れすぎると，Ｐ^-フローティング埋込み領域５１がＰ^-フローティング埋込み領域５２から離れすぎることとなり，本発明の効果が得られなくなることが懸念される。また，ゲートトレンチ２１の端部において電界が集中し，耐圧が低下するという新たな問題が発生する可能性がある。そのため，ゲートトレンチ２１の端部は，Ｐ^-フローティングボディ領域４２内に位置していることが好ましい。

［第２の形態］
第２の形態の半導体装置２００は，図１１に示すようにゲート電極２２の端部がＰ^-フローティングボディ領域４２にまで達する構造を有している。すなわち，ゲート電極２２がゲート絶縁膜２４を挟んでＮ^-ドリフト領域１２と対向する構造を有している。この点，ゲート電極２２の端部がＮ^-ドリフト領域１２側に少々はみ出しているだけで，ゲート電極２２とＮ^-ドリフト領域１２とが殆ど対向していない第１の形態の半導体装置１００と異なる。

このようにゲート電極２２が半導体基板の上面側から見てＰ^-ボディ領域４１とＰ^-フローティングボディ領域４２との間を跨ぐように設けられている場合には，ゲート電極２２がゲート絶縁膜２４を挟んでＮ^-ドリフト領域１２と対向する。そして，Ｎ^-ドリフト領域１２のうちゲート電極２２と対向している部位では，フィールドプレート効果により空乏層が広がり易くなる。そのため，必ずしも間隔ｄ１を間隔ｄ２よりも狭くする必要はない。すなわち，Ｐ^-ボディ領域４１から厚さ方向に広がる空乏層がＰ^-フローティング埋込み領域５１に達するまでに，Ｐ^-ボディ領域４１から板面方向に広がる空乏層がＰ^-フローティングボディ領域４２に達するような間隔ｄ１であれば，間隔ｄ１は間隔ｄ２よりも広くてもよい。そのため，間隔ｄ１は，板面方向に向けて広がる空乏層がＰ^-フローティングボディ領域４２に達するためのＤＳ間電圧を考慮して設計すればよい。従って，第２の形態の半導体装置２００は，設計自由度が高い。

なお，図１２に示すように半導体基板の表面上に，Ｐ^-ボディ領域４１とＰ^-フローティングボディ領域４２との間を跨ぐようにゲート配線２９を配置したとしても同様である。すなわち，ゲートトレンチ２１の壁面の絶縁膜ではなく，半導体基板の表面に設けられた絶縁膜を挟んでゲート配線２９とＮ^-ドリフト領域１２とを対向させる。このような場合であっても，フィールドプレート効果によりゲート配線２９と対向している部位で空乏層が広がり易くなる。そのため，図１２に示した半導体装置２０１であっても，Ｐ^-ボディ領域４１から厚さ方向に広がる空乏層がＰ^-フローティング埋込み領域５１に達するまでに，Ｐ^-ボディ領域４１から板面方向に広がる空乏層がＰ^-フローティングボディ領域４２に達するような間隔ｄ１であればよい。

［第３の形態］
第３の形態の半導体装置３００は，図１３に示すようにゲートトレンチ２１の底部を囲むＰ^-フローティング埋込み領域５３と，セルエリアを囲むＰ^-フローティングボディ領域４３とがゲートトレンチ２１の端部で繋がっている構造を有している。この点，それらのＰ^-フローティング領域が別々の領域であって繋がっていない第１の形態の半導体装置１００と異なる。なお，図１３では説明を簡略化するために，ソース電極，ドレイン電極，層間絶縁膜を省略している。

具体的に，半導体装置３００のセルエリアには，Ｐ^-ボディ領域４１の下方にＮ^-ドリフト領域１２に囲まれたＰ^-フローティング埋込み領域５３が形成されている。Ｐ^-フローティング埋込み領域５３は，図１３中の正面から見てゲートトレンチ２１の底部を中心とした略円形形状となっている。また，Ｐ^-フローティング埋込み領域５３は，ゲートトレンチ２１の底部および端部に沿ってそれらを囲むように設けられている。また，図１３の正面から見て隣り合うＰ^-フローティング埋込み領域５３，５３間には，十分なスペースがある。よって，Ｐ^-フローティング埋込み領域５３の存在がドレイン電流に対する妨げとなることはない。

さらに，半導体装置３００の終端エリアの上面側には，セルエリアを取り囲むＰ^-フローティングボディ領域４３が設けられている。このＰ^-フローティングボディ領域４３は，半導体基板の上面側から見て，Ｎ^-ドリフト領域１２を挟んでＰ^-ボディ領域４１と対向している。また，Ｐ^-ボディ領域４１は，上面以外の面がＮ^-ドリフト領域１２に覆われている。そのため，Ｐ^-フローティングボディ領域４３とＰ^-ボディ領域４１とは繋がっていない。

また，ゲートトレンチ２１の長手方向の端部は，半導体基板の上面側から見てＰ^-フローティングボディ領域４３内に位置している。そのため，Ｐ^-フローティング埋込み領域５３がゲートトレンチ２１の底部および端部に沿って設けられていることから，Ｐ^-フローティングボディ領域４３とＰ^-フローティング埋込み領域５３とが繋がった状態となっている。なお，半導体装置３００のうち，セルエリアに位置する部分では電流経路を確保するためにＰ^-フローティング埋込み領域５３，５３間の間隔を十分にとる必要があるが，終端エリアに位置する部分では電流経路とならないためその必要はない。すなわち，Ｐ^-フローティングボディ領域４３を分離する必要はない。

図１４は，図１３に示した半導体装置３００のＢ−Ｂ部の断面構造を示す図である。半導体装置３００では，半導体基板の上面側にソース電極３０が，下面側にドレイン電極１０がそれぞれ設けられている。また，ソース電極３０と半導体基板との間には，層間絶縁膜３２が設けられている。なお，図１４中の破線で図示されたＰ^-フローティング埋込み領域５３は，Ｐ^-フローティング埋込み領域５３の厚さ方向の位置を示すものであって，実際のＢ−Ｂ部の断面には存在しない。

本形態の半導体装置３００によれば，ゲートトレンチ２１の底部にＰ^-フローティング埋込み領域５３が存在することで垂直方向への電界強度のピークを２箇所に分けて高耐圧化を実現するメカニズムを水平方向（Ｓｉ表面付近）まで連続的に適用でき，ゲートトレンチ２１の終端部において，耐圧が低下する箇所を無くすことができる。なお，この効果を最大限に得るためには，Ｐ^-ボディ領域４１とＰ^-フローティング埋込み領域５３との距離ｄ２と，Ｐ^-ボディ領域４１とＰ^-フローティングボディ領域４３との距離ｄ１とは，可能な限り等しくする必要がある。

次に，半導体装置３００の製造プロセスを説明する。まず，Ｎ⁺ドレイン領域１１となるＮ⁺基板上に，Ｎ^-型シリコン層をエピタキシャル成長により形成する。その後，このＮ^-型シリコン層の所定の場所に対して不純物のイオン注入および熱拡散処理を行うことにより，Ｐ^-ボディ領域４１およびＰ^-フローティングボディ領域４３を形成する。これにより，図１５に示すように半導体基板の上面側にＰ^-ボディ領域４１およびＰ^-フローティングボディ領域４３を有する半導体基板が得られる。

次に，半導体基板上にトレンチ形成用のマスクを形成する。その後，図１６に示すようにそのマスク材の表面からＰ^-ボディ領域４１を貫通してその底部がＮ^-ドリフト領域１２にまで到達するゲートトレンチ２１を形成する。また，長手方向の端部がＰ^-フローティングボディ領域４３内に位置するようにゲートトレンチ２１を形成する。なお，酸化膜などで形成されるマスク材は，図１６では図示していない。

その後，熱酸化処理を行うことにより，ゲートトレンチ２１の壁面に厚さが５０ｎｍ程度の犠牲酸化膜を形成する。次に，ゲートトレンチ２１の底面および端部から不純物のイオン注入を行う。具体的には，図１７に示すようにゲートトレンチ２１の底面と端部にのみ注入されるように角度をつけてイオン注入を行う。イオン注入後は，ゲートトレンチ２１内の犠牲酸化膜を除去する。

次に，ゲートトレンチ２１内にＣＶＤ法にて絶縁物（シリコン酸化膜等）２３を堆積する。その後，絶縁物の焼きしめとＰ^-フローティング埋込み領域５３の形成とを兼ねて熱拡散処理を行う。これにより，図１８に示すようにゲートトレンチ２１の底部および端部を包囲するＰフローティング領域５３が形成される。

次に，半導体基板上にゲート電極形成用のマスクを形成する。その後，ゲートトレンチ２１内に堆積している絶縁物２３のエッチバックを行う。これにより，図１９に示すようにゲートトレンチ２１内の絶縁物の一部が除去され，ゲート電極２２を形成するためのスペースが確保される。

次に，半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化により酸化膜２４を形成する。これがゲート酸化膜２４となる。そして，図２０に示すように先の工程にて確保したスペースに導体（ポリシリコン等）を堆積させることで，ゲート電極２２が形成される。さらにその後，ゲート電極の配線等を半導体基板の上面上に形成する。そして，Ｎ⁺ソース領域３１の形成，層間絶縁膜３２の堆積，コンタクトホールの形成，ソース電極３０およびドレイン電極１０の形成を経て，図２１に示すような半導体素子３００が作製される。

以上詳細に説明したように本形態の半導体装置３００では，ゲートトレンチ２１の長手方向の端部が終端エリアに位置し，Ｐ^-フローティング埋込み領域５３，５３の間隔は常に一定である。すなわち，隣接するＰ^-フローティング埋込み領域５３同士の間隔にばらつきはない。また，Ｐ^-フローティング埋込み領域５３と終端エリアのＰ^-フローティングボディ領域４３とが繋がっている。そのため，隣接するＰ^-フローティング埋込み領域間の間隔のばらつきの問題は生じない。よって，耐圧の低下が抑制される。

また，個々の半導体装置の出来栄えによっては，Ｐ^-ボディ領域４１からの空乏層が設計と異なるＰ^-フローティング領域に先に到達してしまうことがある。そのため，Ｐ^-フローティング埋込み領域５３とＰ^-フローティングボディ領域４３とが繋がっていないと，設計とは異なる個所でブレークダウンする可能性がある。しかし，両Ｐ^-フローティング領域を繋げておく，すなわち同電位にしておけば，空乏層がどちらのＰ^-フローティング領域に先に到達してもブレークダウンする個所が一定となる。つまり，Ｐ^-フローティング埋込み領域５３とＰ^-フローティングボディ領域４３とを繋げることにより，ブレークダウン個所のばらつきを抑制することができる。

さらに，本形態の半導体装置３００では，セルエリアのトレンチ２１の長手方向に終端トレンチを形成する必要がない。そのため，セルエリア内のトレンチと終端エリア内のトレンチとの切れ目や繋ぎ目の問題は生じない。また，終端エリアを取り囲む環状の終端トレンチでは，円弧状のトレンチが不可避的に設けられる。この円弧状の部分では，トレンチの幅にばらつきが生じるために絶縁物の埋め込み性が悪い。しかしながら，本形態の半導体装置３００は円弧状の終端トレンチを設ける必要がないため，そのような問題が生じることはなく，トレンチの埋め込みは容易である。なお，本形態の半導体装置３００に第１の形態に示したような終端トレンチ６１を加えた構造や，従来のガードリング構造を組み合わせることでさらなる高耐圧化を図ることも可能である。

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，Ｐ型基板を用いた伝導度変調型パワーＭＯＳに対しても適用可能である。

また，実施の形態の半導体装置（例えば，図１）では，主表面側において，Ｎ^-ドリフト領域１２が終端トレンチ６１を越えて終端エリアまで設けられているが，これに限るものではない。例えば，図２２に示すように終端トレンチ６１に囲まれた領域内にてＮ^-ドリフト領域１２が主表面側に位置することとしてもよい。なお，Ｐ^-フローティングボディ領域４２は，終端トレンチ６１によってＰ^-ボディ領域４１と分離されている。

第１の形態に係る絶縁ゲート型半導体装置の構造を示す平面透視図である。第１の形態に係る絶縁ゲート型半導体装置の構造を示す断面斜視図である。図２に示した絶縁ゲート型半導体装置のＡ−Ａ部の断面構造を示す図である。図３に示した絶縁ゲート型半導体装置のドリフト領域内に広がる空乏層の状態遷移を示す図である。第１の形態の製造工程の出発基板を示す図である。第１の形態の製造工程に係るトレンチ形成後の半導体基板の状態を示す図である。第１の形態の製造工程に係る酸化膜ＣＶＤ後の半導体基板の状態を示す図である。第１の形態の製造工程に係るエッチバック後の半導体基板の状態を示す図である。第１の形態の製造工程に係る導体堆積後の半導体基板の状態を示す図である。第１の形態の製造工程に係る電極形成後の半導体基板の状態を示す図である。第２の形態に係る絶縁ゲート型半導体装置の構造を示す斜視断面図である。第２の形態に係る絶縁ゲート型半導体装置の応用例を示す断面図である。第３の形態に係る絶縁ゲート型半導体装置の構造を示す斜視断面図である。図１３に示した絶縁ゲート型半導体装置のＢ−Ｂ部の断面構造を示す図である。第３の形態の製造工程の出発基板を示す図である。第３の形態の製造工程に係るトレンチ形成後の半導体基板の状態を示す図である。第３の形態の製造工程に係るイオン注入時のイメージを示す図である。第３の形態の製造工程に係る酸化膜ＣＶＤ後の半導体基板の状態を示す図である。第３の形態の製造工程に係るエッチバック後の半導体基板の状態を示す図である。第３の形態の製造工程に係る導体堆積後の半導体基板の状態を示す図である。第３の形態の製造工程に係る電極形成後の半導体基板の状態を示す図である。実施の形態に係る絶縁ゲート型半導体装置の変形例を示す平面透視図である。従来の絶縁ゲート型半導体装置の構造を示す断面図である。従来の絶縁ゲート型半導体装置の構造（切れ目有り）を示す平面透視図である。従来の絶縁ゲート型半導体装置の構造（繋ぎ目有り）を示す平面透視図である。

符号の説明

１０ドレイン電極
１１Ｎ⁺ドレイン領域
１２Ｎ^-ドリフト領域（ドリフト領域）
２１ゲートトレンチ（第１トレンチ部群，トレンチ部群）
２２ゲート電極（ゲート電極，導体部）
２３堆積絶縁層
２４ゲート絶縁膜
２９ゲート配線（導体部）
３０ソース電極
３１Ｎ⁺ソース領域
４１Ｐ^-ボディ領域（ボディ領域）
４２Ｐ^-フローティングボディ領域（第２フローティング領域）
４３Ｐ^-フローティングボディ領域（第２フローティング領域）
５１Ｐ^-フローティング埋込み領域（第１フローティング領域）
５２Ｐ^-フローティング埋込み領域（第３フローティング領域）
５３Ｐ^-フローティング埋込み領域（第１フローティング領域）
６１終端トレンチ（第２トレンチ部）
６２ダミー電極
６３堆積絶縁層
１００絶縁ゲート型半導体装置

Claims

半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置において，
前記ドリフト領域に囲まれるとともに少なくとも一部が前記ボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部群と，
前記ドリフト領域の上面側に位置し，半導体基板の主表面側から見て前記ボディ領域の周辺に位置するとともに少なくとも一部が前記ドリフト領域を挟んで前記ボディ領域と対向し，第２導電型半導体である第２フローティング領域と，
前記ドリフト領域に囲まれるとともに前記第２フローティング領域の下方に位置し，第２導電型半導体である第３フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第３フローティング領域に位置し，その壁面の一部が前記第１トレンチ部群の各トレンチの端部と対向する第２トレンチ部とが設けられ，
前記ボディ領域と前記第２フローティング領域とが対向している部位での前記ボディ領域と前記第２フローティング領域との間隔は，前記ボディ領域と前記第１フローティング領域との間隔よりも狭いことを特徴とする絶縁ゲート型半導体装置。
半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置において，
前記ドリフト領域に囲まれるとともに少なくとも一部が前記ボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部群と，
前記ドリフト領域の上面側に位置し，半導体基板の主表面側から見て前記ボディ領域の周辺に位置するとともに少なくとも一部が前記ドリフト領域を挟んで前記ボディ領域と対向し，第２導電型半導体である第２フローティング領域と，
前記ドリフト領域に囲まれるとともに前記第２フローティング領域の下方に位置し，第２導電型半導体である第３フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第３フローティング領域に位置し，その壁面の一部が前記第１トレンチ部群の各トレンチの端部と対向する第２トレンチ部と，
前記第１トレンチ部群のトレンチ部内に位置し，絶縁膜を挟んで前記ボディ領域と前記第２フローティング領域とを隔てるドリフト領域の少なくとも一部と対向する導体部とが設けられていることを特徴とする絶縁ゲート型半導体装置。
半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置において，
前記ドリフト領域に囲まれるとともに少なくとも一部が前記ボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部群と，
前記ドリフト領域の上面側に位置し，半導体基板の主表面側から見て前記ボディ領域の周辺に位置するとともに少なくとも一部が前記ドリフト領域を挟んで前記ボディ領域と対向し，第２導電型半導体である第２フローティング領域と，
前記ドリフト領域に囲まれるとともに前記第２フローティング領域の下方に位置し，第２導電型半導体である第３フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第３フローティング領域に位置し，その壁面の一部が前記第１トレンチ部群の各トレンチの端部と対向する第２トレンチ部と，
半導体基板の主表面上に位置し，絶縁膜を挟んで前記ボディ領域と前記第２フローティング領域とを隔てるドリフト領域の少なくとも一部と対向する導体部とが設けられていることを特徴とする絶縁ゲート型半導体装置。
請求項２または請求項３に記載する絶縁ゲート型半導体装置において，
前記ボディ領域と前記ドリフト領域との接合箇所から前記第２フローティング領域に向けて広がる空乏層が前記第２フローティング領域に達するためのドレイン−ソース間電圧が，前記ボディ領域と前記ドリフト領域との接合箇所から前記第１フローティング領域に向けて広がる空乏層が前記第１フローティング領域に達するためのドレイン−ソース間電圧よりも低くなるように，前記ボディ領域と前記第２フローティング領域との間に所定の間隔が設けられていることを特徴とする絶縁ゲート型半導体装置。
請求項１から請求項４のいずれか１つに記載する絶縁ゲート型半導体装置において，
前記第１トレンチ部群の各トレンチ部は，半導体基板の主表面側から見て，前記ドリフト領域を貫通し，その端部が前記第２フローティング領域内に位置することを特徴とする絶縁ゲート型半導体装置。
半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置において，
前記ドリフト領域に囲まれるとともに少なくとも一部が前記ボディ領域の下方に位置し，第２導電型半導体である第１フローティング領域と，
前記ドリフト領域の上面側であって終端エリアに位置し，半導体基板の主表面側から見て少なくとも一部が前記ドリフト領域を挟んで前記ボディ領域と対向し，第２導電型半導体である第２フローティング領域と，
前記ボディ領域を半導体基板の厚さ方向に貫通し，その底部が前記第１フローティング領域に位置し，その長手方向の端部が前記第２フローティング領域に位置し，ゲート電極を内蔵するトレンチ部群とが設けられていることを特徴とする絶縁ゲート型半導体装置。
請求項６に記載する絶縁ゲート型半導体装置において，
前記第１フローティング領域と前記第２フローティング領域とが繋がっていることを特徴とする絶縁ゲート型半導体装置。
半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置の製造方法において，
基板上に第１導電型半導体であるドリフト領域を形成するドリフト領域形成工程と，
前記ドリフト領域形成工程にて形成されたドリフト領域に対して不純物を注入することにより，第２導電型半導体であるボディ領域と，少なくとも一部がドリフト領域を挟んでそのボディ領域と対向する第２導電型半導体である第１拡散領域とを形成する第１不純物注入工程と，
前記第１不純物注入工程にて形成されたボディ領域を半導体基板の厚さ方向に貫通する第１トレンチ部群と，前記第１不純物注入工程にて形成された第１拡散領域を貫通する第２トレンチ部と形成するトレンチ部形成工程と，
前記トレンチ部形成工程にて形成した第１トレンチ部群の各トレンチ部および第２トレンチ部の各底部から不純物を注入することにより，第２導電型半導体である第２拡散領域を形成する第２不純物注入工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
請求項８に記載する絶縁ゲート型半導体装置の製造方法において，
前記第２不純物注入工程後に，前記トレンチ部形成工程にて形成した第１トレンチ部群の各トレンチ部内に導体を堆積させる導体堆積工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
請求項８に記載する絶縁ゲート型半導体装置の製造方法において，
前記第２不純物注入工程後に，半導体基板の主表面上であって前記ボディ領域と前記第１拡散領域とを分離するドリフト領域の少なくとも一部と対向する位置に導体を堆積させる導体堆積工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
半導体基板の主表面側に位置し第１導電型半導体であるドリフト領域と，前記ドリフト領域の上面側に位置し第２導電型半導体であるボディ領域とが設けられている絶縁ゲート型半導体装置の製造方法において，
基板上に第１導電型半導体であるドリフト領域を形成するドリフト領域形成工程と，
前記ドリフト領域形成工程にて形成されたドリフト領域に対して不純物を注入することにより，第２導電型半導体であるボディ領域と，少なくとも一部がドリフト領域を挟んでそのボディ領域と対向する第２導電型半導体である第１拡散領域とを形成する第１不純物注入工程と，
前記第１不純物注入工程にて形成されたボディ領域を半導体基板の厚さ方向に貫通するとともに長手方向の端部が第１拡散領域に位置するトレンチ部群を形成するトレンチ部形成工程と，
前記トレンチ部形成工程にて形成した各トレンチ部の底部および長手方向の端部から不純物を注入することにより，第２導電型半導体である第２拡散領域を形成する第２不純物注入工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。