JP4434438B2

JP4434438B2 - Output buffer circuit

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Publication number: JP4434438B2
Application number: JP2000180194A
Authority: JP
Inventors: 大彦柴田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2000-06-15
Filing date: 2000-06-15
Publication date: 2010-03-17
Anticipated expiration: 2020-06-15
Also published as: JP2001358573A

Description

【０００１】
【産業上の利用分野】
本発明は。出力バッファ回路に関し、特に、ＣＭＯＳトランジスタにより構成された出力バッファ回路に関する。
【０００２】
【従来の技術】
＜発明の背景＞
ＣＭＯＳ出力バッファ回路の発生する高速の電圧変化や貫通電流は大きな雑音電力となって、微細化により動作電力の減少しつつある内部回路の誤動作の原因となる。
【０００３】
＜従来例＞
図２は、特開平０５−２１８８４７に記載された出力バッファ回路であって、かかる雑音の影響を軽減するための従来の技術を示すものである。
前記公報記載の出力バッファ回路は、
ソースが第１の電源に接続された第１のＰチャネルＭＯＳトランジスタ２と、
ソースが第２の電源に接続された第１のＮチャネルＭＯＳトランジスタ４と、
ゲートが第１のＰチャネルＭＯＳトランジスタ２のドレインに接続され、ソースが第１の電源に接続された第２のＰチャネルＭＯＳトランジスタ１０と、
ゲートが第１のＮチャネルＭＯＳトランジスタ４のドレインに接続され、ソースが第２の電源に接続された第２のＮチャネルＭＯＳトランジスタ１２と、
ゲートが第２の電源に接続され、ソースが第１のＰチャネルＭＯＳトランジスタ２のドレインに接続され、ドレインが第１のＮチャネルＭＯＳトランジスタ４のドレインに接続された第３のＰチャネルＭＯＳトランジスタ６ａと、
ゲートが第１の電源に接続され、ソースが第１のＮチャネルＭＯＳトランジスタ４のドレインに接続され、ドレインが第１のＰチャネルＭＯＳトランジスタ２のドレインに接続された第３のＮチャネルＭＯＳトランジスタ６ｂと、
を備え、第１のＰチャネル及びＮチャネルＭＯＳトランジスタのゲートに入力信号を与え、第２のＰチャネル及びＮチャネルＭＯＳトランジスタのドレインから出力信号を取出す構成となっている。
【０００４】
このような構成により、第２のＰチャネルＭＯＳトランジスタ１０又は第２のＮチャネルＭＯＳトランジスタ１２がオンする時にはゲート電圧の変化が緩やかなので出力に出現する電圧変化が低速になる。又、第２のＰチャネル及びＮチャネルＭＯＳトランジスタ１０，１２のオン、オフのタイミングがずれるため、第２のＰチャネル及びＮチャネルＭＯＳトランジスタ内を流れる貫通電流を小さく抑えることができる。
【０００５】
上記の技術では、出力の電圧変化を低速にする程度をＭＯＳトランジスタ６ａ，６ｂのゲート長及びゲート巾によって制御する。即ち、比ゲート長／ゲート巾を大きくするほど出力の電圧変化は低速になる。ここで、デバイス寸法には一般に製造可能な最小値が存在し、また、精度を要求される場合大きくする必要がある。
そのため、出力の電圧変化をある程度以上低速にするためには必要なゲート長が大きくなり、占有面積が大きくなる問題がある。
【０００６】
【発明が解決しようとする課題】
＜発明の特徴＞
本発明では、前記従来例の問題に鑑み発明されたものであって、上記従来の出力バッファ回路の第一の電源と第一のＰチャネルＭＯＳトランジスタとの間にＭＯＳトランジスタを挿入して、出力電圧・電流を制限する方法を提供する。
更に、出力ＭＯＳトランジスタのゲート駆動回路に片チャネルのＭＯＳトランジスタを挿入して駆動電圧を小さくすることによって、出力電圧・電流を制限する方法をも提供する。
【０００７】
本発明の出力バッファ回路は、
１：ドレインとゲートとを接続した第１のＰチャネルＭＯＳトランジスタ(13)と、
ゲートに入力信号を反転させるインバータ(14)の出力が入力され、ドレインが出力端子に接続された第２のＰチャネルＭＯＳトランジスタ(9)と、
ドレインが前記第２のＰチャネルＭＯＳトランジスタ(9)のドレイン及び前記出力端子に、ソースが第２の電源に、それぞれ接続された第１のＮチャネルＭＯＳトランジスタ(11)と、
前記第１のＮチャネルＭＯＳトランジスタ(11)のゲートと前記インバータ(14)の出力との間に挿入され、ゲートが前記第２のＰチャネルＭＯＳトランジスタ(9)のソースに接続された第２のＮチャネルＭＯＳトランジスタ(5)と、
ゲートが前記入力信号に、ソースが第２の電源に、ドレインが前記第１のＮチャネルＭＯＳトランジスタ(11)のゲートにそれぞれ接続された第３のＮチャネルＭＯＳトランジスタ(3)と、を有し、
前記第１のＰチャネルＭＯＳトランジスタ(13)は、ソースが第１の電源に、ゲートとドレインが前記第２のＰチャネルＭＯＳトランジスタ(9)のソースに接続されたことを特徴とする。
２：ドレインとゲートとを接続した第１のＮチャネルＭＯＳトランジスタ(20)と、
ゲートに入力信号を反転させるインバータ(14)の出力が入力され、ドレインが出力端子に接続されたＰチャネルＭＯＳトランジスタ(9)と、
ドレインが前記ＰチャネルＭＯＳトランジスタ(9)のドレイン及び前記出力端子に、ソースが第２の電源に、それぞれ接続された第２のＮチャネルＭＯＳトランジスタ(11)と、
前記第２のＮチャネルＭＯＳトランジスタ(11)のゲートと前記インバータ(14)の出力との間に挿入され、ゲートが前記ＰチャネルＭＯＳトランジスタ(9)のソースに接続された第３のＮチャネルＭＯＳトランジスタ(5)と、
ゲートが前記入力信号に、ソースが第１の電源に、ドレインが前記第２のＮチャネルＭＯＳトランジスタ(11)のゲートにそれぞれ接続された第４のＮチャネルＭＯＳトランジスタ(3)と、を有し、
前記第１のＮチャネルＭＯＳトランジスタ(20)は、ゲートとドレインが第１の電源に、ソースが前記ＰチャネルＭＯＳトランジスタ(9)のソースに接続されたことを特徴とする。
３：前記１記載の出力バッファ回路において、
ソースが前記第１の電源に、ドレインが前記第２のＰチャネルトランジスタ(9)のゲートに、ゲートが前記入力信号に接続された第３のＰチャネルＭＯＳトランジスタ(21)と、
前記インバータ(14)の出力と前記第２のＰチャネルＭＯＳトランジスタ(9)のゲートとの間に挿入され、ソースが前記インバータ(14)の出力に、ドレインが前記第３のＰチャネルＭＯＳトランジスタ(21)のドレイン及び前記第２のＰチャネルトランジスタ(9)のゲートに、ゲートが前記第２の電源に、それぞれ接続された第４のＰチャネルトランジスタ(23)と、をさらに備えたことを特徴とする。
【０００８】
【発明の実施の形態】
以下本発明の実施の形態を図１，３，４を用いて説明する。
【０００９】
＜本発明の第一の実施例＞
＜第一の実施例の構成＞
図１を参照すると、本発明の一実施例としての出力バッファ回路が示されている。
この出力バッファ回路は、ソースが第１の電源に接続された第１のＰチャネルＭＯＳトランジスタ１３のドレイン・ゲートを接続してこれを第二のＰチャネルトランジスタ９のソースに接続し、該第二のＰチャネルトランジスタ９のドレインは出力端子及びソースが第２の電源に接続された第１のＮチャネルＭＯＳトランジスタ１１のドレインに接続されている。
更に、第二のＰチャネルトランジスタ９のゲートには、入力信号をインバータ１４で反転した信号が接続されている。
また、第１のＮチャネルＭＯＳトランジスタ１１のゲートと前記入力信号を反転した信号との間には、ゲートが前記第１のＰチャネルＭＯＳトランジスタ１３のドレイン・ゲート接続点に接続されたＮチャネルＭＯＳトランジスタ５が挿入され、更に、第１のＮチャネルＭＯＳトランジスタ１１のゲートは、ゲートが入力信号に、ソースが第２の電源に接続されたＮチャネルＭＯＳトランジスタ３のドレインにも接続されている。
【００１０】
＜第一の実施例の動作の説明＞
以下では上記第１の電源の電位を地気に対して約＋５Ｖとし、この電位及びそれよりも１〜２Ｖ低い電位をハイレベル、第２の電源の電位を地気とし、この電位をロウレベルという。
上記に説明した構成を持つ出力バッファ回路は、入力信号がロウレベルにあるときインバータ１４によってゲートをハイレベルで駆動されているＰチャネルＭＯＳトランジスタ９はＯＦＦ、ＮチャネルＭＯＳトランジスタ１１はＯＮとなっているため、出力にはロウレベルが現れる。このときＮチャネルＭＯＳトランジスタ１１のゲートを駆動しているハイレベルは、ＰチャネルＭＯＳトランジスタ１３、ＮチャネルＭＯＳトランジスタ５によって、第１の電源の電位よりも１〜２Ｖ低い電位になっている。
一方、入力信号がハイレベルにあるとき、インバータ１４によってゲートをロウレベルで駆動されているＰチャネルＭＯＳトランジスタ９はＯＮ、ＮチャネルＭＯＳトランジスタ１１はＯＦＦとなっているため、出力にはＰチャネルＭＯＳトランジスタ１３によって第１の電源の電位よりも１〜２Ｖ低くなったハイレベルが現れる。
次に、入力信号がロウレベルからハイレベルに遷移したときを考える。このときＮチャネルＭＯＳトランジスタ１１のゲートはＮチャネルＭＯＳトランジスタ３の速いＯＦＦ→ＯＮによって直ちにＯＦＦする。ＰチャネルＭＯＳトランジスタ９はインバータ１４の動作遅延だけ遅れてＯＮする。
最後に入力信号がハイレベルからロウレベルに遷移したとき、ＰチャネルＭＯＳトランジスタ９のＯＮ→ＯＦＦはインバータ１４の動作遅延だけ遅れるが、ＮチャネルＭＯＳトランジスタ１１のＯＦＦ→ＯＮは、ＮチャネルＭＯＳトランジスタ５とそのＮチャネルＭＯＳトランジスタ１１ゲート側に存在する容量とによって更に遅れる。
【００１１】
＜第一の実施例の効果の説明＞
本発明の実施例の出力バッファ回路は、上記に説明した動作のうちインバータ１４の動作遅延により、出力のロウレベルからハイレベルへの遷移時の貫通電流が小さくなる効果がある。さらに、ＮチャネルＭＯＳトランジスタ５とそのＮチャネルＭＯＳトランジスタ１１ゲート側に存在する容量とにより、ＮチャネルＭＯＳトランジスタ１１のＯＦＦ→ＯＮ遷移が遅れるため、出力のハイレベルからロウレベルへの遷移時の貫通電流が小さくなる効果がある。
また、ＰチャネルＭＯＳトランジスタ１３によってハイレベル出力電圧を従来よりも１〜２Ｖ小さくしているため、出力電圧の遷移により発生する雑音電力を小さくする効果がある。
また、このときの負荷容量の充電電流はＰチャネルＭＯＳトランジスタ１３によって小さく制御できるため、発生する雑音電力が小さくなる効果がある。
さらに、ロウレベル出力時のＮチャネルＭＯＳトランジスタ１１のゲート駆動電圧を従来よりも１〜２Ｖ小さくしているため、負荷容量の放電電流が小さく制御され、それによって出力電圧変化が低速になり、発生する雑音電力が小さくなる効果がある。
さらに、これらの効果を制御するパラメータは上記のように多数あるため、設計の自由度が大きい特徴もある。
【００１２】
＜発明の第二の実施例＞
図３は、本発明の第二の実施例を示すものであって、図１の実施例におけるＰチャネルＭＯＳトランジスタ１３をゲート／ドレインを第一の電源に接続したＮチャネルＭＯＳトランジスタ２０に置き換えたものである。
出力電圧はＮチャネルＭＯＳトランジスタ２０の基盤バイアス効果によって、図１の実施例の場合よりさらに小さくなるため、前記効果のうち出力電圧を小さくしたことによるものがさらに大きくなる。
【００１３】
＜発明の第３の実施例＞
図４は本発明の第３の実施例を示すものであって、図１の実施例に対しさらにＰチャネルＭＯＳトランジスタ２１，２３を追加したものである。
これは本発明の特徴である片チャネルのＭＯＳトランジスタにより出力ＭＯＳトランジスタのゲート駆動電圧を小さくする構成を、Ｐチャネル側出力トランジスタについてもとったもであるが、ハイレベル出力の負荷容量の充電電流はハイレベル出力電圧を下げるトランジスタ（図１の１３，図３の２０）で制御することで、普通は素子数の少ない図１で充分に設計自由度が大きくできる。
【００１４】
【発明の効果】
請求項１に係る本発明は、インバータ１４の動作遅延により、出力のロウレベルからハイレベルへの遷移時の貫通電流が小さくなる効果がある。さらに、ＮチャネルＭＯＳトランジスタ５とそのＮチャネルＭＯＳトランジスタ１１ゲート側に存在する容量とにより、ＮチャネルＭＯＳトランジスタ１１のＯＦＦ→ＯＮ遷移が遅れるため、出力のハイレベルからロウレベルへの遷移時の貫通電流が小さくなる効果がある。また、ＰチャネルＭＯＳトランジスタ１３によってハイレベル出力電圧を従来よりも１〜２Ｖ小さくしているため、出力電圧の遷移により発生する雑音電力を小さくする効果がある。また、このときの負荷容量の充電電流はＰチャネルＭＯＳトランジスタ１３によって小さく制御できるため、発生する雑音電力が小さくなる効果がある。さらに、ロウレベル出力時のＮチャネルＭＯＳトランジスタ１１のゲート駆動電圧を従来よりも１〜２Ｖ小さくしているため、負荷容量の放電電流が小さく制御され、それによって出力電圧変化が低速になり、発生する雑音電力が小さくなる効果がある。さらに、これらの効果を制御するパラメータは上記のように多数あるため、設計の自由度が大きい特徴もある。
【００１５】
請求項２に係る本発明において、出力電圧はＮチャネルＭＯＳトランジスタ２０の基盤バイアス効果によって、図１の実施例の場合よりさらに小さくなるため、前記効果のうち出力電圧を小さくしたことによるものがさらに大きくなる。
【００１６】
請求項３に係る本発明は、ハイレベル出力の負荷容量の充電電流をハイレベル出力電圧を下げるトランジスタで制御することで、普通は素子数の少ない図１で充分に設計自由度が大きくできる。
【図面の簡単な説明】
【図１】本発明の第一の実施例
【図２】従来例
【図３】本発明の第二の実施例
【図４】本発明の第３の実施例
【符号の説明】
１基板
２端子
３半導体層
４電極[0001]
[Industrial application fields]
The present invention. The present invention relates to an output buffer circuit, and more particularly to an output buffer circuit composed of CMOS transistors.
[0002]
[Prior art]
<Background of the invention>
A high-speed voltage change or a through current generated by the CMOS output buffer circuit becomes a large noise power, which causes a malfunction of an internal circuit whose operating power is decreasing due to miniaturization.
[0003]
<Conventional example>
FIG. 2 shows an output buffer circuit described in Japanese Patent Laid-Open No. 05-218847, which shows a conventional technique for reducing the influence of such noise.
The output buffer circuit described in the publication
A first P-channel MOS transistor 2 whose source is connected to a first power supply;
A first N-channel MOS transistor 4 whose source is connected to a second power supply;
A second P-channel MOS transistor 10 having a gate connected to the drain of the first P-channel MOS transistor 2 and a source connected to the first power supply;
A second N-channel MOS transistor 12 whose gate is connected to the drain of the first N-channel MOS transistor 4 and whose source is connected to the second power supply;
Third P-channel MOS transistor 6a having a gate connected to the second power supply, a source connected to the drain of first P-channel MOS transistor 2, and a drain connected to the drain of first N-channel MOS transistor 4. When,
Third N-channel MOS transistor 6b having a gate connected to the first power supply, a source connected to the drain of first N-channel MOS transistor 4, and a drain connected to the drain of first P-channel MOS transistor 2. When,
And an input signal is applied to the gates of the first P-channel and N-channel MOS transistors, and an output signal is extracted from the drains of the second P-channel and N-channel MOS transistors.
[0004]
With such a configuration, when the second P-channel MOS transistor 10 or the second N-channel MOS transistor 12 is turned on, the change in the gate voltage is gradual, so that the voltage change appearing at the output is slow. In addition, since the on / off timings of the second P-channel and N-channel MOS transistors 10 and 12 are shifted, the through current flowing in the second P-channel and N-channel MOS transistors can be kept small.
[0005]
In the above technique, the degree of slowing the output voltage change is controlled by the gate length and gate width of the MOS transistors 6a and 6b. That is, the larger the specific gate length / gate width, the slower the output voltage change. Here, there is generally a minimum manufacturable value for the device dimension, and it is necessary to increase it when accuracy is required.
Therefore, there is a problem that the gate length necessary for slowing the output voltage change to a certain degree or more increases, and the occupied area increases.
[0006]
[Problems to be solved by the invention]
<Features of the invention>
The present invention has been invented in view of the problems of the conventional example, wherein a MOS transistor is inserted between the first power source and the first P-channel MOS transistor of the conventional output buffer circuit, and the output A method for limiting voltage and current is provided.
Further, the present invention provides a method for limiting the output voltage / current by inserting a one-channel MOS transistor into the gate drive circuit of the output MOS transistor to reduce the drive voltage.
[0007]
The output buffer circuit of the present invention includes:
1: a first P-channel MOS transistor connected between drain and gate (13),
The output of the inverter (14) for inverting the input signal is input to the gate, a second P-channel MOS transistor having a drain connected to the output terminal (9),
The drain drain and the output terminal of said second P-channel MOS transistor (9), a source to the second power supply, the first N-channel MOS transistors connected respectively (11),
Is inserted between the gate and the output of the inverter (14) of said first N-channel MOS transistor (11), the second gate is connected to the source of said second P-channel MOS transistor (9) N-channel MOS transistor (5),
A third N-channel MOS transistor (3) having a gate connected to the input signal, a source connected to the second power supply, and a drain connected to the gate of the first N-channel MOS transistor (11). ,
The first P-channel MOS transistor (13) has a source connected to a first power supply and a gate and a drain connected to the source of the second P-channel MOS transistor (9) .
2: a first N-channel MOS transistor (20) having a drain and a gate connected;
A P-channel MOS transistor (9) having an output of an inverter (14) for inverting an input signal at a gate and a drain connected to an output terminal;
A second N-channel MOS transistor (11) having a drain connected to the drain and the output terminal of the P-channel MOS transistor (9) and a source connected to a second power source;
A third N-channel MOS which is inserted between the gate of the second N-channel MOS transistor (11) and the output of the inverter (14) and whose gate is connected to the source of the P-channel MOS transistor (9). Transistor (5),
A fourth N-channel MOS transistor (3) having a gate connected to the input signal, a source connected to the first power supply, and a drain connected to the gate of the second N-channel MOS transistor (11). ,
The first N-channel MOS transistor (20) has a gate and a drain connected to a first power source and a source connected to the source of the P-channel MOS transistor (9) .
3: In the output buffer circuit described in 1 above,
A third P-channel MOS transistor (21) having a source connected to the first power supply, a drain connected to the gate of the second P-channel transistor (9), and a gate connected to the input signal;
Inserted between the output of the inverter (14) and the gate of the second P-channel MOS transistor (9), the source is the output of the inverter (14) and the drain is the third P-channel MOS transistor ( 21) and a gate of the second P-channel transistor (9), and a fourth P-channel transistor (23) whose gate is connected to the second power source, respectively. And
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
[0009]
<First embodiment of the present invention>
<Configuration of the first embodiment>
Referring to FIG. 1, an output buffer circuit according to an embodiment of the present invention is shown.
This output buffer circuit connects the drain and gate of the first P-channel MOS transistor 13 whose source is connected to the first power supply, and connects this to the source of the second P-channel transistor 9, and the second The drain of the P-channel transistor 9 is connected to the drain of the first N-channel MOS transistor 11 whose output terminal and source are connected to the second power supply.
Further, a signal obtained by inverting the input signal by the inverter 14 is connected to the gate of the second P-channel transistor 9.
An N-channel MOS transistor whose gate is connected to the drain-gate connection point of the first P-channel MOS transistor 13 is between the gate of the first N-channel MOS transistor 11 and the inverted signal of the input signal. The transistor 5 is inserted, and the gate of the first N-channel MOS transistor 11 is also connected to the drain of the N-channel MOS transistor 3 whose gate is connected to the input signal and whose source is connected to the second power supply.
[0010]
<Description of the operation of the first embodiment>
Hereinafter, the potential of the first power supply is about + 5V with respect to the ground, this potential and a potential lower by 1 to 2V than that are high level, the potential of the second power supply is ground, and this potential is called low level. .
In the output buffer circuit having the configuration described above, when the input signal is at a low level, the P-channel MOS transistor 9 whose gate is driven at a high level by the inverter 14 is OFF, and the N-channel MOS transistor 11 is ON. Therefore, a low level appears in the output. At this time, the high level driving the gate of the N-channel MOS transistor 11 is 1 to 2 V lower than the potential of the first power supply by the P-channel MOS transistor 13 and the N-channel MOS transistor 5.
On the other hand, when the input signal is at the high level, the P-channel MOS transistor 9 whose gate is driven at the low level by the inverter 14 is ON and the N-channel MOS transistor 11 is OFF. 13 shows a high level that is 1 to 2 V lower than the potential of the first power supply.
Next, consider a case where the input signal transitions from a low level to a high level. At this time, the gate of the N channel MOS transistor 11 is immediately turned OFF by the quick OFF → ON of the N channel MOS transistor 3. The P channel MOS transistor 9 is turned on with a delay of the operation delay of the inverter 14.
Finally, when the input signal transitions from the high level to the low level, the ON → OFF of the P-channel MOS transistor 9 is delayed by the operation delay of the inverter 14, but the OFF → ON of the N-channel MOS transistor 11 is different from that of the N-channel MOS transistor 5. The delay further depends on the capacitance existing on the gate side of the N-channel MOS transistor 11.
[0011]
<Description of the effect of the first embodiment>
The output buffer circuit according to the embodiment of the present invention has an effect of reducing the through current when the output transitions from the low level to the high level due to the operation delay of the inverter 14 among the operations described above. Further, the N-channel MOS transistor 5 and the capacitance existing on the gate side of the N-channel MOS transistor 11 delay the OFF-ON transition of the N-channel MOS transistor 11. Therefore, the through current at the time of transition from the high level to the low level of the output Has the effect of reducing.
In addition, since the high-level output voltage is reduced by 1 to 2 V compared with the prior art by the P-channel MOS transistor 13, there is an effect of reducing the noise power generated by the transition of the output voltage.
In addition, since the charge current of the load capacitance at this time can be controlled to be small by the P-channel MOS transistor 13, there is an effect that the generated noise power is reduced.
Further, since the gate drive voltage of the N-channel MOS transistor 11 at the time of low level output is reduced by 1 to 2 V as compared with the conventional case, the discharge current of the load capacitance is controlled to be small, thereby causing the output voltage change to be slow and generated. This has the effect of reducing noise power.
Furthermore, since there are many parameters for controlling these effects as described above, there is a feature that the degree of freedom in design is large.
[0012]
<Second embodiment of the invention>
FIG. 3 shows a second embodiment of the present invention, in which the P-channel MOS transistor 13 in the embodiment of FIG. 1 is replaced with an N-channel MOS transistor 20 whose gate / drain is connected to the first power source. Is.
The output voltage is further reduced by the base bias effect of the N-channel MOS transistor 20 as compared with the embodiment of FIG. 1, and therefore, the effect obtained by reducing the output voltage is further increased.
[0013]
<Third embodiment of the invention>
FIG. 4 shows a third embodiment of the present invention, in which P channel MOS transistors 21 and 23 are further added to the embodiment of FIG.
This is based on the configuration in which the gate drive voltage of the output MOS transistor is reduced by the single channel MOS transistor, which is a feature of the present invention, for the P channel side output transistor. By controlling with a transistor (13 in FIG. 1 and 20 in FIG. 3) that lowers the high-level output voltage, the degree of design freedom can be sufficiently increased in FIG.
[0014]
【The invention's effect】
The present invention according to claim 1 has the effect of reducing the through current at the time of transition from the low level to the high level of the output due to the operation delay of the inverter 14. Further, the N-channel MOS transistor 5 and the capacitance existing on the gate side of the N-channel MOS transistor 11 delay the OFF-ON transition of the N-channel MOS transistor 11. Therefore, the through current at the time of transition from the high level to the low level of the output Has the effect of reducing. In addition, since the high-level output voltage is reduced by 1 to 2 V compared with the prior art by the P-channel MOS transistor 13, there is an effect of reducing the noise power generated by the transition of the output voltage. Further, since the charging current of the load capacitance at this time can be controlled to be small by the P-channel MOS transistor 13, there is an effect that the generated noise power is reduced. Further, since the gate drive voltage of the N-channel MOS transistor 11 at the time of low level output is reduced by 1 to 2 V as compared with the conventional case, the discharge current of the load capacitance is controlled to be small, thereby causing the output voltage change to be slow and generated. This has the effect of reducing noise power. Furthermore, since there are many parameters for controlling these effects as described above, there is a feature that the degree of freedom in design is large.
[0015]
In the present invention according to claim 2 , since the output voltage is further smaller than that of the embodiment of FIG. 1 due to the base bias effect of the N-channel MOS transistor 20, the effect of reducing the output voltage among the effects is further increased. growing.
[0016]
According to the third aspect of the present invention, by controlling the charging current of the load capacitance of the high level output by the transistor that lowers the high level output voltage, the degree of design freedom can be sufficiently increased in FIG.
[Brief description of the drawings]
FIG. 1 First Embodiment of the Invention FIG. 2 Conventional Example FIG. 3 Second Embodiment of the Invention FIG. 4 Third Embodiment of the Invention
1 Substrate 2 Terminal 3 Semiconductor layer 4 Electrode

Claims

The first P-channel MOS transistor connected between drain and gate (13),
The output of the inverter (14) for inverting the input signal is input to the gate, a second P-channel MOS transistor having a drain connected to the output terminal (9),
The drain drain and the output terminal of said second P-channel MOS transistor (9), a source to the second power supply, the first N-channel MOS transistors connected respectively (11),
Is inserted between the gate and the output of the inverter (14) of said first N-channel MOS transistor (11), the second gate is connected to the source of said second P-channel MOS transistor (9) N-channel MOS transistor (5),
A third N-channel MOS transistor (3) having a gate connected to the input signal, a source connected to the second power supply, and a drain connected to the gate of the first N-channel MOS transistor (11). ,
The first P channel MOS transistor (13) has a source connected to a first power source and a gate and a drain connected to the source of the second P channel MOS transistor (9). .

A first N-channel MOS transistor (20) having a drain and a gate connected;
A P-channel MOS transistor (9) having an output of an inverter (14) for inverting an input signal at a gate and a drain connected to an output terminal;
A second N-channel MOS transistor (11) having a drain connected to the drain and the output terminal of the P-channel MOS transistor (9) and a source connected to a second power source;
A third N-channel MOS which is inserted between the gate of the second N-channel MOS transistor (11) and the output of the inverter (14) and whose gate is connected to the source of the P-channel MOS transistor (9). Transistor (5),
A fourth N-channel MOS transistor (3) having a gate connected to the input signal, a source connected to the first power supply, and a drain connected to the gate of the second N-channel MOS transistor (11). ,
The first N channel MOS transistor (20) has a gate and a drain connected to a first power source and a source connected to the source of the P channel MOS transistor (9) .

A third P-channel MOS transistor (21) having a source connected to the first power supply, a drain connected to the gate of the second P-channel transistor (9), and a gate connected to the input signal;
Inserted between the output of the inverter (14) and the gate of the second P-channel MOS transistor (9), the source is the output of the inverter (14) and the drain is the third P-channel MOS transistor ( 21) and a gate of the second P-channel transistor (9), and a fourth P-channel transistor (23) whose gate is connected to the second power source, respectively. The output buffer circuit according to claim 1 .