JP4442578B2 - Ａｄ変換装置、物理量分布検出装置および撮像装置 - Google Patents

Description

本発明は、ＡＤ（アナログ−デジタル）変換装置、物理量分布検出装置および撮像装置に関する。

物理量の分布を検出する物理量分布検出装置として、例えば、入射光の光量を検出する光電変換素子を含む単位画素（単位センサ）が行列状に２次元配置されてなる固体撮像装置がある。そして、固体撮像装置は、ＣＣＤ(Charge Coupled Device)イメージセンサに代表される電荷転送型固体撮像装置と、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置とに大別される。

近年、従来主流であったＣＣＤイメージセンサに代わって、ＣＭＯＳイメージセンサが注目を集めている。これは、製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるために、システムが非常に複雑化するといったＣＣＤイメージセンサが抱える種々の問題を、ＣＭＯＳイメージセンサが克服しているからである。

ＣＭＯＳイメージセンサは、その製造には世界中で生産されている一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能であり、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるために、周辺ＩＣの数を減らすことができるといった、非常に大きなメリットを複数持ち合わせている。

ＣＣＤイメージセンサはその出力回路がＦＤ(Floating Diffusion)アンプを用いた１ｃｈ出力が主流なのに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素が行列状に２次元配置されてなる画素アレイ部の中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

この並列出力型ＣＭＯＳイメージセンサの信号出力回路については様々な構成ものが考案されている。その最も進んだ形態の一つとして、列毎にＡＤ変換器を配置してなり、画素信号をデジタル信号として取り出す構成の列並列型ＡＤ変換装置を搭載したＣＭＯＳイメージセンサが知られている（例えば、特許文献１参照）。

特開２００５−３２３３３１号公報

列並列型ＡＤ変換装置を搭載したＣＭＯＳイメージセンサにおいて、列毎に配置されるＡＤ変換器としては、選択行毎に単位画素から列信号線を経由して得られるアナログ信号を、ランプ（ＲＡＭＰ）波の参照電圧Ｖｒｅｆと比較器で比較することで、アナログ信号を時間軸方向に変換し、その時間を計測することによってデジタル信号に変換する構成のものが用いられる。

ここで、列並列型ＡＤ変換装置を搭載したＣＭＯＳイメージセンサにおいて、列毎に配置されるＡＤ変換器で用いられる比較器について考える。

図９は、２入力比較器の一般的な回路図である。図９に示すように、本比較器は、差動対トランジスタ１０１，１０２、能動負荷トランジスタ１０３，１０４および定電流源トランジスタ１０５から構成される差動アンプ型の比較器である。

この差動アンプ型の比較器において、差動対トランジスタ１０１，１０２の各ゲート端子が入力端子となり、これら入力端子には参照電圧Ｖｒｅｆおよび信号電圧Ｖｘがそれぞれ入力される。そして、差動対トランジスタ１０１，１０２の一方のトランジスタ１０１のドレイン端子がこの比較器の出力端子になる。

一般的に、差動アンプ型の比較器は入力電圧がクロスするポイントで出力の極性が反転するが、トランジスタ特性のばらつきによりクロスするポイントにオフセット電圧を持つのが普通である。

図１０に、一般的なトランジスタの電流特性を示す。一般的なトランジスタでは、ゲート-ソース間電圧Ｖｇｓが閾値電圧を超えた所から電流Ｉｄｓが２乗特性を持って流れ出す。トランジスタ特性にばらつきがあれば、特性Ｓ１１，Ｓ１２のように、同じバイアス電圧を与えても流れる電流には差がでてくる。これをそのまま比較器の差動対トランジスタ１０１，１０２として用いる場合を考えると、同じ入力電圧になっても電流特性に差があるために比較器として反転せず、ある電圧差がついた所でようやく電流値が同じになるので比較器として反転できることになる。その反転に必要な電圧差がいわゆる入力電圧オフセットであり、多かれ少なかれどんな差動アンプにも存在する。

従来、列並列ＡＤ変換装置搭載ＣＭＯＳイメージセンサでは、この比較器のオフセットがそのままＡＤ変換精度の誤差につながらないように工夫がなされている。具体的には、１回目と２回目、２度のＡＤ変換を行い、最終的にＣＤＳ(Correlated Double Sampling;相関二重サンプリング)のための減算処理を行うことで、１回目と２回目に同じように乗ってくる誤差成分を相殺し、完全に除去するようにしている。したがって、比較器のオフセットも、１回目と２回目で同じ量だけ発生していれば、減算処理によって完全に相殺されるために、何ら問題にならないことになる。

この前提条件を考える上で問題となってくるのが、トランジスタのバックバイアス効果である。１回目の変換では、単位画素のリセットレベルを読み出すために、信号の取りうる範囲はかなり限られているが、２回目の変換では、入射光量に依存した信号を読み出すために、信号の取りうる範囲は広く、また１回目とは離れた値を取り得る。

図１１に、その動作の概略を示す。１回目と２回目の変換では信号の取りうる範囲が違うため、比較器としては反転するポイント（コモンモード電圧）が大きく異なる。この状況を電流特性で考えるため再び図１０に戻る。差動対トランジスタ１０１，１０２のバックゲートは接地されているために、入力電圧の違いはそのままバックバイアス効果となって現れる。

バックバイアス効果によりトランジスタの閾値電圧は大きく変化するが、特性Ｓ１１，Ｓ１２のようにトランジスタ特性にばらつきがあると、当然バックバイアス効果のかかり方にもばらつきを生じ、結果的に、１回目と２回目の変換の比較器のオフセット電圧が変化してしまうことになる。これはＡＤ変換特性にそのまま影響してしまうために大きな問題となる。

比較器は画素列毎に共通であるために、この問題は画像としては輝度に依存した縦すじ状の変換誤差となって見える。特に、入射光量（出力信号量）に依存した縦すじ状の変換誤差になる。縦すじは誤差としては目立ちやすい分類に入り、また出力信号量に依存して縦すじが発生するためにデジタル信号処理による補正も難しく、大きな問題である。

一般的に、バックバイアス効果を無視するためには、図１２に示すような差動アンプ形式を用いる。図９との違いは、差動対トランジスタ１１１，１１２のバックゲート（Ｗｅｌｌ）がソース端子につながっている点にある。差動対トランジスタ１１１，１１２のバックゲートをソース端子につなぐと、ゲートのバイアス電圧が変わってもバックバイアス効果を生じることは無い。ところが、レイアウト効率を考えると、この方法は極めて非効率であり、採用するには難がある。

比較器のレイアウトの説明をする前に、図１３を用いて単位画素の画素構造について説明する。本画素構造では、Ｎ型半導体基板２０１およびＰウェル２０２の構造を採用し、Ｎ型不純物拡散領域２０３とＰウェル２０２とのＮＰ接合によってフォトダイオード２０４が形成されている。このフォトダイオード２０４の基板表面側には、感度の向上と暗電流の低減を図るために、正孔蓄積層２０５が形成されている。

この画素構造において、フォトダイオード２０４で光電変換された信号電荷はＮ型不純物拡散領域２０３に蓄積される。この蓄積された信号電荷は、転送トランジスタのゲート電極２０６下のチャネルを通してＦＤ（フローティングディフュージョン）部２０７に転送され、当該ＦＤ部２０７で電気信号に変換されて読み出される。

ここで、画素にとって大敵なのは暗電流の発生である。こりの暗電流の発生を少しでも抑えるためには、Ｐウェル２０２の下にＮ型基板２０１を設けることが有効である。よって、Ｎｓｕｂ（Ｎ型基板）ウエハを用いたＷｅｌｌ ｉｎ Ｗｅｌｌ構造を採ることが設計上最も望ましい。

さて、このＮｓｕｂ Ｗｅｌｌ ｉｎ Ｗｅｌｌ構造を持つ半導体上に、図９に示す比較器の差動入力部をレイアウトした場合の概形を図１４に示す。

図１４において、３０１がＮ型基板、３０２がＰウェル、３０３がＰウェル３０２にＧＮＤ電圧を印加するための基板コンタクト、３０４がトランジスタのアクティブ領域、３０５がトランジスタのゲート電極、３０６がソース、ドレインの取り出し用基板コンタクト、３０７が素子分離領域である。

単位画素の信号を列並列で読み出す列並列ＡＤ変換装置搭載ＣＭＯＳイメージセンサの場合、読み出し回路は画素ピッチ（単位画素交互間の距離）に合わせて列の数だけ規則的に並ぶことになる。画素ピッチは近年小型化の一歩をたどっており、最先端のものでは約２μｍ程度である。よって、ここに回路を並べるためには極めて効率的なレイアウトが必要である。

図１５に、図１２の回路をレイアウトした場合の概形を示す。図１５中、図１４と同等部分には同一符号を付して示している。バックバイアス効果を無視するために、Ｐウェルをトランジスタのソース端子につないでいるが、もちろん隣の列のトランジスタのソース端子とは分離されていないといけないので、Ｐウェル３０２が列毎に分離されることになる。

しかし、Ｎｓｕｂ Ｗｅｌｌ ｉｎ Ｗｅｌｌ構造において、Ｐウェル３０２を分離するためには、図１５に示すように、Ｎ型基板３０１を表面まで露出させる必要がある。したがって、図１５からもわかるように、比較器の差動入力部をレイアウトした際に、そのレイアウトが極めて非効率的である。

そこで、本発明は、複数のＡＤ変換器に用いられる比較器が一般的かつ単純な差動アンプ構造を持ちながら、バックバイアス効果の影響を受けずに、かつレイアウト効率も高いＡＤ変換装置、当該ＡＤ変換装置を搭載した物理量分布検出装置および撮像装置を提供することを目的とする。

上記目的を達成するために、本発明は、アナログ信号をスロープ状の参照信号と比較する差動比較器が複数配置されてなり、当該複数の差動比較器の比較出力を基準にアナログ信号を時間軸方向に変換し、その時間を計測することによってデジタル信号を得るＡＤ変換装置において、前記差動比較器の差動対トランジスタのバックゲート端子に、前記参照信号と交流的に同じ波形の電圧信号を印加する構成を採っている。

上記構成のＡＤ変換装置において、差動対トランジスタのバックゲート端子に、参照信号と交流的に同じ波形の電圧信号を印加することで、差動対トランジスタのバックゲートの電圧が、参照電圧が入力される側のトランジスタのゲート電圧と一緒に変化することになるために、比較器の反転ポイントのＤＣ電圧に依らす、ゲート電圧とバックゲート電圧の差は一定である。これにより、比較器がどのポイントで反転しようと、バックバイアス効果の影響を受けることがない。

本発明によれば、バックバイアス効果の影響を受けることがないために、ＡＤ変換誤差が発生することはなく、しかも、差動対トランジスタのバックゲート端子をソース端子と接続しなくても良いために、レイアウト効率も高い。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明が適用される物理量検出装置、例えば列並列ＡＤ変換装置搭載ＣＭＯＳイメージセンサ１０の構成を示すブロック図である。

図１において、単位画素１１は、フォトダイオードおよび画素内アンプを有し、行列状に２次元配置されることによって画素アレイ部１２を構成している。この画素アレイ部１２のｎ行ｍ列の画素配置に対し、行毎に行制御線１３（１３−１，１３−２，…，１３−ｎ）が配線され、列毎に列信号線１４（１４−１，１４−２，…，１４−ｍ）が配線されている。画素アレイ部１２の行アドレスや行走査の制御は、行走査回路１５により行制御線１３−１，１３−２，…，１３−ｎを介して行われる。

列信号線１４−１，１４−２，…，１４−ｍの一端側には、これら列信号線１４−１，１４−２，…，１４−ｍ毎にＡＤ変換器(以下、「ＡＤＣ」と記述する)１６が配置されてカラム処理部（列並列ＡＤＣブロック）１７を構成している。また、ＡＤＣ１６の各々に対して、ランプ（ＲＡＭＰ）波形（スロープ状の波形）の参照電圧Ｖｒｅｆを生成するランプ波生成回路１８と、所定周期のクロックＣＫに同期してカウント動作を行うことにより、後述する比較器２０で比較動作が行われる時間を計測するカウンタ１９とが設けられている。ランプ波生成回路１８は、例えば、デジタル−アナログ変換器（以下、ＤＡＣ(Digital-Analog Converter)と略す）１８Ａを用いて構成される。

ＡＤＣ１６は、行制御線１３−１，１３−２，…，１３−ｎ毎に、選択行の単位画素１１から列信号線１４−１，１４−２，…，１４−ｍを経由して得られるアナログ信号を、ＤＡＣ１８Ａで生成される参照電圧Ｖｒｅｆと比較する比較器２０と、この比較器２０の比較出力に応答してカウンタ１９のカウント値を保持するメモリ装置２１とからなり、単位画素１１から与えられるアナログ信号をＮビットのデジタル信号に変換する機能を有している。

カラム処理部１７のＡＤＣ１６の各々に対する列アドレスや列走査の制御は、列走査回路２２によって行われる。すなわち、ＡＤＣ１６の各々でＡＤ変換されたＮビットのデジタル信号は、列走査回路２２による列走査によって順に２Ｎビット幅の水平出力線２３に読み出され、当該水平出力線２３によって信号処理回路２４まで伝送される。信号処理回路２４は、２Ｎビット幅の水平出力線１１３に対応した２Ｎ個のセンス回路、減算回路および出力回路などによって構成されている。

タイミング制御回路２５は、マスタークロックＭＣＫに基づいて行走査回路１５、ＡＤＣ１６、ランプ波生成回路１８、カウンタ１９および列走査回路１１２などの各動作に必要なクロック信号やタイミング信号を生成し、これらクロック信号やタイミング信号を該当する回路部分に供給する。

次に、上記構成の列並列ＡＤ変換装置搭載ＣＭＯＳイメージセンサ１０の動作を、図２のタイミングチャートを用いて説明する。

ある選択行の単位画素１１からの列信号線１４−１，１４−２，…，１４−ｍへの１回目の読み出し動作が安定した後、ＤＡＣ１８Ａからランプ波の参照電圧Ｖｒｅｆを比較器２０に与えることで、当該比較器２０において列信号線１４−１，１４−２，…，１４−ｍの信号電圧Ｖｘと参照電圧Ｖｒｅｆとの比較動作が行われる。この比較動作において、参照電圧Ｖｒｅｆと信号電圧Ｖｘとが等しくなったときに、比較器２０の比較出力Ｖｃｏの極性が反転する。この比較器２０の反転出力を受けて、メモリ装置２１には比較器２０での比較時間に応じたカウンタ１９のカウント値Ｎ１が保持される。

この１回目の読み出し動作では、単位画素１１のリセット成分ΔＶｔの読み出しが行われる。このリセット成分ΔＶｔ内には、単位画素１１毎にばらつく固定パターンノイズがオフセットとして含まれている。しかし、このリセット成分ΔＶｔのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、１回目の読み出し時の列信号線１４の信号電圧Ｖｘはおおよそ既知である。したがって、１回目のリセット成分ΔＶｔの読み出し時には、ランプ波形の参照電圧Ｖｒｅｆを調整することにより、比較器２０での比較期間を短くすることが可能である。本従来例では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶｔの比較を行っている。

２回目の読み出しでは、リセット成分ΔＶｔに加え単位画素１１毎の入射光量に応じた信号成分の読み出しが、１回目の読み出しと同様の動作によって行われる。すなわち、ある選択行の単位画素１１から列信号線１４−１，１４−２，…，１４−ｍへの２回目の読み出し動作が安定した後、ＤＡＣ１８Ａからランプ波の参照電圧Ｖｒｅｆを比較器２０に与えることで、当該比較器２０において列信号線１４−１，１４−２，…，１４−ｍの信号電圧Ｖｘと参照電圧Ｖｒｅｆとの比較動作が行われる。

参照電圧Ｖｒｅｆが比較器２０に与えられると同時に、カウンタ１９で２回目のカウントがなされる。そして、２回目の比較動作において、参照電圧Ｖｒｅｆと信号電圧Ｖｘとが等しくなったときに、比較器２０の比較出力Ｖｃｏの極性が反転する。この比較器２０の反転出力を受けて、メモリ装置２１には比較器２０での比較時間に応じたカウンタ１９のカウント値Ｎ２が保持される。このとき、１回目のカウント値Ｎ１と２回目のカウント値Ｎ２とは、メモリ装置２１内の異なった場所に保持される。

上述した一連のＡＤ変換動作の終了後、列走査回路１１２による列走査により、メモリ装置２１に保持されている１回目と２回目のそれぞれＮビットのデジタル信号が２Ｎ本の水平出力線２３を経て信号処理回路２４に供給され、当該信号処理回路２４内の減算回路（図示せず）において（２回目の信号）−（１回目の信号）の減算処理、即ちＣＤＳのための減算処理がなされた後に外部へ出力される。その後、順次行毎に同様の動作が繰り返されることによって２次元画像が生成される。

以上説明した列並列ＡＤ変換装置搭載のＣＭＯＳイメージセンサ１０において、本発明では、行制御線１３−１，１３−２，…，１３−ｎ毎に、単位画素１１から列信号線１４−１，１４−２，…，１４−ｍを経由して得られるアナログ信号を、スロープ状の参照電圧Ｖｒｅｆと比較することで、アナログ信号を時間軸方向に変換し、その時間を計測することによってデジタル信号を得るＡＤ変換装置の構成を特徴としている。

［第１実施形態］
図３は、本発明の第１実施形態に係るＡＤ変換装置の比較器部分の構成例を示す回路図である。

図３に示すように、本実施形態に係るＡＤ変換装置は、列信号線１４−１，１４−２，…，１４−ｍに対して、画素ピッチ（単位画素１１相互の行方向の間隔）に合わせて例えば画素列の数だけ、即ち１対１の対応関係をもって配置された比較器２０（２０−１，…２０−２，…，２０−ｍ）を有する構成となっている。比較器２０−１，…２０−２，…，２０−ｍとしては、差動アンプ型の比較器（差動比較器）が用いられる。

具体的には、比較器２０−１，…２０−２，…，２０−ｍは各々、ソース端子が共通に接続されて差動動作をなす差動対トランジスタ３１，３２と、これら差動対トランジスタ３１，３２の各ドレイン端子と第１電源（例えば、電源Ｖｄｄ）との間に接続され、ゲート端子が互いに共通に接続された能動負荷トランジスタ３３，３４と、差動対トランジスタ３１，３２のソース共通接続ノードと第２電源（例えば、グランド）との間に接続された定電流源トランジスタ３５とから構成されている。能動負荷トランジスタ３３は、ゲート端子とドレイン端子とが共通に接続されたダイオード接続構成となっている。

この差動アンプ型の比較器２０−１，…２０−２，…，２０−ｍを有するＡＤ変換装置において、差動対トランジスタ３１，３２の一方（３１）のゲート端子には、ランプ波生成回路１８からランプ波（スロープ状）の参照電圧Ｖｒｅｆが共通に印加され、他方（３２）のゲート端子には、列信号線１４−１，１４−２，…，１４−ｍを経由して単位画素１１の各々からアナログ信号（画素信号）が印加される。

差動対トランジスタ３１，３２のバックゲートは、独立したひとつのノード（端子）として取り出されている。このノードは、列毎に、即ち比較器２０−１，…２０−２，…，２０−ｍ毎に分離されているわけではなく、比較器２０−１，…２０−２，…，２０−ｍ相互間で共通した一本のノード（Ｗｅｌｌ）である。

この差動対トランジスタ３１，３２の両方のバックゲート端子には、ランプ波の参照電圧Ｖｒｅｆと交流的に同じ波形のバックゲート電圧ＶｒｅｆＢＧが少なくともＡＤ変換期間に印加される。このバックゲート電圧ＶｒｅｆＢＧは、例えば、ランプ波の参照電圧Ｖｒｅｆをレベルシフト（Ｌ／Ｓ）回路４０を用いて直流的に低電位側へレベルシフトすることによって生成される。レベルシフト回路４０は、特許請求の範囲の電圧印加手段に相当する。

次に、上記構成の本実施形態に係るＡＤ変換装置における比較器２０（２０−１，…２０−２，…，２０−ｍ）の動作原理について、図４の波形図を用いて説明する。

比較器２０の差動入力の一方、即ち差動対トランジスタ３１，３２の一方のトランジスタ３１のゲート端子にはランプ波の参照電圧Ｖｒｅｆが入力され、比較器２０の差動入力の他方、即ち差動対トランジスタ３１，３２の他方のトランジスタ３２のゲート端子には単位画素１１から画素信号が入力され、さらに両方のバックゲート端子には参照電圧Ｖｒｅｆと交流的に同じ波形のバックゲート電圧ＶｒｅｆＢＧが印加される。

比較器２０が反転するポイントにおいては、オフセット電圧を無視すれば、その差動入力電圧は同じ電圧値になっている。ここで、この反転ポイントにおけるゲート電圧とバックゲート電圧（Ｗｅｌｌの電圧）の関係に変化があると、バックバイアス効果の影響でオフセット電圧までが変化してしまう可能性があることは先に述べた通りである。

これに対し、本実施形態に係るＡＤ変換装置においては、差動対トランジスタ３１，３２の両方のバックゲートに参照電圧Ｖｒｅｆと交流的に同じ波形のバックゲート電圧ＶｒｅｆＢＧを印加することで、差動対トランジスタ３１，３２のバックゲートの電圧が、参照電圧Ｖｒｅｆが入力される側のトランジスタ３１のゲート電圧と一緒に変化することになるために、比較器２０の反転ポイントのＤＣ電圧に依らず、ゲート電圧とバックゲート電圧の差Ｖｇｂは一定である。これにより、比較器２０がどのポイントで反転しようと、バックバイアス効果の影響を受けることがないために、ＡＤ変換誤差が発生することは無い。

図５に、本実施形態に係るＡＤ変換装置における比較器２０の差動入力部についてのレイアウトの概形を示す。

図５において、Ｎ型基板５１上のＰウェル５２についてはグランド（ＧＮＤ）に落とす訳ではないので、他のトランジスタ、例えば図３の定電流源トランジスタ３５とはＷｅｌｌを分離する必要がある。ただし、列毎に独立に分離する訳では無いので、図１５に示すように、画素ピッチを刻む領域に縦にＮ型基板５１を露出する必要は無く、横方向に上下１本ずつＮ型基板領域５１Ａ，５１Ｂを通すだけで良い。よって、画素ピッチに縛られることはなく、多少縦方向にレイアウト領域が広がるだけで、チップ全体として見れば全く問題にならない程度の領域増加で済むことになる。

分離されたＰウェル５２の電位としては、ランプ波の参照電圧Ｖｒｅｆと交流的に同じ波形のバックゲート電圧ＶｒｅｆＢＧが供給されることになるが、Ｐウェル５２の抵抗は比較的高いので、メタル等で形成された低抵抗配線５３を通して供給するようにし、さらに基板コンタクト５４を多く取るようにする。これにより、Ｐウェル５２の電位として、バックゲート電圧ＶｒｅｆＢＧを参照電圧Ｖｒｅｆに対して遅れることなく供給できることになる。低抵抗配線５３を配線し、基板コンタクト５４を多く取ったとしても、図１４に示す従来の構成と変化無いので、特に面積的に問題になることはない。

なお、図５において、５５が差動対トランジスタ３１，３２のアクティブ領域、５６が差動対トランジスタ３１，３２のゲート電極、５７がソース、ドレインの取り出し用基板コンタクトである。

上述したように、単位画素１１から列信号線１４−１，１４−２，…，１４−ｍを経由して得られるアナログ信号をランプ波（スロープ状）の参照電圧Ｖｒｅｆと比較する差動アンプ型の比較器（差動比較器）が複数配置されてなり、当該複数の比較器２０（２０−１，…２０−２，…，２０−ｍ）の比較出力を基準にアナログ信号を時間軸方向に変換し、その時間を計測することによってデジタル信号を得るＡＤ変換装置において、比較器２０（２０−１，…２０−２，…，２０−ｍ）を構成する差動対トランジスタ３１，３２のバックゲートに、ランプ波の参照電圧Ｖｒｅｆと交流的に同じ波形のバックゲート電圧ＶｒｅｆＢＧを印加する構成を採ることで、比較器２０が一般的かつ単純な差動アンプ構造を持ちながら、バックバイアス効果の影響を受けることはなく、しかも差動対トランジスタ３１，３２のバックゲート端子をソース端子と接続しなくても良いために、レイアウト効率も高い。

［第２実施形態］
図６は、本発明の第２実施形態に係るＡＤ変換装置の比較器部分の構成例を示す回路図であり、図中、図３と同等部分には同一符号を付して示している。本実施形態に係るＡＤ変換装置では、第１実施形態に係るＡＤ変換装置におけるレベルシフト回路４０を具体化した構成を特徴としている。

差動対トランジスタ３１，３２のバックバイアス効果を除去する最適の方法としては、先述した通り、ソース端子とバックゲート端子とを接続することである（図１２参照）。この接続状態ではもちろん、ソースの電圧とバックゲートの電圧は同じ電圧になる。そこで、擬似的にソースの電圧とバックゲートの電圧を同じにするようにしたのが、本実施形態に係るＡＤ変換装置におけるレベルシフト回路４１である。

具体的には、本実施形態に係るＡＤ変換装置におけるレベルシフト回路４１は、電源Ｖｄｄとグランドとの間に直列に接続された３つのトランジスタ４１１，４１２，４１３からなるソースフォロワ回路によって形成されている。トランジスタ４１１は、ゲート端子とドレイン端子とが共通に接続されたダイオード接続構成となっている。トランジスタ４１２は、ソース端子とバックゲート端子とが相互に接続されており、ランプ波の参照電圧Ｖｒｅｆをゲート入力とし、レベルシフト後のバックゲート電圧ＶｒｅｆＢＧをソース出力とする。

ここで、トランジスタ４１１は、比較器２０内の能動負荷トランジスタ３３（または、能動負荷トランジスタ３４）と同じ電流密度を持つようにし、やはり、トランジスタ４１２は差動対トランジスタ３１と、トランジスタ４１３は定電流源トランジスタ３５とそれぞれ同じ電流密度を持つようにする。

そうすることで、例えばトランジスタ３１とトランジスタ４１２とを比べると、同じゲート電圧とバックゲート電圧を持ち、かつ同じ電流密度を持っているので、かならずソース電圧も同じになる。トランジスタ４１２はソース端子とバックゲート端子とが接続されているために、結果的に、トランジスタのばらつき成分を無視すれば、トランジスタ３１のソース電圧とバックゲート電圧とを完全に同じにすることができる。バイアス条件としては、常に図１２の状態と同じにすることができ、かつ実際には列毎にＷｅｌｌを分離していないのでレイアウト効率を損なうことも無い。

なお、ここでは、「同じ電流密度を持つ」と記述したが、密度が同じだけで、電流値自体を揃える訳ではない。レベルシフト回路４１には、Ｐウエル５２を駆動できるだけの駆動能力が求められるので、出力インピーダンスを低めに設定する必要がある。一方、比較器２０の方は列の数だけ並列に並ぶので、１つ当たりにあまり大きな電流を流すことはできないし、大きな電流を流す必要も無い。よって、レベルシフト回路４１には、比較器２０で使用しているトランジスタと同じレイアウト形状のトランジスタを複数個並べ、それぞれ１個当たりに着目すると、ソースフォロワ部も比較器部も同じ電流密度になるように工夫して配置されていることが望ましい。

上述したように、ランプ波の参照電圧Ｖｒｅｆをレベルシフトすることによってバックゲート電圧ＶｒｅｆＢＧを生成するレベルシフト回路４１を、比較器２０の差動対トランジスタ３１，３２と同じ電流密度を持つトランジスタ４１２を用いたソースフォロワ回路によって形成することにより、差動対トランジスタ３１，３２のソース電圧とバックゲート電圧を擬似的に同じにすることができ、トランジスタとしては最も効率的なバイアス条件で動作することができる。

［第３実施形態］
図７は、本発明の第３実施形態に係るＡＤ変換装置の比較器部分の構成例を示す回路図であり、図中、図６と同等部分には同一符号を付して示している。

本実施形態に係るＡＤ変換装置では、比較器２０′（２０−１′，…２０−２′，…，２０−ｍ′）が、入力部に設けられた容量素子３６，３７と、差動対トランジスタ３１，３２の各ゲート端子とドレイン端子との間に接続されたスイッチ素子３８，３９からなるオフセット除去回路を備えた構成となっている。

先述したように、列並列ＡＤ変換装置においては、画素信号の１回の読み出しにつき２度のＡＤ変換を行う必要があるが、１回目のＡＤ変換では画素側はリセットレベルを出力するので値の取りうる範囲が狭く、変換時間を短めに設定することができる。しかし、画素のリセットレベルと言えどもやはり画素毎に大きなばらつきがあり、また、比較器自身にも入力電圧オフセットに大きなばらつきがあるので、第１，第２実施形態の場合のように、ランプ波参照電圧Ｖｒｅｆおよび画素信号が直接比較器２０に入力される構造では、そのばらつき量を十分吸収できるくらいのＡＤ変換時間を用意する必要がある。

この１回目の変換時間をできるだけ短くしようと思ったら、オフセットをあらかじめ吸収してしまうのが有効である。すなわち、画素がリセットレベルを出力し、ランプ波の参照電圧Ｖｒｅｆが初期電圧を出力している状態で、スイッチ素子３８，３９をＯＮすることで、画素のオフセット電圧と比較器２０′のオフセット電圧がそれぞれ容量素子３６，３７にチャージされ、スイッチ素子３８，３９をＯＦＦすることでそれが記憶されるために、容量素子３６，３７によってオフセット電圧は完全に吸収された形となる。

このような、容量素子３６，３７およびスイッチ素子３８，３９からなるオフセット除去回路による作用により、各画素もしくは各列のオフセット電圧を気にすることが無くなるために、１回目の変換時間をかなり短くすることができる。

さて、上記構成のオフセット除去回路を持つ比較器２０′の場合、参照電圧Ｖｒｅｆの出力ＤＣレベルと、実際に比較器２０′の差動対トランジスタ３１，３２のゲートにかかる電圧とは異なるものとなってしまうために、図６に示す回路構成のレベルシフト回路４１をそのまま使うことはできなくなる。

この問題を解決するために、本実施形態に係るＡＤ変換装置では、図７に示すように、レベルシフト回路４１′においても、トランジスタ４１２のゲート端子に容量素子４１４を接続するとともに、ゲート端子とドレイン端子との間にスイッチ素子４１５を接続した構成を採っている。

このレベルシフト回路４１′において、比較器２０′と同じタイミングでスイッチ素子４１５をＯＮし、ＯＦＦすることで、やはり比較器２０′と同じようなゲート電圧をもつようになる。そして、トランジスタのばらつきを無視すれば、第２実施形態で説明したのと同じ理屈で、比較器２０′の差動対トランジスタ３１，３２のソース電圧とバックゲート電圧を完全に同じ電圧に保つことができる。

なお、本実施形態で紹介したオフセットキャンセルの仕組みは、比較器２０′の差動対トランジスタ３１，３２の閾値ばらつきをほぼ完全に吸収することができるが、バックバイアス効果によるオフセット電圧の変動に関しては何ら対策にはならず、したがって本発明の技術思想と合わせて使用することでその効果をより発揮することになる。

上述したように、差動入力部に容量素子３６，３７を持ち、当該容量素子３６，３７に自己のオフセット電圧を記憶させることによってオフセットキャンセル動作を行うオフセット除去回路を持つ比較器２０′を用いてなるＡＤ変換装置においても、比較器２０′と同様のオフセットキャンセル動作を、同じタイミングでレベルシフト回路４１′に行わせることにより、バックバイアス効果の影響を受けることがないために、ＡＤ変換誤差が発生することは無い。

なお、上記各実施形態では、比較器２０，２０′の差動対トランジスタ３１，３２がすべてＮｃｈトランジスタで構成した場合を例に挙げて説明したが、Ｐｃｈトランジスタで構成されている場合も全く同様の議論が成り立つために、本発明は差動対トランジスタ３１，３２がＰｃｈトランジスタで構成されている場合にも有効である。すなわち、Ｐｃｈトランジスタで構成した場合も、バックゲート（Ｎｗｅｌｌ）をソースに接続して対策しようとした場合、やはりＰｗｅｌｌを表層に露出するための分離領域が必要であり、これを列毎に設けることはレイアウト効率を極めて悪化させる。また、Ｐ型基板構造のウエハを用いている場合にも同様の議論が成り立つために、本発明はＰ型基板構造のウエハを用いている場合にも有効である。

また、上記各実施形態では、比較器２０を含むＡＤＣ１６が、列信号線１４−１，１４−２，…，１４−ｍに対して、画素ピッチに合わせて画素列の数だけ、即ち１対１の対応関係をもって配置されてなるＡＤ変換装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、複数本の列信号線１４に対して１つのＡＤＣ１６を配置し、当該ＡＤＣ１６を時分割で使用する構成のＡＤ変換装置に対しても同様に適用可能である。

さらに、上記各実施形態では、単位画素１１から列信号線１４−１，１４−２，…，１４−ｍを通して出力される画素信号（アナログ信号）を、カラム処理回路１７においてＡＤ変換するＡＤ変換装置に適用した場合を例に挙げて説明したが、これは一例に過ぎず、本発明は、単位画素１１に内蔵され、当該画素１１内で画素信号をＡＤ変換して列信号線１４−１，１４−２，…，１４−ｍに出力するＡＤ変換器群からなるＡＤ変換装置にも同様に適用可能である。

またさらに、上記各実施形態では、物理量分布検出装置として、例えば被写体からの像光の光量分布を画素単位で物理量分布として検知する固体撮像装置、例えばＣＭＯＳイメージセンサを例に挙げて説明したが、本発明はこの適用例に限られるものではなく、ＭＯＳ型イメージセンサ等のＸ−Ｙアドレス方式で、列並列ＡＤ変換装置を搭載した固体撮像装置全般に対して同様に適用可能である。さらには、固体撮像装置に限らず、物理量として圧力や静電容量など、他の物理量を単位センサ単位で検出する物理量分布検出装置全般に対して適用可能である。

ただし、本発明は、物理量分布検出装置に搭載されたＡＤ変換装置への適用に限定されるものではなく、アナログ信号をスロープ状の参照電圧Ｖｒｅｆと比較する差動アンプ型の比較器（差動比較器）が複数配置されてなり、当該複数の比較器の比較出力を基準にアナログ信号を時間軸方向に変換し、その時間を計測することによってデジタル信号を得るＡＤ変換装置単体に対しても適用することが可能である。

［適用例］
上記各実施形態に係る列並列ＡＤ変換装置を搭載したＣＭＯＳイメージセンサ１０は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイス（画像入力装置）として用いて好適なものである。

図８は、本発明に係る撮像装置の構成の一例を示すブロック図である。図８に示すように、本例に係る撮像装置は、レンズ６１を含む光学系、撮像デバイス６２、カメラ信号処理回路６３およびシステムコントローラ６４等によって構成されている。

レンズ６１は、被写体からの像光を撮像デバイス６２の撮像面に結像する。撮像デバイス６２は、レンズ６１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス６２として、先述した各実施形態に係る列並列ＡＤ変換装置を搭載したＣＭＯＳイメージセンサ１０が用いられる。

カメラ信号処理部６３は、撮像デバイス６２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ６４は、撮像デバイス６２やカメラ信号処理部６３に対する制御を行う。特に、撮像デバイス６２の列並列ＡＤ変換装置が、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、画素の露光時間を１／Ｍに設定してフレームレートをＭ倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作が可能であれば、外部からの指令に応じて動作モードの切り替え制御などを行う。

上述したように、ビデオカメラやデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイス６２として先述した各実施形態に係る列並列ＡＤ変換装置を搭載したＣＭＯＳイメージセンサを用いることで、当該ＡＤ変換装置を構成する比較器２０が一般的かつ単純な差動アンプ構造を持ちながら、バックバイアス効果の影響を受けないことから、バックバイアス効果に起因する縦すじを低減し、画質の向上を図ることができるとともに、レイアウト効率も高いことために撮像装置の小型化に寄与できる。

本発明が適用される列並列ＡＤ変換装置搭載のＣＭＯＳイメージセンサの構成を示すブロック図である。 列並列ＡＤ変換装置搭載のＣＭＯＳイメージセンサの動作説明に供するタイミングチャートである。 本発明の第１実施形態に係るＡＤ変換装置の構成を示す回路図である。 第１実施形態に係るＡＤ変換装置の動作原理の説明に供する波形図である。 第１実施形態に係るＡＤ変換装置のレイアウトの概形を示す図である。 本発明の第２実施形態に係るＡＤ変換装置の構成を示す回路図である。 本発明の第３実施形態に係るＡＤ変換装置の構成を示す回路図である。 本発明に係る撮像装置の構成の一例を示すブロック図である。 ２入力比較器の一般的な回路図である。 一般的なトランジスタの電流特性図である。 １回目と２回目のＡＤ変換での信号の取りうる範囲の違いを示す波形図である。 バックバイアス効果を無視するための差動アンプ形式の比較器を示す回路図である。 単位画素の画素構造を示す断面図である。 Ｎｓｕｂ Ｗｅｌｌ ｉｎ Ｗｅｌｌ構造を持つ半導体上に一般的な比較器の差動入力部をレイアウトした場合の概形を示す図である。 バックバイアス効果を無視するための差動アンプ形式の比較器をレイアウトした場合の概形を示す図である。

符号の説明

１０…列並列ＡＤ変換装置搭載のＣＭＯＳイメージセンサ、１１…単位画素、１２…画素アレイ部、１３（１３−１〜１３−ｎ）…行制御線、１４（１４−１〜１４−ｍ）…列信号線、１５…行走査回路、１６…ＡＤＣ（ＡＤ変換器）、１７…カラム処理部、１８…ランプ波生成回路、１９…カウンタ、２０…（２０−１〜２０−ｍ，２０−１′〜２０−ｍ′）…比較器、２１…メモリ装置、２２…列走査回路、２３…水平出力線、２４…信号処理回路、２５…タイミング制御回路、３１，３２…差動対トランジスタ、３３，３４…能動負荷トランジスタ、３５…定電流源トランジスタ、４０，４１，４１′…レベルシフト回路

Claims (8)

1. アナログ信号をスロープ状の参照信号と比較する差動比較器が複数配置されてなり、当該複数の差動比較器の比較出力を基準にアナログ信号を時間軸方向に変換し、その時間を計測することによってデジタル信号を得るＡＤ変換装置であって、
   前記差動比較器の差動対トランジスタのバックゲート端子に、前記参照信号と交流的に同じ波形の電圧信号を印加する電圧印加手段
   を備えたことを特徴とするＡＤ変換装置。
2. 前記電圧印加手段は、少なくともＡＤ変換期間において前記同じ波形の電圧信号を前記差動対トランジスタのバックゲート端子に印加する
   ことを特徴とする請求項１記載のＡＤ変換装置。
3. 前記電圧印加手段は、前記参照信号を直流的にレベルシフトするレベルシフト回路からなる
   ことを特徴とする請求項１記載のＡＤ変換装置。
4. 前記レベルシフト回路は、前記差動対トランジスタと同じ電流密度を持つトランジスタを用いて形成されるソースフォロワ回路からなる
   ことを特徴とする請求項３記載のＡＤ変換装置。
5. 前記差動比較器は、前記差動対トランジスタの各入力部に容量素子を持ち、当該容量素子に自己のオフセット電圧を記憶させることによってオフセットキャンセル動作を行うオフセット除去回路を有し、
   前記ソースフォロワ回路は、前記オフセット除去回路と同じオフセットキャンセル動作を同じタイミングで行う
   ことを特徴とする請求項４記載のＡＤ変換装置。
6. 前記差動対トランジスタが前記複数の差動比較器に亘って同じウェルで形成され、かつ他の回路とウェルが分離されている
   ことを特徴とする請求項１記載のＡＤ変換装置。
7. 物理量を検知する単位センサが行列状に２次元配置されてなるセンサアレイ部と、
   前記単位センサで得られるアナログ信号をスロープ状の参照信号と比較する差動比較器が複数配置されてなり、当該複数の差動比較器の比較出力を基準にアナログ信号を時間軸方向に変換し、その時間を計測することによってデジタル信号を得るＡＤ変換手段と、
   前記差動比較器の差動対トランジスタのバックゲート端子に、前記参照信号と交流的に同じ波形の電圧信号を印加する電圧印加手段と
   を備えたことを特徴とする物理量分布検出装置。
8. 入射光を電気信号に変換する光電変換素子を含む単位画素が行列状に２次元配置されてなる固体撮像素子と、
   被写体からの光を前記固体撮像素子の撮像面上に導く光学系とを具備し、
   前記固体撮像素子は、
   前記単位画素で得られるアナログ信号をスロープ状の参照信号と比較する差動比較器が複数配置されてなり、当該複数の差動比較器の比較出力を基準にアナログ信号を時間軸方向に変換し、その時間を計測することによってデジタル信号を得るＡＤ変換手段と、
   前記差動比較器の差動対トランジスタのバックゲート端子に、前記参照信号と交流的に同じ波形の電圧信号を印加する電圧印加手段とを有する
   ことを特徴とする撮像装置。

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