JP4655785B2

JP4655785B2 - 固体撮像素子の駆動方法

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Publication number: JP4655785B2
Application number: JP2005197041A
Authority: JP
Inventors: 正紀舟木
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2005-07-06
Filing date: 2005-07-06
Publication date: 2011-03-23
Anticipated expiration: 2025-07-06
Also published as: JP2007019681A

Description

本発明は固体撮像素子の駆動方法に係り、特にフォトダイオードに蓄えた電荷をリング状ゲート電極開口部のソース領域近傍に設けられたソース近傍領域に全画素一斉に転送してグローバルシャッタを実現する固体撮像素子の駆動方法に関する。

従来より固体撮像素子であるＣＭＯＳイメージセンサを、全画素の蓄積の開始、終了のタイミングを同時とする電子シャッター動作させる駆動方法が知られている（例えば、特許文献１参照）。

図５は上記の特許文献１に記載の従来の固体撮像素子の１画素分の一例の等価回路図を示す。同図において、画素１は入射する被写体光を光電変換して電荷として蓄積するフォトダイオード２と、フォトダイオード２に蓄積された電荷を転送するＰチャネルＭＯＳ型電界効果トランジスタで構成された転送トランジスタ３と、ＰチャネルＭＯＳ型電界効果トランジスタで構成されたリセットトランジスタ４と、転送トランジスタ３により転送された電荷を増幅して画素信号出力線１６へ出力するＮチャネルＭＯＳ型電界効果トランジスタで構成された増幅用トランジスタ５とを有している。

トランジスタ５、３のゲートはゲート配線１２、１３に接続され、リセットトランジスタ４のソースはリセット供給配線１４に接続されている。また、画素信号出力線１６は負荷１０に接続されると共に、スイッチ６及びキャパシタ７を直列に介して接地され、かつ、スイッチ８及びキャパシタ９を直列に介して接地されている。すなわち、画素信号出力線１６には負荷１０がつながっており、キャパシタ７、９に光信号出力時とリセット信号出力時の負荷電圧を記憶できるようになっている。

このＣＭＯＳイメージセンサを構成する画素１は、フォトダイオード２の蓄積電荷を全画素一斉に転送トランジスタ３を通して増幅用トランジスタ５のウェル拡散層１５に転送し、転送された電荷量に応じてウェル１５の電位が変わるので、しきい値電圧の変化あるいはオン抵抗の変化として電気的な信号として取り出すものである。

ここで、各ＭＯＳ型電界効果トランジスタの特性として、転送トランジスタ３はゲート配線１３の電位がハイレベルのときオフ、ローレベルのときオンとなり、リセットトランジスタ４はゲート配線１２の電位がローレベルのときオン、ミドルレベル、ハイレベルのときそれぞれオフ、増幅用トランジスタ５はゲート配線１２の電位がローレベル、ミドルレベルのときはそれぞれオフ、ハイレベルのときにオンとなるようにしきい値電圧が設定されているものとする。

この従来のＣＭＯＳイメージセンサの駆動方法について、図６のタイミングチャートを併せ参照して説明する。まず、図６（Ｂ）、（Ａ）に示すように、全画素のゲート配線１２、１３の電位が時刻ｔ１で共にローレベルになり、これによりオン状態とされたリセットトランジスタ４のドレイン、ソースを介してフォトダイオード２とウェル１５の両方の電荷が排出されリセットされる。その後、時刻ｔ２で図６（Ａ）に示すように、全画素のゲート配線１３の電位がハイレベルとなり、同図（Ｂ）に示すように時刻ｔ３でゲート配線１２の電位がミドルレベルとなり、全画素のフォトダイオード２に一斉に光信号電荷の蓄積が開始される。

所定の蓄積時間終了後、図６（Ａ）に示す時刻ｔ４で全画素のゲート配線１３の電位がローレベルとなり、転送トランジスタ３がオンとされることにより、全画素でフォトダイオード２の光信号電荷がオン状態の転送トランジスタ３を通して増幅用トランジスタ５のウェル拡散層１５へ転送され、転送終了後の時刻ｔ５でゲート配線１３の電位はハイレベルになる。

この後読み出し処理は全画素から各行毎の順次読み出しとなる。ここで、ゲート配線１２の電位を図６（Ｂ）に示すように時刻ｔ６でハイレベルにすると、増幅用トランジスタ５がオンとなり、光信号電荷に応じた出力を画素信号出力線１６に出し、図６（Ｄ）にハイレベルで模式的に示すオン状態のスイッチ６（このときスイッチ８はオフ）を通して、キャパシタ７に記憶する。続いて、図６（Ｂ）に示すように時刻ｔ７でゲート配線１２の電位がローレベルになり、ウェル１５の電荷が排出される。

その後の時刻ｔ８で、再びゲート配線１２の電位をハイレベルにすると、画素信号出力線１６にリセット時の信号出力が出され、図６（Ｃ）にハイレベルで模式的に示すオン状態のスイッチ８（このときスイッチ６はオフ）を通して、キャパシタ９に記憶される。これで画素１からの読み出し処理は終わり、図示されていない減算処理手段を用いて、キャパシタ７、９に記憶された信号を減算処理し、センサ外に出力する。

特開２００３−１７６７７号公報

しかるに、上記の従来の固体撮像素子の駆動方法では、フォトダイオード２の信号蓄積時の時刻ｔ３でゲート配線１２の電位をミドルレベルにして、リセットトランジスタ４をオフにしてしまう。この結果、ウェル１５内では結晶欠陥、あるいはゲート酸化膜界面凖位で発生した暗電流が排出されずウェル１５内に蓄積される。その後の時刻ｔ４でゲート配線１３の電位がローレベルになり、フォトダイオード２の電荷がウェル１５に転送されると、上記の暗電流の分が信号に重なってしまい、信号が劣化してしまう。

また、上記の従来の固体撮像素子の駆動方法では、信号読み出し中にフォトダイオード２で信号蓄積ができないという問題がある。更に、リセットトランジスタ４を設けたために、画素のトランジスタ数が３個と多くなり、開口率が劣化してしまうという問題もある。

本発明は以上の点に鑑みなされたもので、転送直前に全画素で転送先の拡散層をリセットする動作を加えることで暗電流による信号劣化を防止し得る固体撮像素子の駆動方法を提供することを目的とする。

また、本発明の他の目的は、信号読み出し中でもフォトダイオードに信号蓄積ができる固体撮像素子の駆動方法を提供することにある。

更に、本発明の他の目的は、画素のトランジスタ数が２個で済む固体撮像素子の駆動方法を提供することにある。

上記の目的を達成するため、リング状ゲート電極と、リング状ゲート電極の中央開口部に設けられたソース拡散領域と、ソース拡散領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように設けられたソース近傍領域とを有し、入力された電荷の量をしきい値の変化として出力する光信号出力用トランジスタと、光を電荷に変換して蓄積する光電変換領域と、光電変換領域に蓄積された電荷をソース近傍領域へ転送する転送手段とを備えた画素が、基板上にマトリクス状に複数配列された固体撮像素子の駆動方法であって、全画素の光信号出力用トランジスタを同時にオンとして、ソース近傍領域の残留電荷を基板に全画素一斉に排出するリセットステップと、全画素の転送手段を同時にオンとし、かつ、光信号出力用トランジスタをオフ状態にして、光電変換領域に蓄積された電荷を、同じ画素のリング状ゲート電極へ全画素一斉に転送して各ソース近傍領域にそれぞれ蓄積させる電荷転送ステップと、転送手段をオフ状態として、光電変換領域への電荷の蓄積を開始させる電荷蓄積開始ステップと、光信号出力用トランジスタを画素毎に順次に動作状態に制御して、ソース近傍領域に蓄積されている電荷による電位変化を、対応する光信号出力用トランジスタのしきい値の変化として信号を読み出す信号読み出しステップとを含み、電荷蓄積開始ステップで開始した光電変換領域への電荷の蓄積を、次の電荷転送が開始されるまで信号読み出しステップの信号読み出し期間中も継続して行うことを特徴とする。

この発明では、各画素の光電変換領域に蓄積された電荷を、同じ画素のリング状ゲート電極直下の基板に、全画素一斉に転送してソース近傍領域にそれぞれ蓄積させる全画素電荷一斉転送を行う直前に、全画素のソース近傍領域の電荷を基板に排出するリセットを全画素一斉に行うようにしたため、ソース近傍領域に電荷が無いリセット状態の期間を一定にすることができる。

本発明によれば、全画素の電荷が一斉に転送される転送先のソース近傍領域を、その電荷転送直前にリセットして電荷の無いリセット状態が続く時間を全画素で一定にするようにしたため、結晶欠陥等によりソース近傍領域に蓄積される暗電流を排出でき、画質のばらつきが無く、またノイズの少ない信号読み出しができる。

また、本発明によれば、信号読み出し中であっても信号読み出しを行っていない画素の光電変換領域では光を光電変換して得られた電荷を蓄積することができ、更に、画素内のトランジスタ数が光信号出力用トランジスタと、転送手段を構成するトランジスタの２個で構成できる駆動を行うため、光電変換領域の開口率を画素内に３個のトランジスタを有する固体撮像素子に比べて向上することができる。

次に、本発明の一実施の形態について図面と共に説明する。図１は本発明になる固体撮像素子の駆動方法を適用し得る固体撮像素子の一例の画素構造と撮像素子全体を表現した電気回路を示す。この固体撮像素子の画素構造自体は本発明者が先に特願２００４−２１８９５にて開示したものである。

図１（Ａ）の上面図と、同図（Ｂ）に示す同図（Ａ）のＸ−Ｘ’線に沿う縦断面図に示すように、この固体撮像素子は、ｐ⁺型基板２１上にｐ^-型エピタキシャル層２２を成長し、このエピタキシャル層２２の表面にｎウェル２３がある。ｎウェル２３上にはゲート酸化膜２４を挟んで第１のゲート電極である平面形状がリング状のゲート電極２５が形成されている。

リング状ゲート電極２５の中心部に対応したｎウェル２３の表面にはｎ⁺型のソース領域２６が形成されており、そのソース領域２６に隣接してソース近傍ｐ型領域２７が形成されている。ソース近傍ｐ型領域２７はリング状ゲート電極２５の外周部には達していない。また、ソース領域２６とソース近傍ｐ型領域２７の外側の離間した位置のｎウェル２３の表面にはｎ⁺型のドレイン領域２８が形成されている。更に、リング状ゲート電極２５の外側のドレイン領域２８の下のｎウェル２３中には埋め込みのｐ^-型領域２９がある。この埋め込みのｐ^-型領域２９とドレイン領域２８は、図１（Ａ）に示す埋め込みフォトダイオード３０を構成している。

ドレイン領域２８、リング状ゲート電極２５、ソース領域２６、転送ゲート電極３１には、それぞれメタル配線３２、３３、３４、３５が接続されている。また、上記の各構成の上方には、図１（Ｂ）に示すように遮光膜３６が形成されており、その遮光膜３６の埋め込みフォトダイオード３０に対応した位置には開口部３７が穿設されている。この遮光膜３６は金属、あるいは有機膜等で形成される。光は、開口部３７を通して埋め込みフォトダイオード３０に達して光電変換される。

この図１の構造の固体撮像素子は、リング状ゲート電極２５を持つトランジスタが、増幅用ＭＯＳ型電界効果トランジスタ（ＦＥＴ）であり、各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサ（ＣＭＯＳイメージセンサ）の一種といえる。

次に、図１の固体撮像素子（ＣＭＯＳセンサ）の画素構造と撮像素子全体の構造について、電気回路で表現した図２と共に説明する。同図において、まず、画素はｍ行ｎ列の２次元マトリクス状に画素敷き詰め領域４１に配置されている。図２ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素４２を代表として等価回路で表現している。この画素４２は、リング状ゲート電極を持つＭＯＳＦＥＴ（以下、これをリング状ゲートＭＯＳＦＥＴというものとする）４３と、フォトダイオード４４と、転送ゲートＭＯＳＦＥＴ４５とからなり、リング状ゲートＭＯＳＦＥＴ４３のドレインがフォトダイオード４４のｎ側端子とドレイン電極配線４６（図１の３２に相当）に接続され、転送ゲートＭＯＳＦＥＴ４５のソースがフォトダイオード４４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ４３のバックゲート（図１のソース近傍ｐ型領域２７）に接続されている。

なお、上記のリング状ゲートＭＯＳＦＥＴ４３は、図１（Ｂ）ではリング状ゲート電極２５直下のソース近傍ｐ型領域２７をゲート領域とし、ｎ⁺型のソース領域２６及びｎ⁺型のドレイン領域２８を有するＮチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ４５は、図１（Ｂ）では転送ゲート電極３１直下のｎウェル２３をゲート領域、フォトダイオード３０の埋め込みのｐ^-型領域２９をソース領域、ソース近傍ｐ型領域２７をドレインとするＰチャネルＭＯＳＦＥＴである。

図２において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させるフレームスタート信号発生回路４７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ４８に供給される。垂直シフトレジスタ４８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。

各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路には垂直レジスタ４８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線４９を介してリング状ゲート電位制御回路５０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線５１を介して転送ゲート電位制御回路５２に接続され、各画素のドレイン電極は、ドレイン電極配線４６を介してドレイン電位制御回路５３に接続されている。上記の各制御回路５０、５２、５３には垂直シフトレジスタ４８の出力信号が供給される。

なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路５３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ４８の両方と接続して表現している。

画素４２のリング状ゲートＭＯＳＦＥＴ４３のソース電極は、ソース電極配線５４（図１の３４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路５５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路５６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。

信号読み出し回路５６は次のように構成されている。画素４２の出力はリング状ゲートＭＯＳＦＥＴ４３のソースから行われ、出力線２４には負荷、例えば電流源２７が繋がっている。従って、ソースフォロア回路となっている。電流源２７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ５８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ５８から出力するようになっている。信号読み出し回路５６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ５９から出力される信号によりスイッチング制御される。

ところで、このような構造のＣＭＯＳセンサでは、図１のソース近傍ｐ型領域２７は周辺の領域に比べてポテンシャルが低くなっているので、周辺に空乏層が広がっている。この空乏層に結晶欠陥が存在すると，熱によりホール電子対が発生し、ホールがソース近傍ｐ型領域２７に溜まり、ノイズになる。ソース近傍ｐ型領域２７のポテンシャルが低ければ低いほど、周辺領域への空乏層の広がりが大きくなり、より多くのノイズ電荷を集めるため、影響は大きい。つまり、電荷がないリセット状態の方が影響は大きくなる。

その様子を図４の模式図に示す。なお、図４では簡単のために、光電変換領域、転送ゲート電極は無視している。図４（Ａ）がソース近傍ｐ型領域２７にホール６１のある状態であり、空乏層６０の広がりは限定的である。従って、図４（Ａ）中の結晶欠陥６２は空乏層６０内に無いため、ここで電子ホール対が発生しても、再結合し、ソース近傍ｐ型領域２７には行かない。

一方、図４（Ｂ）がリセットされてホールがない状態である。空乏層６３の広がりが結晶欠陥６２を含む領域まで拡大し、結晶欠陥６２で電子ホール対が発生すると、ソース近傍ｐ型領域２７に６４で示すようにホールが落ち込む。なお、図４（Ａ）、（Ｂ）にはソース近傍ｐ型領域２７に影響ある空乏層だけを描いている。従って、Ｎウェル２３とＰ基板２２の間の拡散電位による空乏層などは無視している。また、リング状ゲート電極２５およびソース２６、ドレイン２８の各電位は図４（Ａ）と（Ｂ）で変化がなく、空乏層の拡大はソース近傍ｐ型領域２７のポテンシャルの影響だけに依存しているとして描いている。

このような構造のＣＭＯＳセンサにおいて、ソース近傍ｐ型領域２７のリセット（電荷の基板への排出）が各ラインによりタイミングが異なると、ライン毎にノイズの量が異なり（１行目の画素は最終行の画素よりもノイズが多くなりやすい）、その結果、ライン毎に画質にばらつきが生じる。また、図５に示した特許文献１に記載の従来の固体撮像素子のウェル拡散層１５は図１のソース近傍ｐ型領域２７に相当するので、この構造のＣＭＯＳセンサにおいても、特許文献１に記載の従来の固体撮像素子の問題は生じる。

そこで、本発明の一実施の形態では、前述した特許文献１に記載の従来の固体撮像素子の駆動方法の課題を解決すると共に、上記のライン毎の画質のばらつきも発生しないように図１の構造のＣＭＯＳセンサを駆動するものであり、次に、本発明の一実施の形態の駆動方法について、図３のタイミングチャートを併せ参照して説明する。まず、図３（１）に示す期間では、埋め込みのフォトダイオード（図１（Ａ）の３０、図２の４４等）に光が入り、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ⁻型領域２９にホールが蓄積される。このとき転送ゲート電極３１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ４５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に行われている。

続いて、前フレームの読み出しが終了すると、同図（Ａ）に示すように一定幅のパルスである新しいフレームスタート信号がフレームスタート信号発生回路４７から出力されて、次のフレームの読み出しが始まる。このフレームスタート信号の出力の直後の（１’）で示す期間において、図３（Ｃ）に示すように全画素のリング状ゲート電極配線３３の電位をＨｉｇｈ１とし、かつ、同図（Ｄ）に示すようにソース電極配線３４の電位をＨｉｇｈｓに設定し、全画素のソース近傍ｐ型領域２７の電荷をそれぞれ同時に基板に排出する（リセットする）。これにより、ソース近傍ｐ型領域２７に電荷の無いリセット状態が続く時間を全画素で一定にする。

続く、図３（２）に示す期間では、全画素一斉にフォトダイオード（図１（Ａ）の４０、図２の４４等）からリング状ゲート電極（図１の２５）のソース近傍ｐ型領域（図１の２７）にホールを転送するため、図３（Ｂ）に示すように転送ゲート電位制御回路５２から出力される転送ゲート制御信号により、全画素の転送ゲート電極（図１の３１）の電位をＬｏｗ２とし、転送ゲートＭＯＳＦＥＴ４５をはじめとする全画素の転送ゲートＭＯＳＦＥＴを一斉にオン状態とする。

この電位Ｌｏｗ２は、このときにリング状ゲート電位制御回路５０から出力されてリング状ゲートＭＯＳＦＥＴ４３のリング状ゲート電極２５に印加される図３（Ｃ）に示す制御信号の電位Ｌｏｗ１よりも高い電位とし、転送ゲート電極３１とリング状ゲート電極２５の下でポテンシャルの勾配を設ける。なお、リング状ゲート電極電位Ｌｏｗ１は０Ｖでもよいが、０Ｖよりも高い別の値でもよい。

一方、ソース電位制御回路５５からスイッチＳＷ１を介してソース電極配線５４からリング状ゲートＭＯＳＦＥＴ４３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図３（Ｄ）に示すように電位Ｓ１（Ｓ１＞Ｌｏｗ１）にして、リング状ゲートＭＯＳＦＥＴ４３がオフになり電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷が、対応する画素のリング状ゲート電極の下に一斉に転送される。

図１（Ｂ）に示すリング状ゲート電極２５の下の領域で、ソース近傍ｐ型領域２７が最もポテンシャルが低いので、フォトダイオード３０（４４）に蓄積されていたホールはソース近傍ｐ型領域２７に達し、そこに蓄積される。ホールが蓄積された結果、ソース近傍ｐ型領域２７の電位が上昇する。

続いて、図３（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極の電位がＶｄｄになり、全画素の転送ゲートＭＯＳＦＥＴが同時にオフになる。これにより、再び埋め込みフォトダイオード（図１（Ａ）の３０、図２の４４等）では光電変換効果により電子・ホール対が発生し、フォトダイオード（図１（Ａ）の３０、図２の４４等）の埋め込みｐ⁻型領域２９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。

一方、画素の信号読み出しは、各行毎に順番に行われるので、自分の行の順番が来るまで、リング状ゲート電極の電位は図３（Ｃ）に示すようにＬｏｗ、ソース電位は同図（Ｄ）に示すようにｓ１であり、リング状ゲートＭＯＳＦＥＴはオフの状態で、ソース近傍ｐ型領域２７にホールを蓄積したまま待機状態となる。なお、０（ＧＮＤ）≦Ｌｏｗ≦Ｌｏｗ１である。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値を取り得る。また、リング状ゲート電極電位は行毎に、様々な電位を取り得る。

続く図３（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素４２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域２７に電荷を蓄積した状態で、図３（Ｅ）に示す垂直シフトレジスタ４８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路５０から出力される制御信号によりリング状ゲート電極２５の電位を図３（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。

ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ（ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図３（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。

この結果、リング状ゲートＭＯＳＦＥＴ４３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ４３のソース電位は、図３（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１はリング状ゲートＭＯＳＦＥＴ４３のバックゲート（ソース近傍ｐ型領域２７）にホールがある状態でのリング状ゲートＭＯＳＦＥＴ４３のしきい値電圧である。このソース電位Ｓ２が、オンとされているＳＷ２及びスイッチｓｃ１を通してキャパシタＣ１に記憶される。この期間（４）では光電変換効果によりフォトダイオードの埋め込みｐ^-型領域２９に蓄積されるホールが期間（３）よりも増加している。

続く図３（５）に示す期間では、リング状ゲート電位制御回路５０から出力される制御信号によりリング状ゲート電極２５の電位を図３（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路５５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。

上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。また、リング状ゲートＭＯＳＦＥＴ４３がオンして電流が流れないような電位設定にすることが望ましい。この結果、図１のソース近傍ｐ型領域２７のポテンシャルが上昇し、ｎウェル２３のバリアを越えてホールがエピタキシャル層２２に排出される。また、この期間（５）でも光電変換効果によりフォトダイオードの埋め込みｐ⁻型領域２９に蓄積されるホールが期間（４）よりも増加している。

続く図３（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図３（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極２５の電位は図３（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板（エピタキシャル層２２）に排出されていてソース近傍ｐ型領域２７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ４３のソース電位は、図３（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０はリング状ゲートＭＯＳＦＥＴ４３のバックゲート（ソース近傍ｐ型領域２７）にホールが無い状態でのしきい値電圧である。このソース電位Ｓ０は、オンとされたＳＷ２及びスイッチｓｃ２を介してキャパシタＣ２に記憶される。

差動アンプ５８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ５８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ５９から出力される図３（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図２の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図３（Ｐ）にハッチングにより模式的に示すように、差動アンプ５８からのホール電荷によるしきい値変化分が画素４２の出力信号Ｖｏｕｔとして出力される。

続いて、図３に（７）で示す期間では、再びリング状ゲート電極２５の電位を図３（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域２７にはホールがない状態で、全ての行の信号処理が終了するまで待機する。この期間（７）でも引き続きフォトダイオードに光電変換効果によるホールの蓄積が進行する。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、全画素から図３（Ｇ）に示す出力信号Ｖｏｕｔが順次に読み出される。すべての画素から信号を読み出すと、再び次のフレームが開始される。

なお、画素４２の回路は、厳密には転送ゲートＭＯＳＦＥＴ４５のソースとリング状ゲートＭＯＳＦＥＴ４３のバックゲートとの間に、リング状ゲート電極配線４９と転送ゲート電極配線５１の各電位に連動したスイッチが設けられる構成である。このスイッチは、リング状ゲート電極配線４９の電位Ｌｏｗ１と、転送ゲート電極配線５１の電位Ｌｏｗ２との間に、Ｌｏｗ１≦Ｌｏｗ２の関係があるときはオン状態になり、Ｌｏｗ１＞Ｌｏｗ２の関係があるときにはオフ状態になる。しかしながら、転送時は上記のＬｏｗ１≦Ｌｏｗ２の条件は、電位制御回路５０、５２等により常に満たされているので、図２ではこのスイッチを省略して図示している。

なお、図３の期間（５）のリセット時のソース電位の供給はソース電位制御回路５５から供給する以外の方法もある。すなわち、期間（５）で図２に示すスイッチｓｗ１、ｓｗ２をともにオフとし、ソース電極配線５４をフローティングにする。ここでリング状ゲート電極２５の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ４３がオン状態となり、リング状ゲートＭＯＳＦＥＴ４３のソースにドレインから電流が供給され、ソース電極電位が上昇し、これによりソース近傍ｐ型領域２７のポテンシャルが持ち上げられ、ｎウェル２３のバリアを越えて、ホールがｐ型エピタキシャル層２２に排出される（リセットされる）。

ホールが完全に排出されたときのソース電極電位は、（Ｈｉｇｈ１−Ｖｔｈ０）になる。この方法では、ソース電位制御回路５５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、チップ面積を減らすことができる。

このように、本実施の形態によれば、全画素の電荷の一斉転送の直前の図３に（１’）で示す期間において、全画素のソース近傍ｐ型領域２７の電荷をそれぞれ同時に基板（ｐ型エピタキシャル層２２）に排出する（リセットする）ことにより、ソース近傍ｐ型領域２７に電荷の無いリセット状態が続く時間を全画素で一定にするようにしたため、ｎウェル２３内に蓄積された暗電流が信号に蓄積されて信号に重なるという現象を防止できる。

また、本実施の形態では、図２に示したように一つの画素５２のトランジスタ数はリング状ゲートＭＯＳＦＥＴ４３と転送ゲートＭＯＳＦＥＴ４５の計２個であり、画素内のトランジスタ数が３個の従来の固体撮像素子よりもフォトダイオード３０の開口率を向上でき、また、信号読み出し中でもフォトダイオードでの電荷（ホール）の蓄積ができる。

本発明が適用される固体撮像素子の一例の構造を示す上面図及びＸ−Ｘ’線に沿う断面図である。図１の固体撮像素子の画素構造と撮像素子全体を電気回路で表現した図である。本発明方法の一実施の形態の動作説明用タイミングチャートである。図１の固体撮像素子における空乏層の広がり方の各例を示す図である。従来の固体撮像素子の１画素分の一例の等価回路図である。図５の動作説明用タイミングチャートである。

符号の説明

２５リング状ゲート電極
２６ｎ⁺型のソース領域
２７ソース近傍ｐ型領域
２８ｎ⁺型のドレイン領域
２９埋め込みのｐ^-型領域
３０、４４フォトダイオード
３１転送ゲート電極
４１画素敷き詰め領域
４２画素
４３リング状ゲートＭＯＳＦＥＴ
４５転送ゲートＭＯＳＦＥＴ
４７フレームスタート信号発生回路
４８垂直シフトレジスタ
５０リング状ゲート電位制御回路
５２転送ゲート電位制御回路
５３ドレイン電位制御回路
５６信号読み出し回路
５８差動アンプ
５９水平シフトレジスタ
Ｃ１、Ｃ２キャパシタ

Claims

リング状ゲート電極と、前記リング状ゲート電極の中央開口部に設けられたソース拡散領域と、前記ソース拡散領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように設けられたソース近傍領域とを有し、入力された電荷の量をしきい値の変化として出力する光信号出力用トランジスタと、光を電荷に変換して蓄積する光電変換領域と、前記光電変換領域に蓄積された電荷を前記ソース近傍領域へ転送する転送手段とを備えた画素が、基板上にマトリクス状に複数配列された固体撮像素子の駆動方法であって、
全画素の前記光信号出力用トランジスタを同時にオンとして、前記ソース近傍領域の残留電荷を前記基板に全画素一斉に排出するリセットステップと、
全画素の前記転送手段を同時にオンとし、かつ、前記光信号出力用トランジスタをオフ状態にして、前記光電変換領域に蓄積された電荷を、同じ画素の前記リング状ゲート電極へ全画素一斉に転送して各ソース近傍領域にそれぞれ蓄積させる電荷転送ステップと、
前記転送手段をオフ状態として、前記光電変換領域への電荷の蓄積を開始させる電荷蓄積開始ステップと、
前記光信号出力用トランジスタを画素毎に順次に動作状態に制御して、前記ソース近傍領域に蓄積されている電荷による電位変化を、対応する前記光信号出力用トランジスタのしきい値の変化として信号を読み出す信号読み出しステップと
を含み、
前記電荷蓄積開始ステップで開始した前記光電変換領域への電荷の蓄積を、次の電荷転送が開始されるまで前記信号読み出しステップの信号読み出し期間中も継続して行うことを特徴とする固体撮像素子の駆動方法。