JP4454982B2 - 測光回路 - Google Patents

Description

この発明は、受光素子としてフォトダイオードを用い、その受光信号を電流電圧変換する測光回路であって、例えば、カメラ等に利用する積分方式の測光回路に関する。

従来より、カメラで用いられている積分方式の測光回路の構成例を図９に示す。図９に示す測光回路は、演算増幅回路101 の非反転端子と反転端子の間にフォトダイオード102 が接続され、前記演算増幅回路101 の反転端子と該演算増幅回路101 の出力端子が接続され、前記演算増幅回路101 の非反転端子と他端が接地された積分容量103 の一端とスイッチ104 の一方の端子が接続され、前記スイッチ104 の他方の端子と一端が接地された基準電圧源105 の他端が接続されて、構成されている。

次に、この従来例に係る測光回路の動作について説明する。まず、積分開始前は、スイッチ104 をＯＮ状態とする。このとき、演算増幅回路101 の出力端子には、基準電圧源105 の電圧ＶＲＥＦが出力される。

次に、測光開始の指示によりスイッチ104 をＯＮからＯＦＦに切り換える。これにより積分が開始され、演算増幅回路101 の出力端子に出力される電圧ＶＯＵＴは、以下の式（１）で表される。

ＶＯＵＴ＝ＶＲＥＦ＋（Ｉpd１×ｔ）／Ｃ１ ・・・・・・・・・・（１）
ここで、Ｉpd１はフォトダイオード102 の光電流、ｔは積分時間、Ｃ１は積分容量103 の容量値である。

また、他の積分方式の測光回路の構成例を図10に示す。図10に示す構成例は、演算増幅回路101 の非反転端子と反転端子の間にフォトダイオード102 が接続され、前記演算増幅回路101 の反転端子と該演算増幅回路101 の出力端子の間に、積分容量103 とスイッチ104 が並列で接続され、前記演算増幅回路101 の非反転端子と基準電圧源104 が接続されて、構成されている。

次に、この構成例の動作について説明する。まず、積分開始前は、スイッチ104 をＯＮ状態とする。このとき、演算増幅回路101 の出力端子には基準電圧源105 の電圧ＶＲＥＦが出力される。

次に、測光開始の指示によりスイッチ104 をＯＮからＯＦＦに切り換える。これにより積分が開始され、演算増幅回路101 の出力端子に出力される電圧ＶＯＵＴは、以下の式（２）で表される。

ＶＯＵＴ＝ＶＲＥＦ−（Ｉpd１×ｔ）／Ｃ１ ・・・・・・・・・・（２）
ここで、Ｉpd１はフォトダイオード102 の光電流、ｔは積分時間、Ｃ１は積分容量103 の容量値である。

カメラで用いられている積分方式の測光回路は、フラッシュの調光時等に用いられることが多い。なお、この種の積分方式の測光回路としては、特開平５−２８８６０４号公報等に開示がなされている。
特開平５−２８８６０４号公報

ところで、上記積分方式の測光回路において、実装面積の削減やコスト低減のため、フォトダイオードと積分回路を同一の半導体基板上に構成した場合、プロセスの構成上、フォトダイオードのカソード（もしくはアノード）が半導体基板の共通領域（通常は最高電位）に接続されるのが一般的である。また、カメラで用いられる分割フォトダイオードでは、複数個のフォトダイオードのカソード（もしくはアノード）が半導体基板の共通領域に接続される。しかしながら、上記従来例に示した構成の積分方式の測光回路では、上記フォトダイオードの接続態様は回路構成上実現が困難である。

本発明は、上記の観点に着目してなされたもので、フォトダイオードと積分回路を同一の半導体基板上に構成することができ、更に、フォトダイオードの光電流が急激に変化した場合や、基板バイアス電流の影響による積分誤差を極力少なくすることで、測光特性を低下させないようにした積分方式の測光回路を提供することを目的とする。

上記問題点を解決するため、請求項１に係る発明は、一方の端子が一方の電源に接続されたフォトダイオードと、前記フォトダイオードのバイアスを略一定に設定するために、第１及び第２の端子、及び前記第１の端子から前記第２の端子への電流を制御する制御端子を有し、前記第１の端子が前記フォトダイオードの他方の端子に接続された第１の半導体素子と、反転入力端子が前記フォトダイオードの他方の端子に、非反転入力端子が前記電源あるいは他の電源に、出力端子が前記第１の半導体素子の制御端子に、それぞれ接続された演算増幅回路とを含むバイアス設定部と、前記バイアス設定部の前記演算増幅回路の反転入力端子に接続され、前記フォトダイオードに流れる光電流が減少したとき、電流源からの電流を前記バイアス設定部に印加する電流印加部と、前記略一定のバイアスに設定された前記フォトダイオードからの出力電流を積分し、前記フォトダイオードが受光した光量に対応する信号を出力する積分出力部と、を備えて測光回路を構成するものである。

請求項２に係る発明は、請求項１に係る測光回路において、前記電流印加部は、前記電流源からの電流を、測光とその次の測光との間に印加することを特徴とするものである。

請求項３に係る発明は、請求項２に係る測光回路において、前記フォトダイオードは、そのアノードもしくはカソード端子の一方の端子が前記一方の電源に接続され、前記電流印加部は、第１及び第２の端子、及び該第１の端子から該第２の端子への電流を制御する制御端子を有し、該制御端子が前記第１の半導体の制御端子に接続され、該第２の端子が他方の電源に接続された第２の半導体素子と、一端を前記一方の電源に他端を前記第２の半導体素子の第１の端子に接続された電流源と、一方の端子が前記電流源の他端と前記第２の半導体素子の第１の端子に接続され、他方の端子が前記演算増幅回路の反転入力端子に接続されたスイッチと、を備え、前記積分出力部は、前記第１の半導体素子の第２の端子に接続された第１の積分容量と、該第１の積分容量により積分された電圧を、前記フォトダイオードが受光した光量に対応する信号として出力する出力回路と、を備えていることを特徴とするものである。

請求項４に係る発明は、請求項３に係る測光回路において、前記バイアス設定部は、前記演算増幅器の反転入力端子と前記フォトダイオードの他方の端子との接続を行うスイッチを更に備えていることを特徴とするものである。

請求項５に係る発明は、請求項１乃至４のいずれか１項に記載の測光回路において、各構成要素が同一の半導体基板上に形成されていることを特徴とするものである。

上記請求項１〜４に係る発明のように構成した測光回路によれば、プロセスの構成上、フォトダイオードの一方の電極、すなわちカソード（もしくはアノード）が半導体基板の共通領域（通常は最高電位）に接続された場合でも、フォトダイオードと積分回路を同一の半導体基板上に構成することができる。更に、フォトダイオードの光電流が急激に変化した場合でも、測光動作完了後に演算増幅器の反転入力端子の電圧を、周辺が暗黒時にフォトダイオードが受光した場合に近い電圧に、速やかに収束させることができるので、次の測光時に、回路的な要因で起こる積分誤差を極力少なくすることができ、測光特性を低下させない積分方式の測光回路を実現できる。また、上記請求項５に係る発明のように構成した測光回路においては、同一の半導体基板上に全ての回路を構成することでＩＣの低コスト化に貢献できる。更に、請求項１乃至４に係る測光回路の回路構成においては、アノードあるいはカソードが半導体基板に共通に接続されている複数のフォトダイオードにも対応できる。よって、このような制約のあるフォトダイオードを用いても同一の半導体基板上に複数の測光回路を実現できる。

次に、発明を実施するための最良の形態について説明する。

図１は、本発明に係る測光回路の実施例１を示す回路構成図である。この実施例は、請求項１に係る発明に対応するものである。ここで、第１及び第２の端子、及び前記第１の端子から前記第２の端子への電流を制御する制御端子を有する半導体素子として、ＭＯＳトランジスタを用いた場合について説明する。以下、他の実施例でも同様である。図１に示すように、この実施例の測光回路は、カソードを電源ＶＣＣ１に接続したフォトダイオード１と積分出力部２の間に、フォトダイオード１を略ゼロのバイアスに設定、あるいは逆バイアスに設定するバイアス設定部３と、バイアス設定部３に電流を印加する電流印加部４とで構成されている。

バイアス設定部３は、フォトダイオード１のアノードを演算増幅回路５の反転端子とＰch−ＭＯＳトランジスタＱ１のソース端子に接続し、前記演算増幅回路５の非反転端子を電源６に接続し、前記トランジスタＱ１のゲート端子と前記演算増幅回路１の出力端子を接続し、前記トランジスタＱ１のドレイン端子を積分出力部２の入力に接続して構成されている。

次に、このように構成されている測光回路の動作について説明する。図２は、測光回路の測光タイミング例で、例えば最初の積分測光１の終了時にフォトダイオード１からの光電流Ｉpd１が急激に減少すると、理想的には、前記演算増幅回路５の反転端子の電圧は、仮想接地により常に前記演算増幅回路５の非反転端子の電圧と同一であるから、これにより、次式（３）に示すように前記トランジスタのドレイン電流ＩＧＯＵＴもＩpd１と同様に変化する。

ＩＧＯＵＴ＝Ｉｐｄ１ ・・・・・・・・・・・（３）
しかしながら実際には、前記演算増幅回路５の開ループゲインは有限であり、光電流Ｉpd１が変動すると、前記トランジスタＱ１のソースとゲート間の電圧が変動するので、前記演算増幅回路５の反転端子の電圧も変動する。また、フォトダイオード１には、カソードとアノード間に並行に寄生容量Ｃpdが存在し、また前記演算増幅回路５を安定的に動作させるための位相補償容量Ｃopがフォトダイオード１に並行に存在する。したがって、前記演算増幅回路５の反転端子の電圧が変動すると、前記寄生容量Ｃpdや位相補償容量Ｃopに充放電が起こり、それらの容量からの電流が時定数をもって、ＩＧＯＵＴに加算され、積分出力部２へ流れる。

この時定数は、前記トランジスタＱ１のソース電流へ流れる電流が少ないほど長くなり、図２でハッチングで示すように、次の測光２の動作時までにＩＧＯＵＴが残ってしまうと、この電流分が次の測光時の積分誤差要因となってしまう。これを防ぐため、最初の積分測光１の終了時と次の積分測光２のタイミング間に、電流印加部４から測光間の間で時定数が充分収まり、且つ、できるだけ微小な電流を前記演算増幅回路５の反転端子に印加する。すなわち、フォトダイオード１に対して暗時のバイアスを設定する。これにより、寄生容量Ｃpdや位相補償容量Ｃopの充放電流が流れても、次回の積分測光への影響をなくすことができる。

次に、実施例２について説明する。図３は、本発明に係る測光回路の実施例２を示す回路構成図である。この実施例は、請求項２に係る発明に対応するものである。図３に示すように、この実施例においては、フォトダイオード１のカソードを電源ＶＣＣ１に接続し、アノードを演算増幅回路１の反転端子とＰch−ＭＯＳトランジスタＱ１のソース端子に接続し、前記演算増幅回路１の非反転端子を電源６に接続し、Ｐch−ＭＯＳトランジスタＱ１のゲート端子と前記演算増幅回路１の出力端子を接続して、同様にバイアス設定部３を構成している。また、前記トランジスタＱ１のドレイン端子が積分容量７とスイッチ８の一方の端子に接続され、前記スイッチ８の他方の端子が基準電圧源９に接続され、トランジスタＱ１と積分容量７との接続点に、出力電流ＩＧＯＵＴが前記積分容量７により積分された電圧を出力電圧として取り出すバッファ回路10が接続されて、積分出力部２を構成している。また、電流源11とＰch−ＭＯＳトランジスタＱ２のソース端子がスイッチ12を介して、前記演算増幅回路５の反転端子に接続され、前記トランジスタＱ２のゲート端子と前記トランジスタＱ１のゲート端子が接続され、前記トランジスタＱ２のドレイン端子が接地されて、電流印加部４を形成している。

次に、このように構成されている実施例２に係る測光回路の動作について図２の測光回路のタイミング例で説明する。まず、測光開始前は、スイッチ８，スイッチ12をＯＮ状態とする。このとき、バッファ回路10の出力ＶＯＵＴには基準電圧源９の電圧ＶＲＥＦが出力される。

そして、最初の測光１の開始の指示によりスイッチ８，スイッチ12をＯＮからＯＦＦに切り換える。これにより積分が開始され、このときまでに光電流Ｉpd１の変化がなければ、バッファ回路10の出力端子に出力される電圧ＶＯＵＴは、以下の式（４）で表される。

ＶＯＵＴ＝ＶＲＥＦ＋（Ｉpd１×ｔ）／Ｃ１ ・・・・・・・・・・（４）
ここで、Ｉpd１はフォトダイオード１の光電流、ｔは積分時間、Ｃ１は積分容量７の容量値である。

次に、最初の積分測光１の終了の指示によりスイッチ８，スイッチ12をＯＦＦからＯＮに切り換える。このタイミングと同時にフォトダイオード１からの光電流Ｉpd１が急激に減少すると、前記演算増幅回路５の反転端子の電圧が変動し、寄生容量Ｃpdや位相補償容量Ｃopに充放電が起こり、それらの容量からの電流が時定数をもって、出力電流ＩＧＯＵＴに加算される。この時定数は前記トランジスタＱ１のソース電流へ流れる電流が少ないほど長くなり、次の積分測光２の動作までに出力電流ＩＧＯＵＴが残ってしまうと、この電流分が次の測光時の積分誤差要因となってしまうが、本実施例では電流源11からスイッチ12を介して、次の積分測光２の開始までに時定数が充分収まり、且つ、できるだけ微小な電流を前記演算増幅回路５の反転端子に印加する。これにより、寄生容量Ｃpdや位相補償容量Ｃopの充放電流の影響は、２回目の測光開始の指示によりスイッチ８，スイッチ12をＯＮからＯＦＦに切り換えるときには既になくなっており、測光特性を低下させない積分方式の測光回路を実現できる。

次に、実施例３について説明する。図４は、本発明に係る測光回路の実施例３を示す回路構成図である。この実施例は、請求項３に係る発明に対応するものである。図４に示した実施例３の基本構成は、図３に示した実施例２と同様である。図３に示した実施例２と異なる点は、フォトダイオード１のアノードとＰch−ＭＯＳトランジスタＱ１のソース端子との接続部と演算増幅回路５の反転端子の間にスイッチ13が接続されており、そして、スイッチ12がＯＮのときは、スイッチ13がＯＦＦというように互い違いに動作させる点である。このように構成された測光回路の作用効果は、図３に示した実施例２と同様である。

次に、実施例４について説明する。図５は、本発明に係る測光回路の実施例４を示す回路構成図である。この実施例は、請求項４に係る発明に対応する。

測光回路のバイアス設定部３におけるＰch−ＭＯＳトランジスタＱ１のバックゲートは、電源ＶＣＣ１に接続されており、微小な基板バイアス電流（リーク電流）Ｉbgq1が流れるようになっている。この基板バイアス電流Ｉpgq1は、温度が上昇すると、測光回路で扱う電流では無視できなくなくなるレベルの電流値となる。よって、図３に示す実施例２に係る測光回路では、温度上昇時に前記トランジスタＱ１の基板バイアス電流Ｉbgq1が、出力電流ＩＧＯＵＴに加算されて積分容量７に流れてしまい、測光特性を低下させる。この測光特性の低下を低減させるために、本実施例では図５に示すように、図３に示した実施例２の回路構成に、ソース端子とゲート端子が電源ＶＣＣ１に接続されたＰch−ＭＯＳトランジスタＱ３と、入力端子が前記トランジスタＱ３ドレイン端子に、出力端子が前記トランジスタＱ１のドレイン端子にそれぞれ接続されたカレントミラー回路14とを備える基板バイアス電流キャンセル回路15を付加したものである。

次に、このように構成されている測光回路の動作について説明する。それぞれのトランジスタＱ１，Ｑ３の基板バイアス電流Ｉbgq1, Ｉbgq3を考慮すると、積分出力部２のバッファ回路10の出力端子に出力される電圧ＶＯＵＴは、以下の式（５）で表される。

ＶＯＵＴ＝ＶＲＥＦ＋〔（Ｉpd１＋Ibgq1 − Ibgq3）×ｔ〕／Ｃ１ ・・・・（５）
ここで、前記トランジスタＱ１とＱ３のサイズを同一として、前記カレントミラー回路14の入出力電流比を１：１とすると、それぞれのトランジスタＱ１，Ｑ３の基板バイアス電流Ｉbgq1, Ｉbgq3は、ほぼ等しくなる。よって、式（５）は、
ＶＯＵＴ＝ＶＲＥＦ＋（Ｉpd１×ｔ）／Ｃ１ ・・・・・・・・・・（６）
となり、バイアス設定部３を構成するトランジスタＱ１の基板バイアス電流に影響されず、測光特性を低下させない積分方式の測光回路を実現できる。

次に、実施例５について説明する。図６は本発明に係る測光回路の実施例５を示す回路構成図である。この実施例は、請求項５に係る発明に対応する。この実施例は、図６に示すように、図３に示した実施例２の測光回路の回路構成に、Ｐch−ＭＯＳトランジスタＱ３のソース端子とゲート端子が電源ＶＣＣ１に接続され、前記トランジスタＱ３のドレイン端子が積分容量16とスイッチ17の一方の端子に接続され、前記スイッチ17の他方の端子が基準電圧源９に接続され、トランジスタＱ３と積分容量16との接続点に、前記トランジスタＱ３の基板バイアス電流Ｉbgq3が前記積分容量16により積分された電圧を出力電圧として取り出すバッファ回路18が接続され、このバッファ回路18の出力と前記積分出力部２のバッファ回路10の出力とを入力とし、前記バッファ回路10の出力から前記トランジスタＱ１の基板バイアス電流をキャンセルした信号を出力する演算回路19とを備える基板バイアス電流キャンセル回路20を付加したものである。

次に、このように構成されている測光回路の動作について説明する。この実施例の測光回路も、前記バイアス設定部３のトランジスタＱ１の基板バイアス電流Ｉbgq1による測光特性の低下を低減するものであり、それぞれのトランジスタＱ１，Ｑ３の基板バイアス電流Ｉbgq1，Ｉbgq3を考慮すると、積分出力部２のバッファ回路10の出力端子に出力される電圧ＶＯＵＴは、以下の式（７）で表される。

ＶＯＵＴ＝ＶＲＥＦ＋〔（Ｉpd１+ Ｉbgq1）×ｔ〕／Ｃ１ ・・・・（７）
次に、基板バイアス電流キャンセル回路20のバッファ回路18の出力端子に出力される電圧ＶＯＵＴ２は、以下の式（８）で表される。但し、Ｃ２は積分容量16の容量値である。

ＶＯＵＴ２＝ＶＲＥＦ＋（Ｉbgq3×ｔ）／Ｃ２ ・・・・・・・・・（８）
ここで、前記トランジスタＱ１とＱ３のサイズを同一とすると、それぞれのトランジスタＱ１，Ｑ３の基板バイアス電流Ｉbgq1, Ｉbgq3は、ほぼ等しくなる。また、積分容量７，16のサイズを同一として、それぞれのバッファ回路10，18の出力を演算回路19で演算を行うと、次式（９）が得られる。

ＶＯＵＴ−ＶＯＵＴ２＝（Ｉpd１×ｔ）／Ｃ１ ・・・・・・・・・（９）
これにより、バイアス設定部３を構成するトランジスタＱ１の基板バイアス電流に影響されず、測光特性を低下させない積分方式の測光回路を実現できる。

次に、実施例６について説明する。図７は、本発明に係る測光回路の実施例６を示す回路構成図である。この実施例は請求項６に係る発明に対応する。図７に示すように、この実施例は、カソードを電源ＶＣＣ１に接続したフォトダイオード１と、フォトダイオード１のアノードを演算増幅回路５の反転端子とＰch−ＭＯＳトランジスタＱ１のソース端子に接続し、前記演算増幅回路５の非反転端子を電源６に接続し、Ｐch−ＭＯＳトランジスタＱ１のゲート端子と前記演算増幅回路５の出力端子を接続したバイアス設定部３と、前記トランジスタＱ１のドレイン端子が積分容量７とスイッチ８の一方の端子に接続され、前記スイッチ８の他方の端子が基準電圧源９に接続され、トランジスタＱ１と積分容量７との接続点に、バイアス設定部３の出力電流ＩＧＯＵＴが前記積分容量７により積分された電圧を出力電圧として取り出すバッファ回路10が接続された積分出力部２と、Ｐch−ＭＯＳトランジスタＱ３のソース端子とゲート端子が電源ＶＣＣ１に接続され、入力端子が前記トランジスタＱ３のドレイン端子に、出力端子が前記バイアス設定部３のトランジスタＱ１のドレイン端子にそれぞれ接続されたカレントミラー回路14を備えた基板バイアス電流キャンセル回路15とで、測光回路を構成している。

次に、このように構成されている測光回路の動作について説明する。それぞれのトランジスタＱ１，Ｑ３の基板バイアス電流Ｉbgq1，Ｉbgq3を考慮すると、バッファ回路10の出力端子に出力される電圧ＶＯＵＴは、以下の式（10）で表される。

ＶＯＵＴ＝ＶＲＥＦ＋（（Ｉpd１＋Ｉbgq1−Ｉbgq3）×ｔ）／Ｃ１ ・・・・（10）
ここで、前記トランジスタＱ１とＱ３のサイズを同一として、前記カレントミラー回路14の入出力電流比を１：１とすると、それぞれのトランジスタＱ１，Ｑ３の基板バイアス電流Ｉbgq1，Ｉbgq3は、ほぼ等しくなる。よって、式（10）は、
ＶＯＵＴ＝ＶＲＥＦ＋（Ｉpd１×ｔ）／Ｃ１ ・・・・・・・・・・（11）
となり、バイアス設定部３を構成するトランジスタＱ１の基板バイアス電流に影響されず、測光特性を低下させない積分方式の測光回路を実現できる。

次に、実施例７について説明する。図８は、本発明に係る測光回路の実施例７を示す回路構成図である。この実施例は請求項７に係る発明に対応する。図８に示すように、この実施例は、カソードを電源ＶＣＣ１に接続したフォトダイオード１と、フォトダイオード１のアノードを演算増幅回路５の反転端子とＰch−ＭＯＳトランジスタＱ１のソース端子に接続し、前記演算増幅回路５の非反転端子を電源６に接続し、Ｐch−ＭＯＳトランジスタＱ１のゲート端子と前記演算増幅回路５の出力端子を接続したバイアス設定部３と、前記トランジスタＱ１のドレイン端子が積分容量７とスイッチ８の一方の端子に接続され、前記スイッチ８の他方の端子が基準電圧源９に接続され、トランジスタＱ１と積分容量７との接続点に、バイアス設定部３の出力電流ＩＧＯＵＴが前記積分容量７により積分された電圧を出力電圧として取り出すバッファ回路10が接続されてた積分出力部２と、Ｐch−ＭＯＳトランジスタＱ３のソース端子とゲート端子が電源ＶＣＣ１に接続され、前記トランジスタＱ３のドレイン端子が積分容量16とスイッチ17の一方の端子に接続され、前記スイッチ17の他方の端子が基準電圧源９に接続され、トランジスタＱ３と積分容量16との接続点に、前記トランジスタＱ３の基板バイアス電流Ｉbgq3が前記積分容量16により積分された電圧を出力電圧として取り出すバッファ回路18が接続され、このバッファ回路18の出力と前記積分出力部２のバッファ回路10の出力とを入力とし、前記バッファ回路10の出力から前記トランジスタＱ１の基板バイアス電流をキャンセルした信号を出力する演算回路19とを備える基板バイアス電流キャンセル回路20とで、測光回路を構成している。

次に、このように構成されている測光回路の動作について説明する。この実施例の測光回路も、前記バイアス設定部３を構成するトランジスタＱ１の基板バイアス電流Ｉbgq1による測光特性の低下を低減するものであり、それぞれのトランジスタＱ１，Ｑ３の基板バイアス電流Ｉbgq1，Ｉbgq3を考慮すると、積分出力部２のバッファ回路10の出力端子に出力される電圧ＶＯＵＴは、以下の式（12）で表される。

ＶＯＵＴ＝ＶＲＥＦ＋〔（Ｉpd１＋Ｉbgq1）×ｔ〕／Ｃ１ ・・・・・・・・（12）
次に、基板バイアス電流キャンセル回路20を構成するバッファ回路18の出力端子に出力される電圧ＶＯＵＴ２は、以下の式（13）で表される。

ＶＯＵＴ２＝ＶＲＥＦ＋（Ｉbgq3×ｔ）／Ｃ２ ・・・・・・・・・（13）
ここで、前記トランジスタＱ１とＱ３のサイズを同一とすると、それぞれのトランジスタＱ１，Ｑ３の基板バイアス電流Ｉbgq1，Ｉbgq3は、ほぼ等しくなる。また、積分容量７，16のサイズを同一として、それぞれのバッファ回路10，18の出力を演算回路19で演算を行うと、
ＶＯＵＴ−ＶＯＵＴ２＝ＶＲＥＦ＋（Ｉpd１×ｔ）／Ｃ１ ・・・・・・・・（14）
となり、バイアス設定部３を構成するトランジスタＱ１の基板バイアス電流に影響されず、測光特性を低下させない積分方式の測光回路を実現できる。

次に、実施例８について説明する。この実施例は、図１，図３〜図８に示した実施例１〜７において、各測光回路を、それぞれ同一の半導体基板上に配置して構成するようにしたもので、この実施例は請求項８に係る発明に対応する。

なお、上記実施例１〜７に示した測光回路では、フォトダイオードのアノードあるいはカソードが半導体基板上の最高電位に直接接続されている場合でも、フォトダイオードからの電流を積分出力部の積分容量で積分することが可能である。よって、フォトダイオードと積分回路を同一半導体基板上に配置できる。更に、カメラ等に用いられる分割センサのように、アノードあるいはカソードが半導体基板に共通に接続されている複数のフォトダイオードにも対応できる。よって、このような制約のあるフォトダイオードを用いても、同一の半導体基板上に複数の測光回路を実現できる。

このように、同一の半導体基板上に測光回路を構成する全ての回路を形成することで、ＩＣの低コスト化に貢献できる。なお、上記実施例１〜７においては、フォトダイオードのアノードから光電流を得る例を示したが、カソードから得る場合も同様の効果が得られる。

なお、上記実施例では、バイアス設定部３を構成する演算増幅回路５の非反転端子に電源６を接続したもので説明したが、この非反転端子を電源ＶＣＣ１に接続して構成してもよい。

本発明に係る測光回路の実施例１を示す回路構成図である。 図１に示した実施例１の動作を説明するための測光タイミング図である。 本発明の実施例２を示す回路構成図である。 本発明の実施例３を示す回路構成図である。 本発明の実施例４を示す回路構成図である。 本発明の実施例５を示す回路構成図である。 本発明の実施例６を示す回路構成図である。 本発明の実施例７を示す回路構成図である。 従来の測光回路の構成例を示す回路構成図である。 従来の測光回路の他の構成例を示す回路構成図である。

符号の説明

１ フォトダイオード
２ 積分出力部
３ バイアス設定部
４ 電流印加部
５ 演算増幅回路
６ 電源
７ 積分容量
８ スイッチ
９ 基準電圧源
10 バッファ回路
11 電流源
12 スイッチ
13 スイッチ
14 カレントミラー回路
15 基板バイアス電流キャンセル回路
16 積分容量
17 スイッチ
18 バッファ回路
19 演算回路
20 基板バイアス電流キャンセル回路

Claims (5)

1. 一方の端子が一方の電源に接続されたフォトダイオードと、
   前記フォトダイオードのバイアスを略一定に設定するために、第１及び第２の端子、及び前記第１の端子から前記第２の端子への電流を制御する制御端子を有し、前記第１の端子が前記フォトダイオードの他方の端子に接続された第１の半導体素子と、反転入力端子が前記フォトダイオードの他方の端子に、非反転入力端子が前記電源あるいは他の電源に、出力端子が前記第１の半導体素子の制御端子に、それぞれ接続された演算増幅回路とを含むバイアス設定部と、
   前記バイアス設定部の前記演算増幅回路の反転入力端子に接続され、前記フォトダイオードに流れる光電流が減少したとき、電流源からの電流を前記バイアス設定部に印加する電流印加部と、
   前記略一定のバイアスに設定された前記フォトダイオードからの出力電流を積分し、前記フォトダイオードが受光した光量に対応する信号を出力する積分出力部と、を備えていることを特徴とする測光回路。
2. 前記電流印加部は、前記電流源からの電流を、測光とその次の測光との間に印加することを特徴とする請求項１に係る測光回路。
3. 前記フォトダイオードは、そのアノードもしくはカソード端子の一方の端子が前記一方の電源に接続され、前記電流印加部は、第１及び第２の端子、及び該第１の端子から該第２の端子への電流を制御する制御端子を有し、該制御端子が前記第１の半導体の制御端子に接続され、該第２の端子が他方の電源に接続された第２の半導体素子と、一端を前記一方の電源に他端を前記第２の半導体素子の第１の端子に接続された電流源と、一方の端子が前記電流源の他端と前記第２の半導体素子の第１の端子に接続され、他方の端子が前記演算増幅回路の反転入力端子に接続されたスイッチと、を備え、前記積分出力部は、前記第１の半導体素子の第２の端子に接続された第１の積分容量と、該第１の積分容量により積分された電圧を、前記フォトダイオードが受光した光量に対応する信号として出力する出力回路と、を備えていることを特徴とする請求項２に係る測光回路。
4. 前記バイアス設定部は、前記演算増幅器の反転入力端子と前記フォトダイオードの他方の端子との接続を行うスイッチを更に備えていることを特徴とする請求項３に係る測光回路。
5. 請求項１乃至４のいずれか１項に記載の測光回路において、各構成要素が同一の半導体基板上に形成されていることを特徴とする測光回路。

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