JP4459928B2 - Ｐｌｌシンセサイザ - Google Patents

Description

本発明は、送受信装置に用いられるＰＬＬシンセサイザに関する。

図６は、従来の整数分周型のＰＬＬシンセサイザの構成例を示す（非特許文献１）。図６において、整数分周型のＰＬＬシンセサイザは、高精度の基準周波数信号を出力する基準発振器１、基準分周器２、位相比較器３、ループフィルタ４、電圧制御発振器（ＶＣＯ）５、分周比が可変かつ整数である可変整数分周器６Ａにより構成される。

電圧制御発振器５の出力信号は、分岐して可変整数分周器６Ａに入力され、分周して位相比較器３の一方の入力としてフィードバックされる。基準発振器１から出力される基準周波数信号は基準分周器２で分周され、位相比較器３の他方の入力として与えられる。位相比較器３は、２つの入力信号の位相比較を行い、その出力信号をループフィルタ４を介して電圧制御発振器５に与え、基準周波数に対応する発振周波数になるように制御する。

このような構成のＰＬＬシンセサイザにおいて、引き込み時間を短縮するためは基準分周器２の出力周波数を高くする必要がある。ここで、基準分周器２の初期の出力周波数をｆｒ＝Δｆとし、可変整数分周器６Ａがとる分周比を
…，Ｎ−１，Ｎ，Ｎ＋１，…
とすると、引き込み後の電圧制御発振器５の出力周波数は、
…，（Ｎ−１）Δｆ，ＮΔｆ，（Ｎ＋１）Δｆ，…
となり、間隔Δｆの周波数チャネルを有することになる。

引き込み時間を短縮するために、基準分周器２の出力周波数をＬ倍（Ｌは整数）であるｆｒ＝ＬΔｆとし、可変整数分周器６Ａがとる分周比を
…，Ｎ／Ｌ−１，Ｎ／Ｌ，Ｎ／Ｌ＋１，…
とすると（Ｎ／Ｌは整数）、引き込み後の電圧制御発振器５の出力周波数は、
…，（Ｎ−Ｌ）Δｆ，ＮΔｆ，（Ｎ＋Ｌ）Δｆ，…
となる。このとき、周波数は間隔ＬΔｆで変化するので、間隔Δｆの周波数チャネルに対して使用できない周波数チャネルが生じ、必ずしも収束時間を短縮できない問題がある。

図７は、従来の分数分周型（フラクショナルＮ）のＰＬＬシンセサイザの構成例を示す。図６に示す整数分周型のＰＬＬシンセサイザとの違いは、可変整数分周器６Ａに代えて可変分数分周器６Ｂを用いるところにある。

基準分周器２の出力周波数をＬ倍（Ｌは整数）であるｆｒ＝ＬΔｆとし、可変分数分周器６Ｂがとる分周比を
Ｎ／Ｌ，（Ｎ＋１）／Ｌ，（Ｎ＋２）／Ｌ，…
とすると、引き込み後の電圧制御発振器５の出力周波数は、
ＮΔｆ，（Ｎ＋１）Δｆ，（Ｎ＋２）Δｆ，…
となり、周波数は間隔Δｆで変化するので、すべての周波数チャネルを使用できることになる。

図８は、可変分数分周器６Ｂの構成例を示す。図８において、可変分数分周器６Ｂは、可変分周器６１とアキュムレータ（ＡＣＣ）６２を用いて構成される。アキュムレータ６２は、基準分周器２から基準周波数信号をクロックとして入力し、その１クロックごとにｎずつインクリメントし、その内容がｍ以上になるとオーバーフロー信号を出力し、可変分周器６１の分周比をＮからＮ＋１に切り替える。

すなわち、アキュムレータ６２ではα個のクロック入力後の内容はαｎになる。ここで、α＞１，ｎ≧０，ｍ＞ｎの関係がある整数である。αｎ≧ｍとなったときに、アキュムレータ６２はオーバーフロー信号を出力し、可変分周器６１の分周比をＮ＋１にすると同時に内容をαｎ−ｍとし、再び１クロックごとにインクリメントを行う。このように、アキュムレータ６２はｍクロック中ｎ回オーバーフローを起こすので、可変分周器６１の分周比はｍクロック中ｎ回はＮ＋１で、残りの（ｍ−ｎ）回はＮになる。したがって、このｍクロックの１クロック当たりの平均分周比は、
((Ｎ＋１）ｎ＋Ｎ（ｍ−ｎ))／ｍ＝Ｎ＋ｎ／ｍ
となる。ここで、ｍ＞ｎなのでｎ／ｍ＜１となる。

例えば、ｍ＝８，ｎ＝３とすると、クロック入力ごとにアキュムレータ６２の内容は３，６と累算される。次のクロック入力で９となるが、このときオーバーフローを起こし、８を引いた残りの１を初期値として累算動作を継続する。この結果、アキュムレータ６２の内容は、
３，６，１，４，７，２，５，０，３，…
と変化し、８クロックに対して下線を引いた３回のオーバーフローを起こす。可変分周器６１は、オーバーフロー信号に応じてその分周比をＮからＮ＋１に変更する。したがって、分周比は８クロック中３回がＮ＋１、５回がＮとなるので、平均分周比はＮ＋３／８となる。

以上説明したように、分数分周型（フラクショナルＮ）ＰＬＬシンセサイザは、可変周波数ステップ幅を増やすことなく、基準分周器２の出力周波数を高くすることができるので、引き込み時間を短縮できる。

しかし、この方法では位相比較器３の出力がｍクロックの周期性をもって変化するので、電圧制御発振器５の制御電圧が周期性をもち、電圧制御発振器５の出力はスプリアスを生じる。このスプリアスは、ＰＬＬシンセサイザの周波数が一定である定常状態においてチャネル間干渉の原因となり、望ましくない。

このスプリアスを低減する方法として、図９に示す位相誤差拡散回路が用いられる（非特許文献２，３）。図９において、アキュムレータ（ＡＣＣ）６２−１〜６２−４は縦属に接続され、それぞれのオーバーフロー信号ＯＶＦ１〜ＯＶＦ４が直接または遅延素子（τ）６３を介して加算器６４に入力され、加算器６４の出力が可変分周器６１に与えられる。ここで、遅延素子６３は１クロックだけ信号を遅らせる。

１段目のＡＣＣ６２−１は、オーバーフローを起こすとその１クロックで分周比を＋１とする。２段目のＡＣＣ６２−２は、ＡＣＣ６２−１の出力ａ１を毎クロック累積した結果として生じたＯＶＦ２により分周比を＋１とし、次のクロックでは−１とする。３段目のＡＣＣ６２−３は、ＡＣＣ６２−２の出力ａ２を累積してＯＶＦ３で＋１、次のクロックで−２、さらに次のクロックで＋１とする。４段目のＡＣＣ６２−４は、ＡＣＣ６２−３の出力ａ３を累積してＯＶＦ４で＋１、次のクロックで−３、次のクロックで＋３、次のクロックで−１とする。

これらの信号を受けた加算器６４は、分周比Ｎと分周比変化分の総和を可変分周器６１の分周比に設定する。この結果、分周比の変化が頻繁になり、分周比の変化による周波数成分は高周波数域に拡散され、低周波数域のスプリアスが低減される。ここでは、アキュムレータを４段にしたが、さらに多段に接続することにより、低周波数域のスプリアスを低減することができる。アキュムレータの段数と分周比の変化分との関係は、図１０のパスカルの三角形で表される（１−ｚ)ⁱ、ｉ＝（アキュムレータの段数−１）を展開したときのｚ^k （０≦ｋ≦ｉ）の係数と等しくなる。
B.Razavi,"Design of analog CMOS integrated circuits", McGrow-Hill, pp.532-576, Aug.2001 飯塚伸夫，山川純，「局部発振回路とシンセサイザ」、トランジスタ技術SPECIAL, No.47, pp.36-53 足立寿史，他，「分数分周方式を用いた高速周波数切換シンセサイザ」，電子情報通信学会論文誌 C-1, Vol.J76-C-1, No.11, pp.445-452, 1993年11月

上記の従来技術を整理すると、分数分周器を用いたＰＬＬシンセサイザは、可変周波数ステップ幅を増やすことなく基準分周器の出力周波数を高くすることができるので、引き込み時間を短縮し、高速起動を実現することができる。しかし、電圧制御発振器の制御電圧の周期性により出力がスプリアスを生じる問題があった。一方、スプリアスを低減するために位相誤差拡散回路を用いた回路構成は、スプリアス低減効果は期待できるものの、大規模な回路構成が必要となり、消費電力が増大する問題がある。このように、従来のＰＬＬシンセサイザでは、(1) 高速起動性、(2) 低消費電力性、(3) 定常状態における低スプリアス性の３点を同時に満足するものはなかった。

本発明は、高速起動性、低消費電力性、定常状態における低スプリアス性を同時に満足することができるＰＬＬシンセサイザを提供することを目的とする。

本発明は、第１の発明におけるＰＬＬシンセサイザにおいて、可変分周器は、分周比が整数である可変整数分周器と、１クロック当たりの平均分周比が分数で表される可変分数分周器としての機能を有し、外部からの切換信号によりこの２つの分周器の機能を切り換える手段を含む切換型可変分周器であり、基準分周器は、外部からの切換信号により分周比の切り換えが可能な切換型基準分周器であり、切換型可変分周器を可変分数分周器として機能させ、かつ切換型基準分周器の出力信号の周波数が電圧制御発振器の出力信号の周波数チャネル間隔より大きくなるようにその分周比を設定する分数分周モードと、切換型可変分周器を可変整数分周器として機能させ、かつ切換型基準分周器の出力信号の周波数が電圧制御発振器の出力信号の周波数チャネル間隔に等しくなるようにその分周比を設定する整数分周モードに対して、ロック検出器の同期判定信号の入力に応じて分数分周モードと整数分周モードとの間で切り替えを行う切換信号を切換型可変分周器および切換型基準分周器に送出する切換制御回路を備える。

ロック検出器は、電圧制御発振器の制御信号Ｖvco が入力端子に常時入力され、出力端子から制御信号Ｖvco の変動量ΔＶvco を増幅して出力する単位増幅回路と、増幅された制御信号Ｖvco の変動量ΔＶvco が所定の範囲にあるか否かを判定し、所定の範囲よりも小さくなったときに同期判定信号を出力する判定手段とを備え、単位増幅回路は、入力端子に一端が接続されるキャパシタと、入力端がキャパシタの他端に接続され、出力端が出力端子に接続される増幅器と、増幅器の入力端と出力端との間に増幅器と並列に接続され、増幅器の入力端と出力端との間の接続をオンオフするスイッチとを備え、スイッチのオンオフに応じて制御信号Ｖvco の変動量ΔＶvco を増幅して出力端子に出力する構成である。なお、単位増幅回路を２段以上縦属に接続した構成としてもよい。

本発明のＰＬＬシンセサイザは、ロック検出器で電圧制御発振器の制御電圧Ｖvco の変動量ΔＶvco をモニタし、それが所定の範囲内になったときに同期引き込み完了として検出することができる。

また、本発明のＰＬＬシンセサイザは、ロック検出器により同期引き込み完了を検出し、初期状態から定常状態に遷移するまでの期間は分数分周型として動作させ、その後に整数分周型として動作させることにより、高速起動性と定常状態における低スプリアス性を実現することができる。また、その切換制御は簡単な構成で実現できるので、低消費電力性も併せて実現することができる。これにより、本発明のＰＬＬシンセサイザは、高速起動性、低消費電力性、定常状態における低スプリアス性を同時に満足することができる。

（本発明のＰＬＬシンセサイザの実施形態）
図１は、本発明のＰＬＬシンセサイザの実施形態を示す。図１において、本実施形態のＰＬＬシンセサイザは、高精度の基準周波数信号を出力する基準発振器１、分周比の切り換えが可能な切換型基準分周器１１、位相比較器３、ループフィルタ４、電圧制御発振器（ＶＣＯ）５、可変分数分周器と可変整数分周器の切り換えが可能な切換型可変分周器１２、切換型可変分周器１２の切り換えを制御し、かつその切り換えに対応させて切換型基準分周器１１の分周比を切り換える切換制御回路１３と、ループフィルタ４の出力信号（電圧制御発振器５の制御電圧Ｖvco ）をモニタしてその変動から同期引き込みの完了を判定し、同期判定信号として切換制御回路１３に与えるロック検出器１４により構成される。なお、電圧制御発振器５の出力段に分周器７を備え、電圧制御発振器５の出力信号を分周して取り出すようにしてもよい。

ここで、基準発振器１の出力信号の周波数をｆ_r 、切換型可変分周器１２の可変分数分周器または可変整数分周器の設定に対応して分周比が設定された切換型基準分周器１１の出力信号の周波数をｆ_f またはｆ_i （ｆ_f ＞ｆ_i ）、電圧制御発振器５の出力信号の周波数をｆ_v とする。

本実施形態におけるＰＬＬシンセサイザとしての基本的な動作は従来構成と同様である。すなわち、電圧制御発振器５の出力信号（ｆ_v ）は、分岐して切換型可変分周器１２に入力され、分周して位相比較器３の一方の入力としてフィードバックされる。基準発振器１の出力信号（基準周波数信号（ｆ_r ））は切換型基準分周器１１で分周され、位相比較器３の他方の入力（位相比較信号（ｆ_f ，ｆ_i ））として与えられる。位相比較器３は、２つの入力信号の位相比較を行い、その出力信号をループフィルタ４を介して電圧制御発振器５に与え、所定の発振周波数になるように制御する。

本実施形態の特徴とする制御手順について図２を参照して説明する。本実施形態のＰＬＬシンセサイザは、初期状態（休止状態）から定常状態に遷移するまでの起動状態では分数分周モードで動作し、定常状態に移行いた後は整数分周モードに切り換える構成である。その切換タイミングは、ロック検出器１４がループフィルタ４の出力信号である電圧制御発振器５の制御電圧Ｖvco をモニタし、その変動量ΔＶvco が閾値Ｖth未満になったときであり、同期引き込完了とみなして出力する同期判定信号に応じて切換制御回路１３が分数分周モードから整数分周モードに切り換える。以下、詳しく説明する。

まず、定常状態になるまでの分数分周モード（Ｓ１〜Ｓ３）では、切換制御回路１３は切換型基準分周器１１の分周比をｆ_r ／ｆ_f に設定し、基準周波数信号（ｆ_r ）から位相比較信号（ｆ_f ）を生成する。なお、位相比較信号の周波数ｆ_f は、電圧制御発振器５の出力信号（ｆ_v ）の周波数チャネル間隔より大きい。また、切換制御回路１３は切換型可変分周器１２を分数分周器としてその分周比を
ｆ_v ／ｆ_f ＝Ｎ_v ＋ｎ／ｍ
に設定する。なお、Ｎ_v は整数であり、ｎ／ｍ＜１である。

以上の分数分周モードにより初期状態から位相および周波数の同期引き込み動作を行い、ロック検出器１４がループフィルタ４の出力信号である電圧制御発振器５の制御電圧Ｖvco をモニタする。そして、制御電圧Ｖvco の変動量ΔＶvco と閾値Ｖthを比較し、ΔＶvco ＜Ｖthとなったときに、同期引き込完了とみなして同期判定信号を出力し、切換制御回路１３は分数分周モードから整数分周モードに移行する。

整数分周モード（Ｓ２，Ｓ４，Ｓ５）では、切換型基準分周器１１の分周比をｆ_r ／ｆ_i に切り換え、基準周波数信号（ｆ_r ）から位相比較信号（ｆ_i ）を生成する。このときの位相比較信号の周波数ｆ_i は、電圧制御発振器５の出力信号（ｆ_v ）の周波数チャネル間隔と等しい。すなわち、ロック検出したときに、位相比較信号の周波数が周波数ｆ_v の周波数チャネル間隔に等しい周波数ｆ_i になるように切換型基準分周器１１の分周比を切り換える。また、切換制御回路１３は切換型可変分周器１２を整数分周器としてその分周比をｆ_v ／ｆ_i に切り換え、位相および周波数の同期動作を行う。

本発明のＰＬＬシンセサイザでは、以上説明したように最初は分数分周モードで同期引き込み動作を行い、電圧制御発振器５の制御電圧Ｖvco の変動量ΔＶvco をモニタして発振周波数が一定値に収束したとみなしたときに整数分周モードに切り換える。このように、初期状態から定常状態になるまでは分数分周モードで動作させることにより周波数が一定値に収束する時間を短縮でき、さらに定常状態において整数分周モードで動作させることによりスプリアスの発生を抑制することができる。

ところで、ロック検出器１４は、電圧制御発振器５の制御電圧Ｖvco の変動量ΔＶvco が所定の範囲内に収束したかどうかを判定する。したがって、ループフィルタ４の出力から電圧制御発振器５の制御電圧Ｖvco の変動量ΔＶvco を検出し、さらに閾値Ｖthとの比較を高精度に行う必要があるが、できるだけ簡単な構成で実現することが望まれる。

（ロック検出器１４の構成例）
図３は、ロック検出器１４の構成例を示す。図において、ロック検出器１４は、複数ｎ段接続した単位増幅回路２１−１〜２１−ｎと、量子化器２２と、判定回路２３を直列に接続した構成である。単位増幅回路２１は、入出力端子間にキャパシタ２１１と増幅器２１２を直列に接続し、増幅器２１２に並列にスイッチ２１３を接続した構成である。スイッチ２１３は、クロックφの立ち上がり（または立ち下がり）に応じてオン（閉）となり、クロックφの立ち下がり（または立ち上がり）に応じてオフ（開）となる。このクロックφの発生源については省略している。

図４は、ロック検出器１４の単位増幅回路２１の動作例を示す。電圧制御発振器５の制御電圧Ｖvco は、入力端子を介して単位増幅回路２１に常時入力されており、スイッチ２１３がオンのタイミングで制御電圧Ｖvco と増幅器２１２の中心電圧Ｖref の差電圧がキャパシタ２１１に蓄えられる。そして、スイッチ２１３のオフのタイミングで、スイッチ２１３のオン時の制御電圧Ｖvco とスイッチ２１３のオフ時の制御電圧Ｖvco の差分（制御電圧Ｖvco の変動）ΔＶvco だけ、キャパシタ２１１と増幅器２１２の接続点の電位を押し上げ、増幅器２１２がこの電位変化を増幅して次段の単位増幅器回路２１に与える。そして、同様に電圧制御発振器５の制御電圧の変動量ΔＶvco が増幅され、最終段の単位増幅器回路２１から信号Ｖout として出力される。

信号Ｖout は、量子化器２２で量子化され、次段の判定回路２３で量子化された値と所定の閾値Ｖthが比較される。判定回路２３は、量子化器２２の出力値が閾値以内（制御電圧Ｖvco の変動量ΔＶvco が所定値以内）であれば同期引き込み完了と判定し、閾値を超えていれば同期引き込み未完了と判定し、それぞれ対応する同期判定信号を切換制御回路１３に出力する。

なお、ロック検出器１４の単位増幅回路２１は、図５に示すように１段のみでも構成することが可能である。

このようなロック検出器１４を用いることにより、簡単な構成で高精度のロック検出を実現することができる。さらに、この切換型基準分周器１１および切換型可変分周器１２の切り換えを行うＰＬＬシンセサイザの分周モード切り換え機構は、簡単な構成で実現できるので、低消費電力性、高速起動性、定常状態における低スプリアス性を同時に達成することができる。

また、図３または図５に示すロック検出器１４は、図１に示す分数分周型と整数分周型を切り替えるＰＬＬシンセサイザに限らず、例えば図６に示す従来の整数分周型のＰＬＬシンセサイザや図７に示す従来の分数分周型のＰＬＬシンセサイザなど、さらに一般的な位相同期ループ（ＰＬＬ）の同期引き込み状態を検出する手段として用いることができる。

本発明のＰＬＬシンセサイザの実施形態を示す図。 本発明のＰＬＬシンセサイザの特徴とする制御手順を示すフローチャート。 ロック検出器１４の構成例を示す図。 ロック検出器１４の動作例を示す図。 ロック検出器１４の他の構成例を示す図。 従来の整数分周型のＰＬＬシンセサイザの構成例を示す図。 従来の分数分周型のＰＬＬシンセサイザの構成例を示す図。 アキュムレータで可変分数分周器を構成したＰＬＬシンセサイザの構成例を示す図。 位相誤差拡散回路を用いた可変分数分周器の構成例を示す図。 アキュムレータの段数と分周比の変化分を示す図。

符号の説明

１ 基準発振器
２ 基準分周器
３ 位相比較器
４ ループフィルタ
５ 電圧制御発振器（ＶＣＯ）
６Ａ 可変整数分周器
６Ｂ 可変分数分周器
７ 分周器
１１ 切換型基準分周器
１２ 切換型可変分周器
１３ 切換制御回路
１４ ロック検出器
２１ 単位増幅回路
２１１ キャパシタ
２１２ 増幅器
２１３ スイッチ
２２ 量子化器
２３ 判定回路
６１ 可変分周器
６２ アキュムレータ（ＡＣＣ）
６３ 遅延素子（τ）
６４ 加算器

Claims (2)

1. 入力する制御信号に応じた発振周波数の信号を出力する電圧制御発振器と、
   前記電圧制御発振器の出力信号を分岐して入力し、可変設定される分周比で分周して出力する可変分周器と、
   高精度の基準周波数信号を出力する基準発振器と、
   前記基準周波数信号を所定の分周比で分周して出力する基準分周器と、
   前記基準分周器の出力信号と前記可変分周器の出力信号を入力して位相比較を行い、その位相差信号を出力する位相比較器と、
   前記位相差信号を平滑化して前記制御信号として前記電圧制御発振器に与えるループフィルタとを備え、
   前記電圧制御発振器の出力信号を前記可変分周器を介して前記位相比較器にフィードバックする位相同期ループ（ＰＬＬ）構成により、前記基準分周器の出力信号に対して前記電圧制御発振器の出力信号の周波数および位相の同期引き込みを行うＰＬＬシンセサイザにおいて、
   前記可変分周器は、分周比が整数である可変整数分周器と、１クロック当たりの平均分周比が分数で表される可変分数分周器としての機能を有し、外部からの切換信号によりこの２つの分周器の機能を切り換える手段を含む切換型可変分周器であり、
   前記基準分周器は、外部からの切換信号により分周比の切り換えが可能な切換型基準分周器であり、
   前記電圧制御発振器の前記制御信号Ｖvco をモニタし、その変動量ΔＶvco が所定の範囲よりも大きいか小さいかを判定し、前記制御信号の変動量ΔＶvco が所定の範囲よりも小さくなったときに同期判定信号を出力するロック検出器と、
   前記切換型可変分周器を前記可変分数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔より大きくなるようにその分周比を設定する分数分周モードと、前記切換型可変分周器を前記可変整数分周器として機能させ、かつ前記切換型基準分周器の出力信号の周波数が前記電圧制御発振器の出力信号の周波数チャネル間隔に等しくなるようにその分周比を設定する整数分周モードに対して、前記同期判定信号の入力に応じて分数分周モードと整数分周モードとの間で切り替えを行う前記切換信号を前記切換型可変分周器および前記切換型基準分周器に送出する切換制御回路を備え、
   前記ロック検出器は、
   前記電圧制御発振器の制御信号Ｖvco が入力端子に常時入力され、出力端子から前記制御信号Ｖvco の変動量ΔＶvco を増幅して出力する単位増幅回路と、
   増幅された前記制御信号Ｖvco の変動量ΔＶvco が所定の範囲にあるか否かを判定し、所定の範囲よりも小さくなったときに前記同期判定信号を出力する判定手段とを備え、
   前記単位増幅回路は、
   前記入力端子に一端が接続されるキャパシタと、
   入力端が前記キャパシタの他端に接続され、出力端が前記出力端子に接続される増幅器と、
   前記増幅器の入力端と出力端との間に前記増幅器と並列に接続され、前記増幅器の入力端と出力端との間の接続をオンオフするスイッチとを備え、
   前記スイッチのオンオフに応じて前記制御信号Ｖvco の変動量ΔＶvco を増幅して前記出力端子に出力する構成である
   ことを特徴とするＰＬＬシンセサイザ。
2. 請求項１に記載のＰＬＬシンセサイザにおいて、
   前記単位増幅回路を２段以上縦属に接続した構成であることを特徴とするＰＬＬシンセサイザ。

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