JP4499272B2

JP4499272B2 - Path detection device

Info

Publication number: JP4499272B2
Application number: JP2000346453A
Authority: JP
Inventors: 徳宏服部
Original assignee: Hitachi Kokusai Electric Inc; Kokusai Denki Electric Inc
Current assignee: Kokusai Denki Electric Inc
Priority date: 2000-11-14
Filing date: 2000-11-14
Publication date: 2010-07-07
Anticipated expiration: 2020-11-14
Also published as: JP2002152087A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＤＳ−ＣＤＭＡ（ＤｉｒｅｃｔＳｅｑｕｅｎｃｅ−ＣｏｄｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅＡｃｃｅｓｓ：直接拡散−符号分割多元接続）方式の受信機において、受信信号からパスを検出するパス検出装置に関するものである。
【０００２】
【従来の技術】
ＤＳ−ＣＤＭＡ方式の受信機では、受信ベースバンド信号をフィルタ処理する整合フィルタ（ＭａｔｃｈｅｄＦｉｌｔｅｒ：以下、単にＭＦと称す）出力の相関ピークのみを用いて復調タイミングを得るため、相関ピークの検出（パス検出）が重要となる。しかし、一般的に、受信ベースバンド信号は、マルチパスフェージングの影響を受け激しく変動するためＭＦ出力も変動し、さらに、雑音に埋もれるため、パス検出は困難を極める。
【０００３】
パス検出の作用について図７を用いて説明する。図７は、従来のパス検出装置の回路構成を示す図である。図７において、一般的に、ＭＦ部１０２で処理する信号のビット数が大きいとＭＦ部１０２の回路構成が大きくなるので、処理する信号のビット数を小さくすることで小規模な回路構成を実現することが図られる。そのため、ビット数調整部１０１へ入力された受信ベースバンド信号は、制御部１０４より設定されたビットの切出し位置で切出され、ビット数が調整される。
【０００４】
ビット数が調整された受信ベースバンド信号は、ＭＦ部１０２へ入力され、拡散符号発生器１０３から出力される拡散符号で逆拡散される。ＭＦ部１０２は、乗算器や累算器を用いて、受信ベースバンド信号と拡散符号との１シンボル時間分の相関演算を行っている。受信ベースバンド信号の拡散符号と拡散符号発生器１０３から出力される拡散符号の位相が合致すれば、ＭＦ部１０２では、拡散符号特有の鋭い相関ピークが検出される。ＭＦ出力には伝搬路や情報信号による位相回転があるため、電力化回路１０５はＭＦ出力を自乗して位相変動を除去する。
【０００５】
電力化回路１０５により位相変動が除去されたＭＦ出力は、加算器１０６とメモリ１０７とで累積加算平均される。累積加算平均出力は、ノイズレベル測定部１０８に入力される。ノイズレベル測定部１０８は、累積加算平均出力に含まれているノイズレベルを測定する。ノイズレベル測定部１０８は、例えばカウンタで実現可能である。このカウンタは、初期値０であり、累積加算平均出力が前回の出力より大きければ＋２とし、小さければ−２とする。
【０００６】
図８（Ａ）は、時間軸で見た累積加算平均出力例とノイズレベル測定出力例を示す図である。図８（Ａ）において、ノイズレベル測定出力は、累積加算平均出力を時間平均した出力となっており、累積加算平均出力に比べて大きなピーク変動がない。図８（Ａ）から明らかなように、ノイズレベル測定出力のレベルを変えて、それをしきい値とし、中心に存在するパスのみがしきい値を上回るようにすれば、受信パスタイミングとして判定可能になることが想定できる。
【０００７】
ノイズレベル測定部１０８からのノイズレベル測定出力は、第１の比較器１０９に入力され、制御部１０４より設定された下限値と比較される。第１の比較器１０９は、ノイズレベル測定出力と下限値を比較し、ノイズレベル測定出力が下限値より小さいときは下限値を出力し、ノイズレベル測定出力が下限値より大きいときはノイズレベル測定出力を出力する。ノイズレベル測定出力例と下限値比較結果例を図８（Ｂ）に重ねて示す。図８（Ｂ）において、下限値比較結果は常に下限値以上となる。
【０００８】
また、累積加算平均出力は、最大値保持回路１１０でその最大値を保持される。累積加算平均出力の最大値は、乗算器１１１で制御部１０４より設定された乗算係数と乗算される。乗算結果は、加算器１１２で下限値比較結果と加算され、しきい値として生成される。下限値比較結果例としきい値例を図８（Ｃ）に重ねて示す。ノイズレベル測定出力は大きなピーク変動がなく、累積加算平均出力は大きなピーク変動があるため、しきい値を決定する要素として下限値より乗算係数の方がより支配的である。
【０００９】
累積加算平均出力は、第２の比較器１１３でしきい値と比較され、しきい値を上回る累積加算平均出力が受信パスタイミングとして判定される。しきい値例と累積加算平均出力例を図８（Ｄ）に重ねて示す。図８（Ｄ）から明らかなように、しきい値を上回った累積加算平均出力だけが受信パスタイミングとして判定される。判定された受信パスタイミングは、制御部１０４へ出力される。
【００１０】
次に、制御部１０４の動作について図９を用いて説明する。図９は、制御部１０４によるパス検出制御処理を示すフローチャートである。図９に示すように、制御部１０４は、まず、累積加算平均用のメモリ１０７をクリアし、過去の累積加算値の影響をなくす（ステップ３０１）。次に、制御部１０４は、ビット数調整部１０１へビットの切出し位置を設定し（ステップ３０２）、第１の比較器１０９へ下限値を設定し（ステップ３０３）、乗算器１１１へ乗算係数を設定する（ステップ３０４）。そして、制御部１０４は、ＭＦ出力に含まれるノイズが抑圧されるように、またＭＦ出力のフェージング変動を吸収するために、長区間（例えば４０ｍｓ）平均化するための時間待ちを行う（ステップ３０５）。
【００１１】
平均化待ち後、制御部１０４は、第２の比較器１１３からの受信パスタイミングを受け、パスを検出したか否かを判定し（ステップ３０６）、パスを検出すれば（ステップ３０６，Ｙｅｓ）、パス検出フラグをセットして（ステップ３０７）、パス検出制御処理を終了する。一方、ステップ３０６において、パスが検出されなければ（ステップ３０６，Ｎｏ）、パス検出フラグをクリアして（ステップ３０８）、パス検出制御処理を終了する。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した従来のパス検出装置においては、フェージング変動で受信ベースバンド信号のレベルが変動する時、例えばレベルが変動して低くなる時、ビット数を調整したＭＦ入力レベルも同様に低くなり、ＭＦ出力で相関ピークが得られ難い。また、レベルの低下によりしきい値が多少下がるものの、乗算係数が高いまま固定されているためパス検出が極めて困難になるという問題が生じる。
【００１３】
受信ベースバンド信号レベルが変動する時の作用について図１０を用いて説明する。図１０は、受信ベースバンド信号レベルがビット単位で時間的に低下していく時の従来のパス検出装置におけるパス検出の失敗例を示す図である。図１０（Ａ）において、受信ベースバンド信号は符号ビットを含む１０ビットで構成され、ＭＦ入力信号は符号ビットを含む４ビットで構成されると仮定する。また、ＭＳＢは符号ビットであり、“０”は正の符号を表し“１”は負の符号を表す。ここでは説明を簡単にするため、全て正符号としている。
【００１４】
区間Ｔ１では、８ビット目が“１”であり受信ベースバンド信号レベルが最大となるが、区間Ｔ２では、８、７ビット目が“０”であり受信ベースバンド信号レベルが低くなる。ＭＦ入力信号の４ビットのうち符号ビットを除く残り３ビットの切出し位置を上位３ビット（８、７、６ビット目）とすると、結果的に太枠内の４ビットがＭＦ部１０２へ入力される。
【００１５】
ここで、図１０（Ｂ）は、区間Ｔ１における乗算係数設定後のしきい値と累積加算平均出力との関係を示している。図１０（Ａ）において、区間Ｔ１では受信ベースバンド信号レベルが最大であり、ＭＦ入力ビットの切出し位置を上位３ビットとしているため、ＭＦ入力レベルも最大となる。この時、累積加算平均出力も最大となり、しきい値を上回るパスのみが受信パスタイミングとなる。
【００１６】
一方、図１０（Ｃ）は、区間Ｔ２における乗算係数設定後のしきい値と累積加算平均出力との関係を示している。図１０（Ａ）において、区間Ｔ２では受信ベースバンド信号レベルが低下しており、ＭＦ入力ビットの切出し位置を上位３ビットとしているため、ＭＦ入力レベルが極めて小さくなる。図１０（Ｃ）に示すように、累積加算平均出力が低下すると、乗算係数が固定であっても乗算結果は若干低下するがしきい値は乗算結果に下限値比較結果を加算して生成されるため、これを上回るパスが無く受信パスタイミングは検出されない。
【００１７】
従来では、このようなレベル変動によるパス検出の不安定性を長区間（例えば４０ｍｓ程度）平均化することで回避していたが、長区間であるため時間がかかり、平均化中にレベルが回復しない場合はパス検出ができないという問題があった。
【００１８】
本発明は上述した課題に鑑みてなされたものであり、受信ベースバンド信号レベルが変動した場合のＭＦ入力レベルと乗算係数を最適化することにより、パス検出率を改善することができるパス検出装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上述した課題を解決するため、本発明に係るパス検出装置は、受信ベースバンド信号から切り出した所定のビット数を用いて相関値を検出し、該相関値の最大電力と雑音電力を求め、該雑音電力及び設定した乗算係数と前記最大電力との乗算結果に基づいてしきい値を設定し、該しきい値を用いて前記受信信号のパス検出を行うパス検出装置において、所定時間内にパスが検出されるか否かを検出するパス検出手段と、前記パス検出手段によるパス検出がない場合に、前記乗算係数または前記所定のビット数のいずれか一方、又は双方を変更する変更設定手段を設けたことを特徴とするものである。
【００２０】
このような構成によれば、受信ベースバンド信号レベルが変動した場合でも、周期的にＭＦ入力レベルを調整し乗算係数を変更することで、レベルの回復を待つことなく短区間でパスを検出することができる。
【００２１】
なお、本発明に係るパス検出装置において、所定時間内にパスが検出されない場合に、雑音電力測定出力の下限値を変更してもよい。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
実施の形態１．
図１は、実施の形態１におけるパス検出装置の構成を示すブロック図である。図１において、図７と同一符号は図７に示された対象と同一又は相当物を示しており、ここでの説明を省略する。本実施の形態では、図７の制御部１０４の代わりに制御部２０４を備えている。制御部２０４は、ＭＦ入力レベルを最適化するためビット数調整部１０１Ａへ切出し位置を出力する。また、制御部２０４は、第１の比較器１０９へ下限値を出力する。また、制御部２０４は、乗算係数を最適化し乗算器１１１Ａへ乗算係数を出力する。
【００２３】
次に、本実施の形態における制御部２０４の動作についての概略を図２を用いて説明する。図２は、制御部２０４によるパス検出制御処理を示すフローチャートである。図２に示すように、まず、累積加算用のメモリ１０７をクリアし、過去の累積加算値の影響をなくす（ステップ５０１）。次に、ビット数調整部１０１Ａへビットの切出し位置を設定し（ステップ５０２）、１０ビットで構成される受信ベースバンド信号から符号ビットを除く任意の３ビットをＭＦ入力とする。次に、第１の比較器１０９へ下限値を設定し（ステップ５０３）、乗算器１１１Ａへ乗算係数を設定し（ステップ５０４）、経過時間をカウントするカウンタを初期化し（ステップ５０５）、任意のパス検出最大時間（ＭＡＸ）を経過したか否かカウンタを調べ（ステップ５０６）、カウンタがパス検出最大時間（ＭＡＸ）内でなければ（ステップ５０６，Ｎｏ）、パス検出フラグをクリアして（ステップ５０８）、パス検出制御処理を終了する。
【００２４】
一方、ステップ５０６において、パス検出最大時間（ＭＡＸ）内であれば（ステップ５０６，Ｙｅｓ）、ＭＦ出力が平均化されるまで所定時間待つ（ステップ５０７）。ここで、所定時間は従来技術より短く、例えば２ｍｓ程度である。次に、パスが検出されたか否かを調べる（ステップ５０９）。パスが検出されたら（ステップ５０９，Ｙｅｓ）、パス検出フラグをセットし（ステップ５１０）、パス検出制御処理を終了する。
【００２５】
一方、ステップ５０９において、パスが検出されなければ（ステップ５０９，Ｎｏ）、乗算係数を変更し（ステップ５１１）、任意の周期時間経過したかカウンタを調べる。（ステップ５１２）。ここで、ステップ５１２は、カウンタ値と任意の周期との剰余を求め、剰余が０ならば任意の周期時間が経過したと判断し、剰余が０でなければ任意の周期時間が経過していないと判断する。任意の周期時間が経過していなければ（ステップ５１２，Ｎｏ）、ステップ５１５へ移行する。一方、ステップ５１２において、任意の周期時間経過していれば（ステップ５１２，Ｙｅｓ）、ＭＦ入力ビットを調整するため切出し位置を変更し（ステップ５１３）、乗算係数を再設定する（ステップ５１４）。
【００２６】
次に、メモリ１０７をクリアし（ステップ５１５）、カウンタを進め（ステップ５１６）、再び任意のパス検出最大時間（ＭＡＸ）を経過したか否かカウンタを調べる（ステップ５０６）。
【００２７】
カウンタ終了判断からカウンタを進めるまでの処理（ステップ５０６→ステップ５１６）は、ステップ５０６でカウンタがパス検出最大時間（ＭＡＸ）を経過するまでか（ステップ５０６，Ｎｏ）、またはステップ５０９でパス検出されるまで（ステップ５０９，Ｙｅｓ）、繰り返し行われる。
【００２８】
ここで、乗算係数変更（ステップ５１１）の作用について図３を用いて詳細に説明する。図３は、受信ベースバンド信号レベルがビット単位で時間的に低下していく場合における本発明のパス検出装置の乗算係数変更の作用を示す図である。図３（Ａ）において、受信ベースバンド信号は符号ビットを含む１０ビットで構成され、ＭＦ入力信号は符号ビットを含む４ビットで構成されると仮定する。また、ＭＳＢは符号ビットであり、“０”は正の符号を表し“１”は負の符号を表す。ここでは説明を簡単にするため、全て正符号としている。
【００２９】
区間Ｔ１では、８ビット目が“１”であり受信ベースバンド信号レベルが最大となるが、区間Ｔ２では、８ビット目が“０”であり受信ベースバンド信号レベルが若干低くなる。切出し位置設定（ステップ５０２）で、ＭＦ入力信号の４ビットのうち符号ビットを除く残り３ビットの切出し位置を上位３ビット（８、７、６ビット目）とすると、結果的に太枠内の４ビットがＭＦ部１０２へ入力される。
【００３０】
図３（Ｂ）は、区間Ｔ１における乗算係数設定（ステップ５０４）で乗算係数設定後のしきい値と累積加算平均出力との関係を示している。図３（Ａ）において、区間Ｔ１では受信ベースバンド信号レベルが最大であり、また、ＭＦ入力ビットの切出し位置を上位３ビットとしているためＭＦ入力レベルも最大となる。この時の累積加算平均出力も最大となり、しきい値を上回るパスのみが受信パスタイミングとなる。
【００３１】
一方、図３（Ａ）において、区間Ｔ２では受信ベースバンド信号レベルが１ビット低下しており、ＭＦ入力ビットの切出し位置を上位３ビットとしているためＭＦ入力レベルが区間Ｔ１より小さくなる。区間Ｔ２で区間Ｔ１と同じ乗算係数を使用すると、累積加算平均出力の低下により乗算結果は若干低下するが、しきい値は乗算結果に下限値比較結果を加算して生成されるため、これを上回るパスが無く受信パスタイミングは検出されない。受信パスタイミングが検出されないとき、乗算係数変更（ステップ５１１）で乗算係数を下げることによりしきい値が下がる。図３（Ｃ）は、区間Ｔ２における乗算係数を変更したしきい値と累積加算平均出力との関係を示している。図３（Ｃ）に示すように、しきい値を上回ったパスだけが受信タイミングと判定される。
【００３２】
次に、ＭＦ入力ビットの切出し位置変更（ステップ５１３）と乗算係数再設定（ステップ５１４）の作用について図４を用いて詳細に説明する。図４は、受信ベースバンド信号レベルがビット単位で時間的に低下していく場合における本発明のパス検出装置の切出し位置変更と乗算係数再設定の作用を示す図である。図４（Ａ）において、受信ベースバンド信号は符号ビットを含む１０ビットで構成され、ＭＦ入力信号は符号ビットを含む４ビットで構成されると仮定する。また、ＭＳＢは符号ビットであり、“０”は正の符号を表し“１”は負の符号を表す。ここでは説明を簡単にするため、全て正符号としている。
【００３３】
区間Ｔ１、Ｔ２では８、７ビット目が“０”であり受信ベースバンド信号レベルが低くなる。切出し位置設定（ステップ５０２）で、ＭＦ入力信号の４ビットのうち符号ビットを除く残り３ビットの切出し位置を上位３ビット（８、７、６ビット目）とすると、結果的に区間Ｔ１では太枠内の４ビットがＭＦ部１０２へ入力される。
【００３４】
図４（Ｂ）は、区間Ｔ１における乗算係数変更後のしきい値と累積加算平均出力との関係を示している。図４（Ｂ）において、区間Ｔ１では受信ベースバンド信号レベルが低いため、高い乗算係数ではパス検出されず、乗算係数変更（ステップ５１１）で乗算係数を下げると、累積加算平均出力が低いため誤ったパスを受信パスタイミングとしてしまう。そのため、乗算係数を下げすぎる前に任意の周期時間が経過してもパスが検出されない場合は、ＭＦ入力が最大レベルになるように切出し位置変更処理（ステップ５１３）でビットの切出し位置を変更する。さらに、周期時間経過前に下げた乗算係数を一旦上げる必要があるため、乗算係数を再設定する（ステップ５１４）。
【００３５】
図４（Ｃ）は、区間Ｔ２における切出し位置変更及び乗算係数再設定後のしきい値と累積加算平均出力との関係を示している。図４（Ａ）において、区間Ｔ２では、ＭＦ入力信号を受信ベースバンド信号の９、６、５、４ビット目に変更し、ＭＦ入力レベルを最大としている。よって、図４（Ｃ）に示すように累積加算平均出力も最大となる。図４（Ｃ）において、区間Ｔ２では、累積加算平均出力も最大となってパス検出が容易となり、しきい値を上回るパスのみが受信パスタイミングと判定される。
【００３６】
実施の形態２．
図５は、実施の形態２におけるパス検出装置の構成を示すブロック図である。図５において、図１と同一符号は図１に示された対象と同一又は相当物を示しており、ここでの説明を省略する。実施の形態２では、図１の制御部２０４の代わりに制御部２１４を備えており、実施の形態１において固定であった下限値を再設定できるようにしている。制御部２１４は、ＭＦ入力レベルを最適化するためビット数調整部１０１Ｂへ切出し位置を出力する。また、制御部２１４は、下限値を最適化し第１の比較器１０９Ｂへ下限値を出力する。また、制御部２１４は、乗算係数を最適化し乗算器１１１Ｂへ乗算係数を出力する。
【００３７】
次に、本実施の形態における制御部２１４の動作について図６を用いて説明する。図６に示すように、まず、累積加算用のメモリ１０７をクリアし、過去の累積加算値の影響をなくす（ステップ６０１）。次に、ビット数調整部１０１Ｂへビットの切出し位置を設定し（ステップ６０２）、１０ビットで構成される受信ベースバンド信号から符号ビットを除く任意の３ビットをＭＦ入力とする。次に、第１の比較器１０９Ｂへ下限値を設定し（ステップ６０３）、乗算器１１１Ｂへ乗算係数を設定し（ステップ６０４）、経過時間をカウントするカウンタを初期化し（ステップ６０５）、任意のパス検出最大時間（ＭＡＸ）を経過したか否かカウンタを調べ（ステップ６０６）、カウンタがパス検出最大時間（ＭＡＸ）内でなければ（ステップ６０６，Ｎｏ）、パス検出フラグをクリアして（ステップ６０８）、パス検出制御処理を終了する。
【００３８】
一方、ステップ６０６において、パス検出最大時間（ＭＡＸ）内であれば（ステップ６０６，Ｙｅｓ）、ＭＦ出力が平均化されるまで所定時間待つ（ステップ５０７）。ここで、所定時間は従来技術より短く、例えば２ｍｓ程度である。次に、パスが検出されたか否かを調べる（ステップ６０９）。パスが検出されたら（ステップ６０９，Ｙｅｓ）、パス検出フラグをセットし（ステップ６１０）、パス検出制御処理を終了する。
【００３９】
一方、ステップ６０９において、パスが検出されなければ（ステップ６０９，Ｎｏ）、乗算係数を変更し（ステップ６１１）、任意の周期時間経過したかカウンタを調べる。（ステップ６１２）。ここで、ステップ６１２は、カウンタ値と任意の周期との剰余を求め、剰余が０ならば任意の周期時間が経過したと判断し、剰余が０でなければ任意の周期時間が経過していないと判断する。任意の周期時間が経過していなければ（ステップ６１２，Ｎｏ）、ステップ６１６へ移行する。一方、ステップ６１２において、任意の周期時間経過していれば（ステップ６１２，Ｙｅｓ）、ＭＦ入力ビットを調整するため切出し位置を変更し（ステップ６１３）、下限値を再設定し（ステップ６１４）、乗算係数を再設定する（ステップ６１５）。
【００４０】
次に、メモリ１０７をクリアし（ステップ６１６）、カウンタを進め（ステップ６１７）、再び任意のパス検出最大時間（ＭＡＸ）を経過したか否かカウンタを調べる（ステップ６０６）。
【００４１】
カウンタ終了判断からカウンタを進めるまでの処理（ステップ６０６→ステップ６１７）は、ステップ６０６でカウンタがパス検出最大時間（ＭＡＸ）を経過するまでか（ステップ６０６，Ｎｏ）、またはステップ６０９でパス検出されるまで（ステップ６０９，Ｙｅｓ）、繰り返し行われる。
【００４２】
【発明の効果】
以上に詳述したように本発明によれば、受信ベースバンド信号レベルが変動した場合でも、周期的にＭＦ入力レベルを調整し乗算係数を変更することで、レベルの回復を待つことなく短区間でパスを検出することができる。
【図面の簡単な説明】
【図１】実施の形態１におけるパス検出装置の構成を示すブロック図である。
【図２】図１に示す制御部２０４によるパス検出制御処理を示すフローチャートである。
【図３】受信ベースバンド信号レベルがビット単位で時間的に低下していく場合における本発明のパス検出装置の乗算係数変更の作用を示す図である。
【図４】受信ベースバンド信号レベルがビット単位で時間的に低下していく場合における本発明のパス検出装置の切出し位置変更と乗算係数再設定の作用を示す図である。
【図５】実施の形態２におけるパス検出装置の構成を示すブロック図である。
【図６】図５に示す制御部２１４によるパス検出制御処理を示すフローチャートである。
【図７】従来のパス検出装置の構成を示すブロック図である。
【図８】図７に示すパス検出装置の出力信号を説明する図である。
【図９】図７に示す制御部１０４によるパス検出制御処理を示すフローチャートである。
【図１０】受信ベースバンド信号レベルがビット単位で時間的に低下していく時の従来のパス検出装置におけるパス検出の失敗例を示す図である。
【符号の説明】
１０１Ａ，１０１Ｂビット数調整部、１０２ＭＦ部、１０３拡散符号発生器、２０４，２１４制御部、１０５電力化回路、１０６加算器、１０７メモリ、１０８ノイズレベル測定部、１０９，１０９Ｂ第１の比較器、１１０最大値保持回路、１１１Ａ，１１１Ｂ乗算器、１１２加算器、１１３第２の比較器。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a path detection apparatus that detects a path from a received signal in a receiver of DS-CDMA (Direct Sequence-Code Division Multiple Access) system.
[0002]
[Prior art]
In a DS-CDMA receiver, a correlation peak detection (path) is performed in order to obtain a demodulation timing using only a correlation peak of a matched filter (hereinafter simply referred to as MF) output for filtering a received baseband signal. Detection) is important. However, generally, the received baseband signal fluctuates drastically under the influence of multipath fading, so the MF output also fluctuates, and furthermore, it is buried in noise, so path detection is extremely difficult.
[0003]
The operation of path detection will be described with reference to FIG. FIG. 7 is a diagram showing a circuit configuration of a conventional path detection device. In FIG. 7, generally, when the number of bits of the signal processed by the MF unit 102 is large, the circuit configuration of the MF unit 102 increases. Therefore, a small circuit configuration is realized by reducing the number of bits of the signal to be processed. It is planned to do. Therefore, the received baseband signal input to the bit number adjustment unit 101 is extracted at the bit extraction position set by the control unit 104, and the number of bits is adjusted.
[0004]
The received baseband signal with the adjusted number of bits is input to MF section 102 and despread with the spreading code output from spreading code generator 103. The MF unit 102 performs a correlation operation for one symbol time between the received baseband signal and the spread code by using a multiplier or an accumulator. If the spread code of the received baseband signal matches the phase of the spread code output from spread code generator 103, MF section 102 detects a sharp correlation peak specific to the spread code. Since the MF output has a phase rotation due to the propagation path and the information signal, the power generation circuit 105 squares the MF output to remove the phase fluctuation.
[0005]
The MF output from which the phase fluctuation is removed by the power generation circuit 105 is cumulatively averaged by the adder 106 and the memory 107. The cumulative addition average output is input to the noise level measurement unit 108. The noise level measurement unit 108 measures the noise level included in the cumulative addition average output. The noise level measurement unit 108 can be realized by a counter, for example. This counter has an initial value of 0, and is +2 if the cumulative addition average output is larger than the previous output, and is -2 if it is smaller.
[0006]
FIG. 8A is a diagram showing an example of cumulative addition average output and an example of noise level measurement output as seen on the time axis. In FIG. 8A, the noise level measurement output is an output obtained by averaging the cumulative addition average output over time, and there is no large peak fluctuation compared to the cumulative addition average output. As is clear from FIG. 8A, if the level of the noise level measurement output is changed and used as a threshold value, and only the path existing at the center exceeds the threshold value, it is determined as the reception path timing. It can be assumed that it will be possible.
[0007]
The noise level measurement output from the noise level measurement unit 108 is input to the first comparator 109 and compared with the lower limit value set by the control unit 104. The first comparator 109 compares the noise level measurement output with the lower limit value, outputs the lower limit value when the noise level measurement output is smaller than the lower limit value, and measures the noise level when the noise level measurement output is larger than the lower limit value. Output the output. An example of noise level measurement output and a lower limit comparison result are shown in FIG. In FIG. 8B, the lower limit comparison result is always greater than or equal to the lower limit.
[0008]
Further, the maximum value of the cumulative addition average output is held by the maximum value holding circuit 110. The maximum value of the cumulative addition average output is multiplied by the multiplication coefficient set by the control unit 104 by the multiplier 111. The multiplication result is added to the lower limit comparison result by the adder 112 and generated as a threshold value. An example of lower limit comparison results and an example of threshold values are shown in FIG. Since the noise level measurement output does not have a large peak fluctuation, and the cumulative addition average output has a large peak fluctuation, the multiplication coefficient is more dominant than the lower limit value as an element for determining the threshold value.
[0009]
The cumulative addition average output is compared with a threshold value by the second comparator 113, and the cumulative addition average output exceeding the threshold value is determined as the reception path timing. An example of threshold values and an example of cumulative addition average output are shown in FIG. As is clear from FIG. 8D, only the cumulative average output exceeding the threshold value is determined as the reception path timing. The determined reception path timing is output to the control unit 104.
[0010]
Next, the operation of the control unit 104 will be described with reference to FIG. FIG. 9 is a flowchart showing path detection control processing by the control unit 104. As shown in FIG. 9, first, the control unit 104 clears the memory 107 for cumulative addition averaging, and eliminates the influence of past cumulative addition values (step 301). Next, the control unit 104 sets the bit extraction position to the bit number adjustment unit 101 (step 302), sets the lower limit value to the first comparator 109 (step 303), and sets the multiplication coefficient to the multiplier 111. Set (step 304). Then, the control unit 104 waits for a long period (for example, 40 ms) for averaging so as to suppress noise included in the MF output and absorb fading fluctuations in the MF output (step 305). ).
[0011]
After waiting for averaging, the control unit 104 receives the reception path timing from the second comparator 113, determines whether a path is detected (step 306), and if a path is detected (Yes in step 306). Then, the path detection flag is set (step 307), and the path detection control process is terminated. On the other hand, if no path is detected in step 306 (No in step 306), the path detection flag is cleared (step 308), and the path detection control process is terminated.
[0012]
[Problems to be solved by the invention]
However, in the conventional path detection device described above, when the level of the received baseband signal fluctuates due to fading fluctuation, for example, when the level fluctuates and becomes low, the MF input level adjusted for the number of bits also becomes low, It is difficult to obtain a correlation peak with MF output. In addition, although the threshold value is slightly lowered due to the lowering of the level, there is a problem that path detection becomes extremely difficult because the multiplication coefficient is kept high.
[0013]
The operation when the reception baseband signal level varies will be described with reference to FIG. FIG. 10 is a diagram showing an example of path detection failure in the conventional path detection device when the received baseband signal level is temporally lowered in bit units. In FIG. 10A, it is assumed that the received baseband signal is composed of 10 bits including a sign bit, and the MF input signal is composed of 4 bits including a sign bit. MSB is a sign bit, “0” represents a positive sign, and “1” represents a negative sign. Here, in order to simplify the description, all are positive signs.
[0014]
In section T1, the 8th bit is “1” and the received baseband signal level is maximum, but in section T2, the 8th and 7th bits are “0” and the received baseband signal level is low. Assuming that the remaining 3 bits of the MF input signal, excluding the sign bit, are the upper 3 bits (8th, 7th and 6th bits), the 4 bits in the bold frame are input to the MF unit 102 as a result. The
[0015]
Here, FIG. 10B shows the relationship between the threshold value after setting the multiplication coefficient and the cumulative addition average output in the section T1. In FIG. 10A, the received baseband signal level is maximum in the section T1, and the MF input bit cut-out position is the upper 3 bits, so the MF input level is also maximum. At this time, the cumulative addition average output is also maximized, and only the path exceeding the threshold is the reception path timing.
[0016]
On the other hand, FIG. 10C shows the relationship between the threshold value after setting the multiplication coefficient and the cumulative addition average output in the section T2. In FIG. 10A, in the section T2, the reception baseband signal level is lowered, and the MF input bit extraction position is set to the upper 3 bits, so that the MF input level becomes extremely small. As shown in FIG. 10C, when the cumulative addition average output decreases, the multiplication result slightly decreases even if the multiplication coefficient is fixed, but the threshold value is generated by adding the lower limit comparison result to the multiplication result. Therefore, there is no path exceeding this, and the reception path timing is not detected.
[0017]
Conventionally, instability of path detection due to such level fluctuations has been avoided by averaging a long section (for example, about 40 ms). However, since it is a long section, it takes time and the level does not recover during averaging. In this case, there was a problem that the path could not be detected.
[0018]
The present invention has been made in view of the above-described problems, and a path detection apparatus capable of improving the path detection rate by optimizing the MF input level and the multiplication coefficient when the reception baseband signal level fluctuates. The purpose is to provide.
[0019]
[Means for Solving the Problems]
In order to solve the above-described problem, a path detection apparatus according to the present invention detects a correlation value using a predetermined number of bits cut out from a received baseband signal, obtains the maximum power and noise power of the correlation value, and In a path detection apparatus that sets a threshold value based on a noise power and a multiplication result of a set multiplication coefficient and the maximum power, and detects a path of the received signal using the threshold value, a path is detected within a predetermined time. Path detection means for detecting whether or not a signal is detected, and change setting means for changing either or both of the multiplication coefficient and the predetermined number of bits when no path detection is performed by the path detection means. It is characterized by providing.
[0020]
According to such a configuration, even when the reception baseband signal level fluctuates, a path is detected in a short section without waiting for level recovery by periodically adjusting the MF input level and changing the multiplication coefficient. be able to.
[0021]
In the path detection device according to the present invention, the lower limit value of the noise power measurement output may be changed when a path is not detected within a predetermined time.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
Embodiment 1 FIG.
FIG. 1 is a block diagram illustrating a configuration of the path detection apparatus according to the first embodiment. 1, the same reference numerals as those in FIG. 7 denote the same or corresponding parts as those in FIG. 7, and the description thereof will be omitted here. In this embodiment, a control unit 204 is provided instead of the control unit 104 of FIG. The control unit 204 outputs the extraction position to the bit number adjustment unit 101A in order to optimize the MF input level. Further, the control unit 204 outputs a lower limit value to the first comparator 109. Further, the control unit 204 optimizes the multiplication coefficient and outputs the multiplication coefficient to the multiplier 111A.
[0023]
Next, an outline of the operation of the control unit 204 in the present embodiment will be described with reference to FIG. FIG. 2 is a flowchart showing path detection control processing by the control unit 204. As shown in FIG. 2, first, the cumulative addition memory 107 is cleared to eliminate the influence of past cumulative addition values (step 501). Next, the bit extraction position is set to the bit number adjustment unit 101A (step 502), and any 3 bits excluding the sign bit from the 10-bit received baseband signal are set as MF inputs. Next, a lower limit value is set in the first comparator 109 (step 503), a multiplication coefficient is set in the multiplier 111A (step 504), a counter for counting elapsed time is initialized (step 505), and an arbitrary value is set. A counter is checked to determine whether the maximum path detection time (MAX) has elapsed (step 506). If the counter is not within the maximum path detection time (MAX) (step 506, No), the path detection flag is cleared (step 506). 508), the path detection control process is terminated.
[0024]
On the other hand, if it is within the maximum path detection time (MAX) in step 506 (step 506, Yes), a predetermined time is waited until the MF outputs are averaged (step 507). Here, the predetermined time is shorter than the prior art, for example, about 2 ms. Next, it is checked whether or not a path has been detected (step 509). If a path is detected (step 509, Yes), a path detection flag is set (step 510), and the path detection control process is terminated.
[0025]
On the other hand, if no path is detected at step 509 (step 509, No), the multiplication coefficient is changed (step 511), and the counter is checked to see if any period has elapsed. (Step 512). Here, in step 512, a remainder between the counter value and an arbitrary period is obtained. If the remainder is 0, it is determined that an arbitrary period time has elapsed. If the remainder is not 0, an arbitrary period time has not elapsed. Judge. If the arbitrary cycle time has not elapsed (step 512, No), the process proceeds to step 515. On the other hand, if an arbitrary period of time has elapsed in step 512 (step 512, Yes), the cutout position is changed to adjust the MF input bit (step 513), and the multiplication coefficient is reset (step 514).
[0026]
Next, the memory 107 is cleared (step 515), the counter is advanced (step 516), and the counter is checked again whether an arbitrary maximum path detection time (MAX) has elapsed (step 506).
[0027]
The processing from the end of the counter until the counter is advanced (step 506 → step 516) is until the counter passes the maximum path detection time (MAX) in step 506 (step 506, No) or the path is detected in step 509. (Step 509, Yes), the process is repeated.
[0028]
Here, the operation of changing the multiplication coefficient (step 511) will be described in detail with reference to FIG. FIG. 3 is a diagram showing the operation of changing the multiplication coefficient of the path detection apparatus of the present invention when the received baseband signal level is temporally lowered in bit units. In FIG. 3A, it is assumed that the received baseband signal is composed of 10 bits including a sign bit, and the MF input signal is composed of 4 bits including a sign bit. MSB is a sign bit, “0” represents a positive sign, and “1” represents a negative sign. Here, in order to simplify the description, all are positive signs.
[0029]
In section T1, the 8th bit is “1” and the received baseband signal level is maximum, but in section T2, the 8th bit is “0” and the received baseband signal level is slightly lower. In the cutout position setting (step 502), if the remaining 3 bits of the 4 bits of the MF input signal, excluding the sign bit, are set to the upper 3 bits (8th, 7th and 6th bits), the result is within the bold frame. Four bits are input to the MF unit 102.
[0030]
FIG. 3B shows the relationship between the threshold value after setting the multiplication coefficient in the multiplication coefficient setting (step 504) in the section T1 and the cumulative addition average output. In FIG. 3A, the received baseband signal level is maximum in the section T1, and the MF input level is also maximum because the cut-out position of the MF input bits is the upper 3 bits. At this time, the cumulative addition average output is also maximized, and only the path exceeding the threshold is the reception path timing.
[0031]
On the other hand, in FIG. 3A, the reception baseband signal level is lowered by 1 bit in the section T2, and the MF input level is lower than that in the section T1 because the cut-out position of the MF input bits is the upper 3 bits. If the same multiplication coefficient as that of the section T1 is used in the section T2, the multiplication result slightly decreases due to a decrease in the cumulative addition average output, but the threshold value is generated by adding the lower limit comparison result to the multiplication result. There are no more paths and no receive path timing is detected. When the reception path timing is not detected, the threshold value is lowered by lowering the multiplication coefficient by changing the multiplication coefficient (step 511). FIG. 3C shows the relationship between the threshold value obtained by changing the multiplication coefficient in the section T2 and the cumulative addition average output. As shown in FIG. 3C, only the path exceeding the threshold is determined as the reception timing.
[0032]
Next, the operation of changing the MF input bit extraction position (step 513) and resetting the multiplication coefficient (step 514) will be described in detail with reference to FIG. FIG. 4 is a diagram showing the effects of changing the cut-out position and resetting the multiplication coefficient of the path detection apparatus of the present invention when the received baseband signal level is temporally lowered in bit units. In FIG. 4A, it is assumed that the received baseband signal is composed of 10 bits including a sign bit, and the MF input signal is composed of 4 bits including a sign bit. MSB is a sign bit, “0” represents a positive sign, and “1” represents a negative sign. Here, in order to simplify the description, all are positive signs.
[0033]
In the sections T1 and T2, the eighth and seventh bits are “0”, and the reception baseband signal level is low. In the cutout position setting (step 502), if the remaining 3 bits of the 4 bits of the MF input signal, excluding the sign bit, are set to the upper 3 bits (8th, 7th and 6th bits), the result is thicker in the section T1. Four bits within the frame are input to the MF unit 102.
[0034]
FIG. 4B shows a relationship between the threshold value after the multiplication coefficient change and the cumulative addition average output in the section T1. In FIG. 4B, since the received baseband signal level is low in the section T1, a path is not detected with a high multiplication coefficient, and if the multiplication coefficient is lowered by changing the multiplication coefficient (step 511), the cumulative addition average output is low, which is erroneous. The received path is used as the reception path timing. Therefore, if a path is not detected even after an arbitrary period of time elapses before the multiplication coefficient is lowered too much, the bit cutout position is changed by the cutout position changing process (step 513) so that the MF input becomes the maximum level. . Furthermore, since it is necessary to once raise the multiplication coefficient lowered before the lapse of the cycle time, the multiplication coefficient is reset (step 514).
[0035]
FIG. 4C shows the relationship between the threshold value after cumulative position change and resetting of the multiplication coefficient in section T2 and the cumulative average output. 4A, in the section T2, the MF input signal is changed to the 9, 6, 5, and 4th bits of the received baseband signal, and the MF input level is maximized. Therefore, as shown in FIG. 4C, the cumulative addition average output is also maximized. In FIG. 4C, in the section T2, the cumulative addition average output is also maximized to facilitate path detection, and only the path exceeding the threshold is determined as the reception path timing.
[0036]
Embodiment 2. FIG.
FIG. 5 is a block diagram illustrating a configuration of the path detection apparatus according to the second embodiment. 5, the same reference numerals as those in FIG. 1 denote the same or corresponding parts as those in FIG. 1, and the description thereof is omitted here. In the second embodiment, a control unit 214 is provided instead of the control unit 204 in FIG. 1 so that the lower limit value that has been fixed in the first embodiment can be reset. The control unit 214 outputs the extraction position to the bit number adjustment unit 101B in order to optimize the MF input level. Further, the control unit 214 optimizes the lower limit value and outputs the lower limit value to the first comparator 109B. In addition, the control unit 214 optimizes the multiplication coefficient and outputs the multiplication coefficient to the multiplier 111B.
[0037]
Next, the operation of the control unit 214 in the present embodiment will be described with reference to FIG. As shown in FIG. 6, first, the cumulative addition memory 107 is cleared to eliminate the influence of past cumulative addition values (step 601). Next, the bit extraction position is set to the bit number adjustment unit 101B (step 602), and any 3 bits excluding the sign bit from the 10-bit received baseband signal are used as the MF input. Next, a lower limit value is set in the first comparator 109B (step 603), a multiplication coefficient is set in the multiplier 111B (step 604), and a counter for counting elapsed time is initialized (step 605). A counter is checked to determine whether the maximum path detection time (MAX) has elapsed (step 606). If the counter is not within the maximum path detection time (MAX) (step 606, No), the path detection flag is cleared (step 606). 608), the path detection control process is terminated.
[0038]
On the other hand, if it is within the maximum path detection time (MAX) in step 606 (step 606, Yes), a predetermined time is waited until the MF outputs are averaged (step 507). Here, the predetermined time is shorter than the prior art, for example, about 2 ms. Next, it is checked whether or not a path has been detected (step 609). If a path is detected (step 609, Yes), a path detection flag is set (step 610), and the path detection control process is terminated.
[0039]
On the other hand, if no path is detected in step 609 (step 609, No), the multiplication coefficient is changed (step 611), and the counter is checked to see if an arbitrary period of time has elapsed. (Step 612). Here, in step 612, a remainder between the counter value and an arbitrary period is obtained. If the remainder is 0, it is determined that an arbitrary period time has elapsed. If the remainder is not 0, an arbitrary period time has not elapsed. Judge. If an arbitrary cycle time has not elapsed (step 612, No), the process proceeds to step 616. On the other hand, in step 612, if an arbitrary period of time has elapsed (step 612, Yes), the cutting position is changed to adjust the MF input bit (step 613), and the lower limit value is reset (step 614). The multiplication coefficient is reset (step 615).
[0040]
Next, the memory 107 is cleared (step 616), the counter is advanced (step 617), and the counter is checked again whether an arbitrary maximum path detection time (MAX) has elapsed (step 606).
[0041]
The processing from the end of the counter until the counter is advanced (step 606 → step 617) is until the counter passes the maximum path detection time (MAX) in step 606 (step 606, No), or the path is detected in step 609. (Step 609, Yes), the process is repeated.
[0042]
【The invention's effect】
As described above in detail, according to the present invention, even when the reception baseband signal level fluctuates, the MF input level is periodically adjusted and the multiplication coefficient is changed, so that a short interval can be obtained without waiting for level recovery. Can detect the path.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a path detection apparatus according to a first embodiment.
FIG. 2 is a flowchart showing a path detection control process by a control unit 204 shown in FIG.
FIG. 3 is a diagram showing an operation of changing a multiplication coefficient of the path detection apparatus of the present invention when a reception baseband signal level is temporally reduced in units of bits.
FIG. 4 is a diagram showing the effects of changing the cut-out position and resetting the multiplication coefficient of the path detection apparatus of the present invention when the received baseband signal level decreases with time in units of bits.
FIG. 5 is a block diagram illustrating a configuration of a path detection apparatus according to a second embodiment.
6 is a flowchart showing path detection control processing by a control unit 214 shown in FIG.
FIG. 7 is a block diagram showing a configuration of a conventional path detection apparatus.
8 is a diagram for explaining an output signal of the path detection device shown in FIG. 7;
9 is a flowchart showing a path detection control process by the control unit 104 shown in FIG.
FIG. 10 is a diagram showing an example of path detection failure in a conventional path detection apparatus when the received baseband signal level is temporally lowered in bit units.
[Explanation of symbols]
101A, 101B Bit number adjustment unit, 102 MF unit, 103 spreading code generator, 204, 214 control unit, 105 power generation circuit, 106 adder, 107 memory, 108 noise level measurement unit, 109, 109B first comparator 110 maximum value holding circuit, 111A, 111B multiplier, 112 adder, 113 second comparator.

Claims

A correlation value between a predetermined number of bits cut out from a received baseband signal and a spreading code is detected, a maximum power and a noise power of the correlation value are obtained, and a multiplication result of the noise power and a set multiplication coefficient and the maximum power In the path detection device that sets a threshold value based on the correlation value and detects the path of the received signal by comparing the correlation value with the threshold value ,
Path detection means for detecting whether a path is detected within a predetermined time; and
A path detection apparatus comprising: a change setting unit that changes either or both of the multiplication coefficient and the predetermined number of bits when no path is detected by the path detection unit.