JP4512121B2 - ショットキーバリアダイオードの製造方法およびショットキーバリアダイオード - Google Patents

Description

本発明は、ショットキーバリアダイオードの製造方法に関するものである。特に、大電力用のショットキーバリアダイオードを形成する場合に好適となる製造方法に関するものである。

従来から、金属と半導体の接触によって生じる電位障壁を整流作用に利用したショットキーバリアダイオード（以下、ＳＢＤ）は、高速スイッチングや高周波の周波数変換、検波等に用いられている。

図１０に従来のＳＢＤの構造を示す。（ａ）は上面図、（ｂ）は（ａ）のＣ−Ｃ’断面図である。厚みＴｓが２００μｍ程度のｎ^＋型のサブストレート層１（以下、サブ層１）にｎ⁻型エピタキシャル成長層２（以下、エピ層２）を５．０μｍ程度積層した半導体基板を用い、エピ層２表面には表面保護のために酸化膜等の絶縁層４を形成する。絶縁層４の一部を除去し、その部分にバリアメタル５を設ける。このバリアメタル５は例えばＭｏやＴｉ等であり、これによりバリアメタル５とエピ層２が接触する領域はショットキーコンタクト領域１０となる。ショットキーコンタクト領域１０の最外周には、所定の耐圧を確保するためｐ^＋型不純物を拡散したガードリング３が設けられる。基板上面にはバリアメタル５の全面を覆うＡｌ等よりなるアノード電極６を設け、基板下面にはカソード電極７を設ける。

図１０に示す構造を持ったＳＢＤに、順方向に電流を流せば、エピ層２中の多数のキャリアがバリアメタル５に移動して、直ちに通電する。しかし、逆方向に流そうとしても、エピ層２中の多数のキャリアはサブ層１方向に移動して空乏層が広がるのみで通電しない。ＳＢＤはこの性質と多数キャリアで動作するので、ＰＮ接合ダイオードよりも順方向電圧（以下、ＶＦ）が低く、逆方向回復時間が短いので高速なスイッチング動作を可能とする。

近年では消費電力の軽減等の目的で、さらにＳＢＤのＶＦを低減することが要求されている。例えば、特許文献１等には、エピ層の厚さｔｅを薄く形成することでＶＦを低減する方法を提案されている。
特開２０００−３３２２６６号公報

しかし、大電力用のＳＢＤを形成する場合には、大電流を流すためにチップサイズを大きくして、大きなショットキーコンタクト面積を得る必要がある。図１１に従来の大チップＳＢＤのエピ厚によるＶＦ特性の変化を示す。チップサイズはその一辺Ｌが２．０ｍｍであり、バリアメタルはＭｏである。図１１から明らかなように、エピ層２の厚さを５．０μｍから４．０μｍに薄く形成しても、ＶＦ特性にほとんど変化が見られない。

ここで、ＳＢＤのＶＦを検証すると、ＳＢＤのＶＦは、（１）ショットキー障壁ΦＢｎ、（２）エピ層とサブ層の電気抵抗、（３）ボンディングワイヤのなどのファクターにより成り立っていると考えられる。図１２に図１１のＳＢＤの順方向電流（ＩＦ）に対するＶＦ寄与率を示す。各寄与率は、以下の数式で求められる。ここで、数式中の各文字は以下を表す。
Ａ：ショットキー面積、ρｅ：エピ層比抵抗、ρｓ：サブ層比抵抗、ｔｅ：エピ層の厚さ、Δｔ：エピ層の這い上がり分、ｔｓ：サブストレート厚、Ａｐ：ペレット面積、ＩＦ：順方向電流、Ｗ：ワイヤー断面積、Ｗｔ：ワイヤー長さ、Ｗρ：ワイヤー比抵抗、ΦＢｎ：ショットキー障壁、ｋ：ボルツマン定数、Ｔ：使用温度（絶対温度）、ｑ：電子の電荷量、Ａ^＊：リチャードソン定数

数１〜数３は各ファクター起因のＶＦ値を算出する式であり、数４はＶＦ寄与率の算出式である。なお、数１はショットキー障壁ΦＢｎ、数２はエピ層とサブ層、数３はワイヤーについての数式である。また、エピ層の這い上がりΔｔは通常無視できる範囲である。そこで、エピ層の這い上がりΔｔが無視できる場合、数２は以下の数５、数６に分解して書き直すことができる。数５はエピ層、数６はサブ層についての式となる。

図１２から明らかなように、ＩＦが高くなるにしたがってΦＢｎの寄与率は低下し、エピ層の寄与率が高くなる傾向がある。しかし、高ＩＦ領域においてもエピ層の寄与率はΦＢｎの寄与率よりも低く、依然としてΦＢｎの影響が支配的であることがわかる。したがって、大電力用の大チップＳＢＤでは、従来から用いられているエピ層を薄くする方法だけでは効果的にＶＦを低減できなかった。

また、従来のＳＢＤでは、バリアメタルの材質を変更することによってＳＢＤの特性を変化させる方法が用いられてきた。大チップにおいて支配的なΦＢｎは、使用されるバリアメタル材の固有の仕事関数Φｍと半導体の電子親和力χによって決まる。例えば、仕事関数Φｍの高いバリアメタル材を用いるほどΦＢｎも高くなる。そこで、低Φｍ／低ΦＢｎのバリアメタルを用いることでＶＦ値を下げることが可能となる。

しかし一方で、原則的にＳＢＤはＶＦと逆方向漏れ電流（以下、ＩＲ）がトレードオフの関係にあり、ＶＦを小さくすればＩＲが大きくなり、逆にＩＲを小さくすればＶＦが大きくなってしまうという問題を有する。

図１３はバリアメタル材別のＳＢＤの特性図で、（ａ）に順方向特性、（ｂ）に逆方向特性を示す。図１３に例示するＴｉとＭｏは一般的に用いられるバリアメタル材であり、それぞれのΦＢｎは、Ｔｉが０．５２ｅＶ、Ｍｏが０．６７ｅＶである。図１３から明らかなように、Ｍｏに比べてＴｉはＶＦを低くすることができる。しかし、Ｔｉの逆方向特性はＭｏよりも大幅に悪化してしまう。したがって、バリアメタル材の変更では、逆方向特性を維持したまま順方向特性を向上させることは困難であった。

そこで本発明は、大電力用ＳＢＤにおいて逆方向特性を悪化させることなく、順方向特性を向上させる製造方法を提供することを目的とする。

上記課題を解決するために本発明のショットキーバリアダイオードの製造方法は、
第１導電型の第１の半導体領域の上に、その厚みが２．０〜４．０μｍで不純物濃度が第１の半導体領域よりも低い同一導電型の第２の半導体領域を積層した構造を持つ、半導体基板を形成する工程と、
半導体基板の上面側から第２の半導体領域の所定の位置に第２導電型の不純物を注入してガードリングを形成する工程と、
ガードリングで囲まれた第２の半導体領域を一辺が０．１〜０．５ｍｍの複数の単位領域に分割し、各単位領域内に、第１導電型のショットキーコンタクト領域とショットキーコンタクト領域を囲む第２導電型の素子分割領域とを形成する工程と、
ショットキーコンタクト領域を除く半導体基板の上面に絶縁層を形成する工程と、
ショットキーコンタクト領域のそれぞれの上面に、ショットキーコンタクト領域との間でショットキーコンタクトを生じるバリアメタルを形成する工程と、
半導体基板の上面側に、すべてのバリアメタルと電気的に接続される第１の電極を形成する工程と、
半導体基板の下面側に、第１の半導体領域と電気的に接続される第２の電極を形成する工程と、
を具備することを特徴とする。

本発明のショットキーバリアダイオードの製造方法は、大電力用の大チップＳＢＤにおいて、ＳＢＤのショットキーコンタクト領域を素子分割領域によってコンタクト面積の小さい単位領域（以下、ペレット）に分割すると、高ＩＦ領域においてΦＢｎのＶＦ寄与率は減少し、エピ層のＶＦ寄与率が上昇する現象を利用するものである。これによって、エピ層を薄く形成する方法と複数のペレットに分割する方法とを組み合わせることによって、大チップのＳＢＤにおいても効果的にＶＦを低減することが可能になる。

一方、ＩＲはΦＢｎとショットキーコンタクト面積によって決定される。素子を複数のペレットに分割しても合計したショットキーコンタクト領域の面積に大差がない場合には、逆方向特性に対して影響しにくい。以上より、本発明の方法を用いれば逆方向特性を悪化させずに順方向特性を向上させることが可能である。

本発明のショットキーバリアダイオードの製造方法について、図面を参照しながら説明する。図１に本発明のＳＢＤの構造を示し、（ａ）は上面図、（ｂ）は図１のＡ−Ａ’断面図である。

本発明のＳＢＤの製造方法は、ｎ^＋型（第１導電型で高不純物濃度）のサブ層１（第１の半導体領域）の主面の一方にエピタキシャル成長法等によってｎ⁻型（第１導電型で低不純物濃度）のエピ層２（第２の半導体領域）が形成された半導体基板を用いる。エピ層２の厚みｔｅは通常よりも薄く、２．０〜４．０μｍ程度の厚みで形成する。エピ層２表面から周知の方法でＰ型不純物（第２導電型の不純物。例えば、ホウ素）を選択的に拡散して、枠状のＰ^＋型のガードリング３を形成する。ガードリング３に囲まれたエピ層２をその一辺Ｌｐが０．１〜０．５ｍｍ程度の複数のペレット９に分割し、各ペレット９の内側にＰ^＋型の素子分割領域８を形成する。素子分割領域８に囲まれた領域のエピ層２部分がショットキーコンタクト領域１０となる。なお、素子分割領域８が形成されると、その分だけＳＢＤのショットキーコンタクト面積は減少するので、素子分割領域８の太さは細い方が好ましく、２．０〜８．０μｍ程度で形成する。

エピ層２表面に表面保護の酸化膜等の絶縁層４を形成し、ショットキーコンタクト領域１０上の絶縁層４は除去する。絶縁層４の除去された開口部にバリアメタル５（例えば、Ｍｏ）を形成し、エピ層２とショットキーコンタクトさせる。その上に、さらにＡｌ等を蒸着させてアノード電極６（第１の電極）を形成する。サブ層１の他方の表面にＡｌ等を蒸着させてカソード電極７（第２の電極）を形成する。

上記のような構成におけるＶＦ低減の原理と有効範囲について図２〜図４を参照しながら説明する。

本発明のＳＢＤの製造方法は、上記にあるようにエピ層２を通常よりも薄く形成することとショットキーコンタクト領域をＰ^＋型の素子分割領域８によって分割することを特徴としている。

すなわち、エピ層２を薄くするとＳＢＤのＶＦを低減できる。しかし、チップサイズが大きい場合、エピ層２を薄くしただけだと、ＶＦ低減の効果は非常に限定的なものとなってしまう。

一方、ショットキーコンタクト領域をＰ^＋型の素子分割領域８によって複数のペレット９に分割すると各ファクターのＶＦ寄与率が変化する。具体的には、ΦＢｎの寄与率が低くなり、エピ層の寄与率が高くなる。そこで、この２つの特徴を組み合わせることによって、大チップのＳＢＤのＶＦを低減するという目的を達成するようにしたのが本発明である。

本発明のＳＢＤの製造方法のペレットのサイズに関して説明する。図２にペレットサイズ別のエピ層のＶＦ寄与率、図３に同試料の順方向特性を示す。図２、図３中の各凡例は、チップの一辺の長さＬ（以下、チップサイズと呼ぶ）を２．０ｍｍとし、エピ層の厚みｔｅを４．０μｍとして条件を揃えた上で、ペレットの一辺の長さＬｐ（以下、ペレットサイズと呼ぶ）を０．０５ｍｍ、０．１ｍｍ、０．５ｍｍとしたＳＢＤを示している。なお、比較用に従来の分割なしのＳＢＤも併記している。

図２、図３から明らかなように、ペレットサイズを小さくするにしたがって、エピ層のＶＦ寄与率は向上し、高ＩＦ領域においてＶＦが低減する。ここで、０．０５ｍｍと０．１ｍｍを比較すると、高ＩＦ領域においてはほぼ同程度にＶＦが低減されている。ペレットサイズを小さくすると素子分割領域８の面積が増加し、それに伴ってＳＢＤのショットキーコンタクト面積が減少してしまい好ましくない。したがって、ペレットのサイズは０．１ｍｍ程度まで小さくすれば十分である。

また、ペレットサイズを０．５ｍｍにした場合、エピ層の厚みを５．０μｍから４．０μｍに薄くすると、高ＩＦ領域においてＶＦを約１５％低減できる。ちなみに、従来の構造では、エピ層の厚みを５．０μｍから４．０μｍに薄くすると、高ＩＦ領域にでのＶＦは約５％低減される。これは、従来構造の約３倍の低減率であり、０．５ｍｍ程度のペレットサイズでもＶＦを十分に低減する効果を有するといえる。

したがって、本発明においては、ペレットサイズを０．１ｍｍ〜０．５ｍｍ程度で実施することが望ましい。また、現在の技術精度や素子分割領域によるショットキーコンタクト面積の減少を加味すれば、０．３ｍｍ程度での実施が更に好ましい。

次に、本発明の好適なチップサイズについて説明する。図４にチップサイズ別のＶＦ値係数ａ、ｂを示す。ここに示すＶＦ値係数ａ、ｂは、エピ層の厚さｔｅが５．０μｍ、ショットキーコンタクト領域を分割していないＳＢＤのＩＦ＝１０ＡのＶＦ値（ＶＦ_１）を基準（１．０）としている。ＶＦ値係数ａは、エピ層の厚さｔｅを５．０μｍから４．０μｍに薄くしたときに、そのＶＦ値（ＶＦ_２）がどの程度の値になるか（小さくなるか）を表している。一方、ＶＦ値係数ｂは、ショットキーコンタクト領域をペレットサイズ０．１ｍｍに分割したときに、そのＶＦ値（ＶＦ_３）がどの程度の値になるか（小さくなるか）を表している（但し、エピ層の厚さｔｅは４．０μｍ）。

各ＶＦ値と各ＶＦ値係数の関係を式で表すと、｛ＶＦ _３ ＝ｂ・ＶＦ_２＝ａｂ・ＶＦ _１ ｝となっており、ＶＦ値係数ａは、エピ層の厚さの変更によるＶＦへの影響を示し、ｂはショットキーコンタクト領域を分割することによるＶＦへの影響を示すものとなっている。ここで、ａが１．０より小さいほどエピ層の厚さの変更がＶＦ値を低くすることに有効であり、ｂが１．０より小さいほどショットキーコンタクト領域を分割することがＶＦ値を低くすることに有効であることを意味している。

図４から明らかなように、チップサイズが大きくなるほど、ａは大きく、ｂは小さくなる。すなわち、チップサイズが大きくなるにつれて、エピ層の厚さを変更することによるＶＦ値低減効果は小さくなり、ショットキーコンタクト領域を分割することによるＶＦ値低減効果は大きくなる。

チップサイズが１．０ｍｍ以下の場合、ｂよりもａの方が小さい。これは、ショットキーコンタクト領域を分割するよりもエピ層の厚さを変更する方がＶＦ値への影響が大きいことを示す。したがって、本発明の製造方法を適用しなくても、エピ層の厚さを変更することで十分にＶＦ値を低減できる。

しかし、チップサイズが１．５ｍｍ以上の場合では、ａよりもｂの方が小さく、ショットキーコンタクト領域を分割することの方がエピ層の厚さを変更することよりもＶＦ値への影響が大きくなる。１．５ｍｍ以上のチップサイズのＳＢＤにおいては、エピ層の厚さを変更することのみでは十分にＶＦ値を低減できない。そこで、ショットキーコンタクト領域を分割する本発明の製造方法を適用すれば、ＶＦを十分に低減することができる。

以上より、本発明のＳＢＤの製造方法は１．５ｍｍ以上のチップサイズのＳＢＤに対して実施するのが好ましい。

本発明のショットキーバリアダイオードの製造方法の第１の実施例について、図面を参照しながら説明する。図１は、本発明の第１実施例の構造を示し、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。第１の実施例ににおいては、チップの一辺Ｌが２．０ｍｍ、エピ層の厚みｔｅが４．０μｍ、ペレットの一辺Ｌｐが０．３ｍｍのＳＢＤについて説明する。

まず、第１の実施例のＳＢＤの製造方法は、厚さＴｓが２００μｍ程度のｎ^＋型のサブ層１の主面の一方にエピタキシャル成長法等によってｎ⁻型のエピ層２が形成された半導体基板を用いる。エピ層２の厚みｔｅは４．０μｍ程度とする。エピ層２表面にマスクを形成して、Ｐ型不純物を選択的に拡散して、所望の位置に枠状のＰ^＋型のガードリング３を形成する。ガードリング３に囲まれるエピ層２の領域はチップの面積の８５％以上であることが好ましい。

ガードリング３に囲まれたエピ層２の領域をその一辺が０．３ｍｍ程度の３６個のペレット９に分割し、ペレット９の内側に枠状のＰ^＋型の素子分割領域８を形成する。ガードリング３と素子分割領域８は同時に形成しても良い。素子分割領域８に囲まれた領域のエピ層２部分がショットキーコンタクト領域１０となる。

エピ層２表面に表面保護の酸化膜等の絶縁層４を形成し、ショットキーコンタクト領域１０の絶縁層４を除去する。絶縁層４の除去された開口部にＭｏのバリアメタル５を形成し、エピ層２とショットキーコンタクトさせる。その上に、Ａｌを蒸着させてアノード電極６を形成する。複数のバリアメタル５とアノード電極６は接触している。サブ層１の他方の表面にＡｌを蒸着させてカソード電極７を形成する。

図５に本発明の実施例の順方向電流（ＩＦ）に対するＶＦ寄与率を示す。図５から明らかなように、従来例と比較して本実施例では、高ＩＦ領域においてΦＢｎの寄与率が低くなり、ΦＢｎに代わってエピ層の寄与率が支配的になる。本実施例ではＩＦが１０Ａになると、エピ層の寄与率は９０％程度まで上昇する。

図６に本実施例の順方向特性を示す。比較のために、従来のＳＢＤ（分割なし）の順方向特性も同時に示す。図６から明らかなように、本実施例は従来例と比較して、高ＩＦ領域においてＶＦが大きく低減している。ここで、図７に本実施例のＳＢＤの低減率を示す。図７から明らかなように、本実施例ではエピ層のＶＦ寄与率の変化に連動して高ＩＦ領域において大きくＶＦ低減率が増大する。大電力用のＳＢＤが通常使用される５Ａ付近では、従来構造ではＶＦを３％程度しか低減できなかったが、本実施例では１７％程度低減される。図８に本実施例の逆方向特性を示す。図８から明らかなように、本実施例のような構造の場合、逆方向特性は悪化しない。

図９に第２の実施例の構造を示した。図９中の（ａ）は上面図、（ｂ）は（ａ）のＢ−Ｂ’断面図である。第２の実施例は、第１の実施例と素子分割領域８が格子状に形成される点が異なる。それ以外の製造方法や効果については第１の実施例と同様である為割愛する。

図９のように、素子分離領域８を格子状に形成した場合、第１の実施例よりも素子分割領域８の面積が少なくなる為、ショットキーコンタクト面積の減少が少ないといった利点がある。

本発明のＳＢＤの構造を示す図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。 ペレットサイズ別のエピ層のＶＦ寄与率を示す図である。 図２の順方向特性を示す図である。 チップサイズ別のＶＦ値係数ａ、ｂを示す図。 第１の実施例の順方向電流（ＩＦ）に対するのＶＦ寄与率を示す図である。 第１の実施例の順方向特性を示す図である。 第１の実施例のＶＦ低減率を示す図である。 第１の実施例の逆方向特性を示す図である。 第２の実施例の構造を示す図であり、（ａ）は上面図、（ｂ）は（ａ）のＢ−Ｂ’断面図である。 従来のＳＢＤの構造を示す図であり、（ａ）は上面図、（ｂ）は（ａ）のＣ−Ｃ’断面図である。 従来の大チップのＳＢＤのエピ厚変化（５μｍ→４μｍ）による、順方向特性の変化を示す図である。 従来の大チップのＳＢＤの順方向電流（ＩＦ）に対するのＶＦ寄与率を示す図である。 バリアメタル材別のＳＢＤの特性を示す図であり、（ａ）は順方向特性、（ｂ）は逆方向特性である。

符号の説明

１…サブストレート層（サブ層）
２…エピタキシャル成長層（エピ層）
３…ガードリング
４…絶縁層
５…バリアメタル
６…アノード電極
７…カソード電極
８…素子分割領域
９…単位領域（ペレット）
１０…ショットキーコンタクト領域

Claims (8)

1. 半導体基板とバリアメタルの間のショットキーコンタクトを利用するショットキーダイオードの製造方法において、
   第１導電型の第１の半導体領域の上に、その厚みが２．０〜４．０μｍで不純物濃度が該第１の半導体領域よりも低い同一導電型の第２の半導体領域を積層した構造を持つ、該半導体基板を形成する工程と、
   該半導体基板の上面側から該第２の半導体領域の所定の位置に第２導電型の不純物を注入してガードリングを形成する工程と、
   該ガードリングで囲まれた該第２の半導体領域を一辺が０．１〜０．５ｍｍの複数の単位領域に分割し、各単位領域内に、第１導電型のショットキーコンタクト領域と該ショットキーコンタクト領域を囲む第２導電型の素子分割領域とを形成する工程と、
   該ショットキーコンタクト領域を除く該半導体基板の上面に絶縁層を形成する工程と、
   該ショットキーコンタクト領域のそれぞれの上面に、該ショットキーコンタクト領域との間でショットキーコンタクトを生じるバリアメタルを形成する工程と、
   該半導体基板の上面側に、すべての該バリアメタルと電気的に接続される第１の電極を形成する工程と、
   該半導体基板の下面側に、該第１の半導体領域と電気的に接続される第２の電極を形成する工程と、
   を具備することを特徴とするショットキーバリアダイオードの製造方法。
2. 前記単位領域内に前記ショットキーコンタクト領域と前記素子分割領域を形成する工程において、該単位領域内にそれぞれ枠状の該素子分割領域が１つずつ形成されることを特徴とする請求項１に記載のショットキーバリアダイオードの製造方法。
3. 前記単位領域内に前記ショットキーコンタクト領域と前記素子分割領域を形成する工程において、該素子分割領域が格子状に形成されることを特徴とする請求項１に記載のショットキーバリアダイオードの製造方法。
4. 前記半導体基板の一辺が１．５ｍｍ以上であり、前記ガードリングに囲まれる前記第２の半導体領域がチップの８５％以上の面積であることを特徴とする請求項１乃至請求項３に記載のショットキーバリアダイオードの製造方法。
5. 半導体基板とバリアメタルの間のショットキーコンタクトを利用するショットキーダイオードにおいて、
   第１導電型の第１の半導体領域の上に、厚みが２．０〜４．０μｍの不純物濃度が該第１の半導体領域よりも低い同一導電型の第２の半導体領域を有し、
   該第２の半導体領域の所定の位置に第２導電型の不純物により形成されるガードリングを有し、
   該ガードリングで囲まれた該第２の半導体領域が一辺が０．１〜０．５ｍｍの複数の単位領域を有し、
   各単位領域内に、第１導電型のショットキーコンタクト領域と該ショットキーコンタクト領域を囲む第２導電型の素子分割領域を有し、
   該ショットキーコンタクト領域を除く該半導体基板の上面に絶縁層を有し、
   該ショットキーコンタクト領域のそれぞれの上面に、該ショットキーコンタクト領域との間でショットキーコンタクトを生じるバリアメタルを有し、
   該半導体基板の上面側に、すべての該バリアメタルと電気的に接続される第１の電極と、該半導体基板の下面側に、該第１の半導体領域と電気的に接続される第２の電極とを有する、
   ショットキーバリアダイオード。
6. 前記第２導電型の素子分割領域が、それぞれ枠状の素子分割領域である請求項５に記載のショットキーバリアダイオード。
7. 前記第２導電型の素子分割領域が、格子状の素子分割領域である請求項５に記載のショットキーバリアダイオード。
8. 前記半導体基板の一辺が１．５ｍｍ以上であり、前記ガードリングに囲まれる前記第２の半導体領域がチップの８５％以上の面積である請求項５乃至請求項７に記載のショットキーバリアダイオード。

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