JP6324914B2 - 炭化珪素半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、ポリシリコンのゲート電極とアルミニウムを含む配線を備えるトランジスタセルを有する炭化珪素半導体装置に関する。

高耐圧、低損失および高耐熱性を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いて形成した半導体素子（ＭＯＳＦＥＴ（Metal oxide semiconductor field effect transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）など）が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。

従来のＳｉＣを用いたＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）では、ソース領域上にオーミックコンタクトをとるためのシリサイド層を形成し、その上にアルミニウム（Ａｌ）のソース電極を成膜した構成を有するのが一般的であった（例えば下記の特許文献１）。特許文献１には、ソース領域のシリサイド層とアルミのソース電極との間にＴｉの金属層が介在する構成が開示されており、その金属層がＡｌの拡散を抑制するバリアメタルとして機能することが示されている。

特開２００９−１９４１２７号公報

従来のＳｉＣ−ＭＯＳＦＥＴでは、ＨＴＧＢ（High Temperature Gate Bias）試験など、ゲート・ソース間に連続的に電圧印加を実施する信頼性試験により、ゲート・ソース間しきい値電圧（ＶＧＳｔｈ）が経時的に低下する問題があった。

しきい値電圧が低下すると、ＭＯＳＦＥＴの伝達特性（入出力比）が大きくなるため、実使用時に過電流が流れ、当該ＭＯＳＦＥＴの破壊を引き起こす可能性がある。また、ターンオン時のスイッチング速度も速くなるため、複数のＭＯＳＦＥＴセルを備える半導体チップにおいて、ＭＯＳＦＥＴセルの動作が不均一になることに起因して破壊が生じる場合もある。試験の際には電気特性に問題がなくても、長期間に渡ってゲート・ソース間に電圧ストレスがかけられた結果しきい値電圧が低下し、上記と同様の問題を引き起こす可能性もある。

また、ＳｉＣデバイスは高温でも優れた電気特性を得ることができるため、高温条件下での活用も期待されている。しかし高温条件下では、ソース電極に使用されるＡｌが、ゲート・ソース間の絶縁を確保する層間絶縁膜を腐食させたり、ゲート配線を構成するポリシリコン内へ侵入する「Ａｌスパイク」を発生させたりして、ゲート・ソース間の短絡を引き起こす場合がある。

本発明は以上のような課題を解決するためになされたものであり、しきい値電圧の経時的な低下を抑制でき、またアルミ配線による絶縁膜の腐食やＡｌスパイクに起因するゲート・ソース間の短絡を防止できる半導体装置を提供することを目的とする。

本発明に係る炭化珪素半導体装置は、炭化珪素半導体である半導体層と、前記半導体層上に配設されたゲート絶縁膜と、前記ゲート絶縁膜上に配設されたゲート電極と、前記半導体層の上部に形成された不純物領域であるソース領域と、前記ゲート電極上を覆う層間絶縁膜と、前記ソース領域に接続すると共に前記層間絶縁膜の上方に形成され、アルミニウムを含むソース電極と、前記ゲート電極に接続するゲートパッドと、前記ソース電極と前記層間絶縁膜との間および前記ゲートパッドと前記ゲート電極との間のそれぞれに介在するとともに、前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し、少なくともＴｉを含むバリアメタル層とを備え、周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し、試験時間が２４０時間のＨＴＧＢマイナス試験において、前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が０．２Ｖ以内であるものである。

ソース電極と層間絶縁膜との間、並びにゲートパッドとゲート電極との間に、アルミニウムの拡散を抑制するバリアメタル層を介在させることにより、トランジスタのゲート電極の電圧ストレスに起因するしきい値電圧の低下が抑制される。従って、ＭＯＳＦＥＴは動作の安定性を向上させることができる。また、高温条件下においても、ソース電極およびゲートパッドに含まれるＡｌによって層間絶縁膜が腐食されたり、ポリシリコンのゲート電極にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。

実施の形態１に係る半導体装置を備える半導体チップの上面図である。 実施の形態１に係る半導体チップのＭＯＳＦＥＴセル部およびゲートパッド領域の断面図である。 ＨＴＧＢマイナス試験時間とＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 Ｔｉのバリアメタル層の厚さとＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 ＴｉＮのバリアメタル層の厚さとＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 実施の形態２に係る半導体装置を備える半導体チップの上面図である。 実施の形態２に係る半導体装置の電流センスセル部の断面図である。 Ｔｉのバリアメタル層の厚さとＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 ＴｉＳｉのバリアメタル層の厚さとＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 実施の形態５に係るに係る半導体チップのＭＯＳＦＥＴセル部およびゲートパッド領域の断面図である。 ＨＴＧＢマイナス試験時間とＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 実施の形態６に係るに係る半導体チップのＭＯＳＦＥＴセル部およびゲートパッド領域の断面図である。 ＨＴＧＢマイナス試験時間とＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 実施の形態７に係る半導体装置を備える半導体チップの上面図である。 実施の形態７に係る半導体装置の温度センスダイオード部の断面図である。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置を備える半導体チップの上面図である。ここでは半導体装置の一例としてＳｉＣ−ＭＯＳＦＥＴを示す。当該ＭＯＳＦＥＴが搭載されるＭＯＳＦＥＴチップ１００の上面には、ソース電極１０１とゲート電極に接続するゲートパッド１０２が配設される。またＭＯＳＦＥＴチップ１００の外周部には、終端構造としてフィールドリミッティングリング１０３が設けられている。

図２は、ＭＯＳＦＥＴチップ１００の断面図であり、図２（ａ）はＭＯＳＦＥＴセル部の断面（図１のＡ−Ａ線に沿った断面）、図２（ｂ）はゲートパッド部の断面（図１のＢ−Ｂ線に沿った断面）をそれぞれ示している。ＭＯＳＦＥＴチップ１００には、図２（ａ）に示す構造のセルが並列に複数個設けられ、各セルのゲート電極はゲートパッド１０２に接続される。

当該ＭＯＳＦＥＴは、ｎ^＋バッファ層１となるＳｉＣ基板と、その上にｎ⁻ドリフト層２となるエピタキシャル成長層とから成るエピタキシャル基板を用いて形成されている。図２の如く、ｎ⁻ドリフト層２の上部にはｐベース領域３が形成され、その表面部分にｎ^＋ソース領域４およびｐ^＋コンタクト層１３が形成されている。エピタキシャル成長層の上面には、ｎ^＋ソース領域４、ｐベース領域３およびそれに隣接するｎ⁻ドリフト層２上に跨るように熱酸化膜のゲート絶縁膜５が形成され、その上にポリシリコンのゲート電極６が配設される。

ゲート電極６上には、ＴＥＯＳ（Tetraethyl Orthosilicate）等の層間絶縁膜７が形成される。ただし図２（ａ）のように、ｎ^＋ソース領域４およびｐベース領域３の一部（ゲート電極６が形成されていない部分）では層間絶縁膜７が除去されており、その部分にｎ^＋ソース領域４およびｐベース領域３のｐ^＋コンタクト層１３にオーミック接続するシリサイド層８（ＳｉＣと金属との化合物層、例えばニッケルシリサイド（ＮｉＳｉ））が形成される。層間絶縁膜７およびシリサイド層８上には、アルミ（Ａｌ）の拡散を抑制するバリアメタル層９が成膜され、その上にＡｌあるいはＡｌ合金（例えばＡｌＳｉ）のソース電極１０１が形成される。バリアメタル層９の材料は、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）である。またｎ^＋バッファ層１の下面にはドレイン電極１０が形成される。

一方、ゲートパッド部では、図２（ｂ）のように、エピタキシャル成長層の上面にフィールド酸化膜１４が形成されており、ゲート電極６はフィールド酸化膜１４上に延在している。またゲートパッド部では、層間絶縁膜７が除去され、ゲート電極６が露出される。露出したゲート電極６の上面には、上述のバリアメタル層９が成膜され、その上にＡｌのゲートパッド１０２が形成される。なお、ソース電極１０１およびゲートパッド１０２は同一の工程で形成されるが、バリアメタル層９と共にパターニングされて、ソース電極１０１とゲートパッド１０２とに電気的に分離されている。

図３は、ＭＯＳＦＥＴのゲートに負極性の電圧を印加するＨＴＧＢ試験（ＨＴＧＢマイナス試験）の時間と、そのゲート・ソース間しきい値電圧（ＶＧＳｔｈ）の変化量（初期のしきい値電圧に対する変化量）との関係を示すグラフである。同グラフでは、バリアメタル層９を有さない従来構造の場合、バリアメタル層９としてＴｉを使用した場合、バリアメタル層９としてＴｉＮを使用した場合を示している。ＴｉＮは、所望の厚みのＴｉを成膜した後、窒素（Ｎ_２）雰囲気下で８００℃、３０秒程度のランプアニール処理を実施することにより形成できる。以降の実施形態に用いるＴｉＮの形成方法も同様でよい。例えば、厚み７５ｎｍのＴｉＮを形成する場合には、厚み７５ｎｍのＴｉを成膜し、上記のランプアニール処理を実施して形成する。ここではバリアメタル層９の厚さは７５ｎｍとした。またＨＴＧＢ試験は、ゲート・ソース間電圧を−２０Ｖ、周囲温度を１２５℃の条件で行った。

図３に示すように、従来のＭＯＳＦＥＴは、２４０時間のＨＴＧＢ試験によってしきい値電圧が初期値から約５Ｖ低下した。一方、ＴｉＮのバリアメタル層９を備えるＭＯＳＦＥＴでは、しきい値電圧の低下は約２Ｖ程度に抑えられ、さらにＴｉのバリアメタル層９を備えるＭＯＳＦＥＴでは、しきい値電圧は殆ど低下しなかった。このように、本発明のＭＯＳＦＥＴでは、しきい値電圧の経時的な低下を抑制することができる。従って本発明によれば、ＭＯＳＦＥＴは動作の安定性を向上させることができる。

また本実施の形態の半導体装置では、ＭＯＳＦＥＴセル部の層間絶縁膜７とソース電極１０１との間、並びに、ゲートパッド部のゲート電極６とゲートパッド１０２との間に、それぞれＡｌの拡散を抑制するバリアメタル層９が介在する。そのため、高温条件下においても、ソース電極１０１に含まれるＡｌによって層間絶縁膜７が腐食されたり、ポリシリコンのゲート電極６にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド１０２に含まれるＡｌによるゲートパッド部のゲート電極６へのＡｌスパイクも防止される。特に温度が３００℃を超える条件では、ゲート電極６にＡｌスパイクが生じると当該Ａｌスパイクがゲート電極６を突き抜けてゲート絶縁膜５に達してゲート絶縁膜５の耐圧信頼性が低下する問題が生じ得るが、本実施の形態ではこの問題の発生も防止される。

図４は、Ｔｉのバリアメタル層９の厚さとＭＯＳＦＥＴのしきい値電圧（ＶＧＳｔｈ）の変化量との関係を示す図である。ここでは、バリアメタル層９の厚みを３０ｎｍとしたＭＯＳＦＥＴと、バリアメタル層９を７５ｎｍとしたＭＯＳＦＥＴとに対し、図３と同様のＨＴＧＢ試験を２４０時間行った。

図３でも示したように、Ｔｉのバリアメタル層９の厚みが７５ｎｍの場合は、２４０時間のＨＴＧＢ試験を経てもしきい値電圧の低下は見られなかったが、それを３０ｎｍにするとしきい値電圧は約０．５Ｖ程低下した。バリアメタル層９の厚さが厚いほど、しきい値電圧の低下を抑える効果は高くなり、特に、その厚さを６０ｎｍ以上とすれば、しきい値電圧低下を概ね０．２Ｖ以内にでき効果的である。

また図５は、ＴｉＮのバリアメタル層９の厚さとＭＯＳＦＥＴのしきい値電圧（ＶＧＳｔｈ）の変化量との関係を示す図である。ここでもバリアメタル層９の厚みを３０ｎｍとしたＭＯＳＦＥＴと、バリアメタル層９を７５ｎｍとしたＭＯＳＦＥＴとに対し、図３と同様のＨＴＧＢ試験を２４０時間行って得た結果を示す。

図３でも示したように、ＴｉＮのバリアメタル層９の厚みが７５ｎｍの場合は、２４０時間のＨＴＧＢ試験を経たときのしきい値電圧の低下は概ね２Ｖであったが、それを３０ｎｍにするとしきい値電圧は約６．６Ｖ程低下した。バリアメタル層９をＴｉＮとする場合、その厚さを９０ｎｍ以上とすれば、しきい値電圧低下を概ね０．２Ｖ以内にでき、効果的である。

＜実施の形態２＞
ＭＯＳＦＥＴの中には、例えば過電流破壊保護のための過電流検出に使用する目的で、当該ＭＯＳＦＥＴを流れる電流を検出するための電流センスセルを備えたものがある。一般的に電流センスセルは、ゲートおよびドレインが通常のＭＯＳＦＥＴセル（主ＭＯＳＦＥＴセル）と共通しており、ＭＯＳＦＥＴを流れる主電流の一部を分流させ、主電流に比例した微小電流を得るものである。

図６は、実施の形態２に係るＭＯＳＦＥＴチップ１００の上面図である。ＭＯＳＦＥＴチップ１００の一部のＭＯＳＦＥＴセルが、電流センスセル１１０として使用されている。電流センスセル１１０のソース電極（電流センス電極）１１１は、主ＭＯＳＦＥＴセルのソース電極１０１とは分離されているが、ゲート電極は主ＭＯＳＦＥＴセルと共通でありゲートパッド１０２に接続される。

図７は、ＭＯＳＦＥＴチップ１００の電流センスセル１１０の断面図（図６のＣ−Ｃ線に沿った断面）である。主ＭＯＳＦＥＴセルの断面（図６のＡ−Ａ線に沿った断面）は、図２（ａ）と同じであり、ゲートパッド部の断面（図６のＢ−Ｂ線に沿った断面）は、図２（ｂ）と同じである。なお図６および図７においては、図１および図２に示したものと同様の要素には同一符号を付してあるため、それらの詳細な説明は省略する。

図７に示すように、電流センスセル１１０は、主ＭＯＳＦＥＴセル（図２（ａ））と同じ構造であり、層間絶縁膜７とソース電極（電流センス電極）１１１との間に、バリアメタル層９が設けられている。これにより、電流センスセル１１０においても主ＭＯＳＦＥＴセルと同様に、実施の形態１で説明した層間絶縁膜７の腐食防止、およびしきい値電圧（ＶＧＳｔｈ）の低下防止の効果が得られる。

主ＭＯＳＦＥＴセルと電流センスセル１１０とでしきい値電圧が異なると、正確な電流検出ができないため適切な過電流保護ができなくなるが、本実施の形態のように電流センスセル１１０および主ＭＯＳＦＥＴセルの両方にバリアメタル層９を設けることにより、電流センスセル１１０と主ＭＯＳＦＥＴセルとでしきい値電圧を揃えることができる。従って、正確な電流検出が可能になる。もちろんバリアメタル層９の膜厚は、主ＭＯＳＦＥＴセルと電流センスセル１１０とで同じことが望ましい。

本実施の形態でも実施の形態１と同様に、バリアメタル層９としてＴｉを使用する場合は、その厚みを６０ｎｍ以上とすることが好ましく、バリアメタル層９としてＴｉＮを使用する場合は、その厚みを９０ｎｍ以上とすることが好ましい。

＜実施の形態３＞
実施の形態１では、バリアメタル層９がＴｉの場合において、バリアメタル層９の厚みが３０ｎｍの場合と７５ｎｍの場合で行ったＨＴＧＢ試験の結果（図４）から、その厚さを６０ｎｍ以上とすればしきい値電圧低下を概ね０．２Ｖ以内にできることを導き出した。

しかしその後の発明者の実験により、しきい値電圧低下を抑える効果は、Ｔｉのバリアメタル層９の厚みが７５ｎｍよりも小さい状態で既に飽和しており、バリアメタル層９の厚さが６０ｎｍよりも小さい場合でも、しきい値電圧低下を充分に抑えることができることが分かった。ここではその実験結果を示す。

図８は、Ｔｉのバリアメタル層９の厚さとＭＯＳＦＥＴのしきい値電圧（ＶＧＳｔｈ）の変化量との関係を示す図である。ここでは、バリアメタル層９の厚みを３０ｎｍとしたＭＯＳＦＥＴ、バリアメタル層９を５０ｎｍとしたＭＯＳＦＥＴおよびバリアメタル層９を７５ｎｍとしたＭＯＳＦＥＴに対し、図３と同様のＨＴＧＢ試験を２４０時間行った。

その結果、Ｔｉのバリアメタル層９の厚みが５０ｎｍの場合でも、２４０時間のＨＴＧＢ試験を経たときのしきい値電圧の低下は見られなかった。また図４にも示したように、バリアメタル層９の厚みを３０ｎｍにするとしきい値電圧は約０．５Ｖ程低下した。この結果から、バリアメタル層９の厚さを４０ｎｍ以上とすれば、しきい値電圧低下を概ね０．２Ｖ以内にでき効果的であることが分かった。

また本実施の形態２の場合においても、バリアメタル層９をＴｉとする場合は、その厚みを４０ｎｍ以上とすることが好ましい。

＜実施の形態４＞
実施の形態１〜３では、Ａｌの拡散を抑制するバリアメタル層９をＴｉまたはＴｉＮとしたが、ＴｉＳｉを使用しても同様の効果を得ることができる。

図９は、ＴｉＳｉのバリアメタル層９の厚さとＭＯＳＦＥＴのしきい値電圧（ＶＧＳｔｈ）の変化量との関係を示す図である。ＴｉＳｉは、所望の厚みのＴｉを成膜した後、アルゴン（Ａｒ）雰囲気下で８００℃、３０秒程度のランプアニール処理を実施することにより形成できる。以降の実施形態に用いるＴｉＳｉの形成方法も同様でよい。例えば、厚み７５ｎｍのＴｉＳｉを形成する場合には、厚み７５ｎｍのＴｉを成膜し、上記のランプアニール処理を実施して形成する。ここではバリアメタル層９の厚みを７５ｎｍとしたＭＯＳＦＥＴと、バリアメタル層９を１５０ｎｍとしたＭＯＳＦＥＴとに対し、図３と同様のＨＴＧＢ試験を２４０時間行って得た結果を示す。

図９の如く、ＴｉＳｉのバリアメタル層９の厚みが１５０ｎｍの場合は、２４０時間のＨＴＧＢ試験を経たときのしきい値電圧の低下は見られなかったが、それを７５ｎｍにするとしきい値電圧は約１．０Ｖ程低下した。バリアメタル層９をＴｉＳｉとする場合には、その厚さを１３０ｎｍ以上とすれば、しきい値電圧低下を概ね０．２Ｖ以内にでき、効果的である。

よって、ＴｉＳｉのバリアメタル層９を用いる場合には、その厚さを１３０ｎｍ以上とすれば、しきい値電圧の低下を充分に抑えることができ、ＭＯＳＦＥＴは動作の安定性を向上させることができる。

またバリアメタル層９がＴｉＳｉの場合も、実施の形態１と同様に、ソース電極１０１に含まれるＡｌによって層間絶縁膜７が腐食されたり、ポリシリコンのゲート電極６にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド１０２に含まれるＡｌによるゲートパッド部のゲート電極６へのＡｌスパイクも防止される。

ＴｉＳｉのバリアメタル層９は、実施の形態２に対しても適用可能である。すなわち主ＭＯＳＦＥＴセルおよび電流センスセル１１０のバリアメタル層９にＴｉＳｉを用いてもよい。それにより、主ＭＯＳＦＥＴセルおよび電流センスセル１１０のしきい値電圧を揃えることができ、正確な電流検出が可能になる。その場合も、バリアメタル層９の厚みは１３０ｎｍ以上とすることが好ましい。

＜実施の形態５＞
実施の形態５では、バリアメタル層９をＴｉＳｉ層とＴｉ層から成る二層構造とする例を示す。

図１０は、実施の形態５に係るＭＯＳＦＥＴチップ１００の断面図であり、図１０（ａ）はＭＯＳＦＥＴセル部の断面（図１のＡ−Ａ線に沿った断面）、図１０（ｂ）はゲートパッド部の断面ＭＯＳＦＥＴセル部の断面（図１のＢ−Ｂ線に沿った断面）をそれぞれ示している。

図１０の如く、本実施の形態のＭＯＳＦＥＴチップ１００では、バリアメタル層９が、下層のＴｉＳｉ層９１と上層のＴｉ層９２とから成る二層構造となっている。その他の構成については、実施の形態１と同様であるので、ここでの説明は省略する。

図１１は、ＭＯＳＦＥＴに対するＨＴＧＢマイナス試験の時間と、そのゲート・ソース間しきい値電圧（ＶＧＳｔｈ）の変化量（初期のしきい値電圧に対する変化量）との関係を示すグラフである。同グラフでは、バリアメタル層９を有さない従来構造の場合と、ＴｉＳｉ層９１およびＴｉ層９２から成る二層構造のバリアメタル層９を有する場合とを示している。ここではＴｉＳｉ層９１およびＴｉ層９２の厚さをそれぞれ７５ｎｍとした（バリアメタル層９の厚さは１５０ｎｍ）。またＨＴＧＢ試験は、図３の場合と同様に、ゲート・ソース間電圧を−２０Ｖ、周囲温度を１２５℃の条件で行った。

図１１に示すように、ＴｉＳｉ層９１およびＴｉ層９２から成る二層構造のバリアメタル層９を備えるＭＯＳＦＥＴでは、２４０時間のＨＴＧＢ試験を経ても、しきい値電圧は殆ど低下しなかった。図３と比較して分かるように、その効果は、厚さ７５ｎｍのＴｉのバリアメタル層９と同等である。一方、従来のＭＯＳＦＥＴのしきい値電圧は、図３でも示したように初期値から約５Ｖ低下した。

このように、バリアメタル層９がＴｉＳｉ層９１およびＴｉ層９２から成る二層構造の場合でも、ＭＯＳＦＥＴのしきい値電圧の低下を抑制することができる。よって、ＭＯＳＦＥＴは動作の安定性を向上させることができる。

またバリアメタル層９がＴｉＳｉ層９１およびＴｉ層９２から成る二層構造の場合も、実施の形態１と同様に、ソース電極１０１に含まれるＡｌによって層間絶縁膜７が腐食されたり、ポリシリコンのゲート電極６にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド１０２に含まれるＡｌによるゲートパッド部のゲート電極６へのＡｌスパイクも防止される。

ＴｉＳｉ層９１およびＴｉ層９２から成る二層構造のバリアメタル層９は、実施の形態２に対しても適用可能である。すなわち主ＭＯＳＦＥＴセルおよび電流センスセル１１０のバリアメタル層９を上記二層構造にしてもよい。それにより、主ＭＯＳＦＥＴセルおよび電流センスセル１１０のしきい値電圧を揃えることができ、正確な電流検出が可能になる。

＜実施の形態６＞
実施の形態６では、バリアメタル層９をＴｉＮ層とＴｉ層から成る二層構造とする例を示す。

図１２は、実施の形態６に係るＭＯＳＦＥＴチップ１００の断面図であり、図１２（ａ）はＭＯＳＦＥＴセル部の断面（図１のＡ−Ａ線に沿った断面）、図１２（ｂ）はゲートパッド部の断面ＭＯＳＦＥＴセル部の断面（図１のＢ−Ｂ線に沿った断面）をそれぞれ示している。

図１２の如く、本実施の形態のＭＯＳＦＥＴチップ１００では、バリアメタル層９が、下層のＴｉＮ層９３と上層のＴｉ層９４とから成る二層構造となっている。その他の構成については、実施の形態１と同様であるので、ここでの説明は省略する。

図１３は、ＭＯＳＦＥＴに対するＨＴＧＢマイナス試験の時間と、そのゲート・ソース間しきい値電圧（ＶＧＳｔｈ）の変化量（初期のしきい値電圧に対する変化量）との関係を示すグラフである。同グラフでは、バリアメタル層９を有さない従来構造の場合と、ＴｉＮ層９３およびＴｉ層９４から成る二層構造のバリアメタル層９を有する場合とを示している。ここではＴｉＮ層９３およびＴｉ層９４の厚さをそれぞれ７５ｎｍとした場合（バリアメタル層９の厚さは１５０ｎｍ）と、ＴｉＮ層９３の膜厚を２５ｎｍとしＴｉ層９４の厚さを７５ｎｍとした場合（バリアメタル層９の厚さは１００ｎｍ）と、ＴｉＮ層９３の膜厚を２５ｎｍとしＴｉ層９４の厚さを１５０ｎｍとした場合（バリアメタル層９の厚さは１７５ｎｍ）におけるＨＴＧＢ試験の結果を示している。また各ＨＴＧＢ試験は、図３の場合と同様に、ゲート・ソース間電圧を−２０Ｖ、周囲温度を１２５℃の条件で行った。

図１３に示すように、ＴｉＮ層９３およびＴｉ層９４から成る二層構造のバリアメタル層９を備えるＭＯＳＦＥＴでは、上記の３つの場合の全てにおいて、２４０時間のＨＴＧＢ試験を経ても、しきい値電圧は殆ど低下しなかった。図３と比較して分かるように、その効果は、厚さ７５ｎｍのＴｉのバリアメタル層９と同等である。一方、従来のＭＯＳＦＥＴのしきい値電圧は、図３でも示したように初期値から約５Ｖ低下した。

このように、バリアメタル層９がＴｉＮ層９３およびＴｉ層９４から成る二層構造の場合でも、ＭＯＳＦＥＴのしきい値電圧の低下を抑制することができる。よって、ＭＯＳＦＥＴは動作の安定性を向上させることができる。

またバリアメタル層９がＴｉＮ層９３およびＴｉ層９４から成る二層構造の場合も、実施の形態１と同様に、ソース電極１０１に含まれるＡｌによって層間絶縁膜７が腐食されたり、ポリシリコンのゲート電極６にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド１０２に含まれるＡｌによるゲートパッド部のゲート電極６へのＡｌスパイクも防止される。

ＴｉＮ層９３およびＴｉ層９４から成る二層構造のバリアメタル層９は、実施の形態２に対しても適用可能である。すなわち主ＭＯＳＦＥＴセルおよび電流センスセル１１０のバリアメタル層９を上記二層構造にしてもよい。それにより、主ＭＯＳＦＥＴセルおよび電流センスセル１１０のしきい値電圧を揃えることができ、正確な電流検出が可能になる。

＜実施の形態７＞
図１４は、実施の形態７に係るＭＯＳＦＥＴチップ１００の上面図である。当該ＭＯＳＦＥＴチップ１００は、チップの温度を検出する温度センサーとして、温度センスダイオード１２０を備えている。なお、ＭＯＳＦＥＴチップ１００のＭＯＳＦＥＴセル部およびゲートパッド部の構造は、実施の形態１（図２）と同様であるので、ここでの説明は省略する。また当該ＭＯＳＦＥＴチップ１００は、実施の形態２の電流センスセル１１０をさらに備えていてもよい。

図１５は、ＭＯＳＦＥＴチップ１００の温度センスダイオード１２０の断面図（図１４のＤ−Ｄ線に沿った断面）である。図１５の如く、温度センスダイオード１２０は、ｐ型ポリシリコン１２３とそれに隣接するｎ型ポリシリコン１２４とから成っており、ＭＯＳＦＥＴのｎ⁻ドリフト層２を構成するエピタキシャル成長層上に形成されたシリコン酸化膜１１上に配設されている。ｐ型ポリシリコン１２３上にはバリアメタル層９を介してアノード電極１２１が配設され、ｎ型ポリシリコン１２４上にはバリアメタル層９を介してカソード電極１２２が配設される。

温度センスダイオード１２０のバリアメタル層９は、ＭＯＳＦＥＴのソース電極１０１およびゲートパッド１０２の下に配設されるバリアメタル層９と同じ工程で形成され、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）により構成される。また、アノード電極１２１およびカソード電極１２２は、ＭＯＳＦＥＴのソース電極１０１およびゲートパッド１０２と同じ工程で形成され、ＡｌあるいはＡｌ合金（例えばＡｌＳｉ）により構成される。

このように、温度センスダイオード１２０のｐ型ポリシリコン１２３とアノード電極１２１との接続部分、並びに、ｎ型ポリシリコン１２４とカソード電極１２２との接続部分に、バリアメタル層９を介在させることにより、それらの接続部分における電気的コンタクトが改善される。その結果、温度センスダイオード１２０の温度特性が安定し、精度よくＭＯＳＦＥＴチップ１００の温度を検出でき、ＭＯＳＦＥＴの動作の安定化に寄与できる。

また本実施の形態のように、温度センスダイオード１２０のアノード電極１２１およびカソード電極１２２の下に設けるバリアメタル層９として、ＭＯＳＦＥＴのソース電極１０１およびゲートパッド１０２の下に配設されるバリアメタル層９と同じものを使用することにより、製造コストの上昇を抑えることができるという効果も得られる。

なお、上の説明では、バリアメタル層９を、実施の形態１と同様にＴｉまたはＴｉＮとしたが、実施の形態４のようにＴｉＳｉで構成してもよいし、実施の形態５のようにＴｉＳｉ層およびＴｉ層から成る二層構造としてもよいし、実施の形態６のようにＴｉＮ層およびＴｉ層から成る二層構造としてもよい。

特に、ｐ型ポリシリコン１２３およびｎ型ポリシリコン１２４上に、ＴｉＳｉまたはＴｉＮのバリアメタル層９、もしくはＴｉＳｉ層とＴｉ層から成る二層構造のバリアメタル層９、もしくはＴｉＮ層とＴｉ層から成る二層構造のバリアメタル層９を配設した場合、ｐ型ポリシリコン１２３およびｎ型ポリシリコン１２４とアノード電極１２１とカソード電極１２２との間の電気的コンタクトが更に改善され、より精度よくＭＯＳＦＥＴチップ１００の温度を検出できる。

以上の説明では、ドリフト層２とバッファ層１（基板）とが同じ導電型を有する構造のＭＯＳＦＥＴについて述べたが、本発明は、ドリフト層２と基板１とが異なる導電型を有する構造のＩＧＢＴに対しても適用可能である。例えば、図２（ａ）に示した構成に対し、バッファ層１をｐ型にすればＩＧＢＴの構成となる。その場合、ＭＯＳＦＥＴのソース領域４およびソース電極１０１は、それぞれＩＧＢＴのエミッタ領域およびエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極１０はコレクタ電極に対応することになる。

また、各実施の形態では、耐熱性の高いワイドバンドギャップ半導体であるＳｉＣを用いて形成した半導体装置について説明したが、他のワイドバンドギャップ半導体を用いた半導体装置も比較的耐熱性が高いため、本発明を適用するのに有効である。他のワイドバンドギャップ半導体としては、例えば窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどがある。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１ ｎ^＋バッファ層、２ ｎ⁻ドリフト層、３ ｐベース領域、４ ｎ^＋ソース領域、５ ゲート絶縁膜、６ ゲート電極、７ 層間絶縁膜、８ シリサイド層、９ バリアメタル層９、１０ ドレイン電極、１３ ｐ^＋コンタクト層、１４ フィールド酸化膜、１００ ＭＯＳＦＥＴチップ、１０１ ソース電極、１０２ ゲートパッド、１０３ フィールドリミッティングリング、１１０ 電流センスセル、１１１ 電流センス電極、９１ ＴｉＳｉ層、９２ Ｔｉ層、９３ ＴｉＮ層、９４ Ｔｉ層、１２０ 温度センスダイオード、１２１ アノード電極、１２２ カソード電極、１１ シリコン酸化膜、１２３ ｐ型ポリシリコン、１２４ ｎ型ポリシリコン。

Claims (14)

1. 炭化珪素半導体である半導体層と、
   前記半導体層上に配設されたゲート絶縁膜と、
   前記ゲート絶縁膜上に配設されたゲート電極と、
   前記半導体層の上部に形成された不純物領域であるソース領域と、
   前記ゲート電極上を覆う層間絶縁膜と、
   前記ソース領域に接続すると共に前記層間絶縁膜の上方に形成され、アルミニウムを含むソース電極と、
   前記ゲート電極に接続するゲートパッドと、
   前記ソース電極下および前記ゲートパッド下に介在するとともに、前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し、少なくともＴｉを含むバリアメタル層とを備え、
   周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し、試験時間が２４０時間のＨＴＧＢマイナス試験において、前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が０．２Ｖ以内である
   炭化珪素半導体装置。
2. 炭化珪素半導体である半導体層と、
   前記半導体層上に配設されたゲート絶縁膜と、
   前記ゲート絶縁膜上に配設されたゲート電極と、
   前記半導体層の上部に形成された不純物領域であるソース領域と、
   前記ゲート電極上を覆う層間絶縁膜と、
   前記ソース領域に接続すると共に前記層間絶縁膜の上方に形成され、アルミニウムを含むソース電極と、
   前記ゲート電極に接続するゲートパッドと、
   前記ソース電極下および前記ゲートパッド下に介在するとともに、前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し、少なくともＴｉＮを含むバリアメタル層とを備え、
   周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し、試験時間が２４０時間のＨＴＧＢマイナス試験において、前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である
   炭化珪素半導体装置。
3. 前記バリアメタル層は、前記ソース電極と前記ソース領域との間にも介在する、
   請求項１または請求項２記載の炭化珪素半導体装置。
4. 前記ソース電極と前記ソース領域との間には、シリサイド層が介在する、
   請求項１または請求項２記載の炭化珪素半導体装置。
5. 前記バリアメタル層は、前記ソース電極と前記シリサイド層との間にも介在する、
   請求項４記載の炭化珪素半導体装置。
6. 前記ソース電極と当該ソース電極の下の前記バリアメタル層とは、互いに同じパターン形状を有している、
   請求項１から請求項５のいずれか一項記載の炭化珪素半導体装置。
7. 前記ゲートパッドと当該ゲートパッドの下の前記バリアメタル層とは、互いに同じパターン形状を有している、
   請求項１から請求項６のいずれか一項記載の炭化珪素半導体装置。
8. 前記バリアメタル層は、ＴｉＮを含む金属層である
   請求項１または請求項３から請求項７のいずれか一項記載の炭化珪素半導体装置。
9. 前記バリアメタル層は、厚さ４０ｎｍ以上のＴｉ層である
   請求項１または請求項３から請求項７のいずれか一項記載の炭化珪素半導体装置。
10. 前記バリアメタル層は、厚さ９０ｎｍ以上のＴｉＮ層である
    請求項１から請求項７のいずれか一項記載の炭化珪素半導体装置。
11. 前記バリアメタル層は、厚さ１３０ｎｍ以上のＴｉＳｉ層である
    請求項１または請求項３から請求項７のいずれか一項記載の炭化珪素半導体装置。
12. 前記バリアメタル層は、ＴｉＳｉ層およびＴｉ層から成る二層構造である
    請求項１または請求項３から請求項７のいずれか一項記載の炭化珪素半導体装置。
13. 前記バリアメタル層は、ＴｉＮ層およびＴｉ層から成る二層構造である
    請求項１から請求項７のいずれか一項記載の炭化珪素半導体装置。
14. 前記バリアメタル層は、ＴｉＳｉ層、ＴｉＮ層、ＴｉＳｉ層とＴｉ層との二層構造、およびＴｉＮ層とＴｉ層との二層構造のいずれかである
    請求項１または請求項３から請求項７のいずれか一項記載の炭化珪素半導体装置。

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