JP4526587B2

JP4526587B2 - 不揮発性半導体記憶装置およびその製造方法

Info

Publication number: JP4526587B2
Application number: JP2008526736A
Authority: JP
Inventors: 巧三河; 剛高木
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2006-07-27
Filing date: 2007-07-18
Publication date: 2010-08-18
Anticipated expiration: 2027-07-18
Also published as: CN101496173B; JPWO2008013086A1; WO2008013086A1; CN101496173A; US7807995B2; US20090230556A1

Description

本発明は、電気的パルスの印加によって抵抗値が可逆的に変化する抵抗変化層を用いた不揮発性半導体記憶装置およびその製造方法に関する。

近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、さらに大容量で、かつ不揮発性の半導体記憶装置の要求が高まってきている。こうした要求に応えるために強誘電体キャパシタを用いる不揮発性記憶装置や電気的パルスによって抵抗値が変化し、その状態を保持しつづける抵抗変化層（可変抵抗膜）を用いた不揮発性半導体記憶装置が注目されている。

従来の強誘電体キャパシタをメモリセルとして用いた不揮発性記憶装置の要部は、下部電極膜と上部電極膜との間に強誘電体膜を挟んだ強誘電体キャパシタにより構成されている。しかしながら、このような強誘電体キャパタに用いられる強誘電体材料は酸化物であるため、還元性雰囲気、特に水素に曝されると強誘電体酸化物が還元されやすい。このような還元により、結晶組成が崩れて絶縁特性や強誘電体特性が大きく劣化してしまうことが知られている。

一方、水素を含んだ雰囲気は、ＬＳＩ等の半導体装置の製造工程では一般的に生じている。例えば、アルミニウム（Ａｌ）配線形成後にＭＯＳトランジスタの特性確保のため、水素を含んだ雰囲気でアニールが行われる。さらに、半導体装置の微細化に伴い、アスペクト比の大きなコンタクトホールへのタングステン（Ｗ）の埋め込みにはＣＶＤ法が用いられるが、これは水素を含む非常に強い還元雰囲気下で行われる。

これに対して、強誘電体キャパシタを水素から保護するために導電性水素バリア層を形成することが知られている（例えば、特許文献１参照）。これに示された構成は、基板上に下部電極、強誘電体膜および上部電極が積層された強誘電体キャパシタが形成されており、上部電極上、または上部電極上並びに上部電極および強誘電体膜の側面を導電性水素バリア膜で覆うものである。なお、導電性水素バリア膜は、チタンアルミ（ＴｉＡｌ）合金またはＴｉＡｌ合金の窒化物からなる膜を用いるとしている。ＴｉＡｌ系材料は、２種類の相（物質）からなる組織を形成する特徴があって水素ガスのパスとなる粒界ができ難いだけでなく、水素を多く吸蔵しやすく、しかも吸蔵した水素を放出する温度が６００℃であるＴｉおよび水素と共有結合するＡｌの合金であるので多量の水素をより安定に吸蔵することができる。したがって、水素還元雰囲気下でも、強誘電体膜の劣化を防止することができる。

また、強誘電体キャパシタの誘電体膜として使用される強誘電体膜の側壁を含めて水素ガスの浸透を防止することも示されている（例えば、特許文献２参照）。この記憶装置の構成は、半導体基板上に順次に積層された下部電極、強誘電体膜および第１上部電極と、下部電極の側壁を覆う絶縁膜スペーサと、絶縁膜スペーサの側壁および第１上部電極の側壁を覆う第２上部電極とを含み、第２上部電極は上記絶縁性スペーサにより下部電極とは電気的に絶縁される一方で、第１上部電極とは電気的に接続されている。このような構成とすることで、水素が強誘電体膜の内部に浸透することを防止でき、強誘電体キャパシタのキャパシタ特性の劣化を抑制することができるとしている。

さらに、ストライプ状の上部電極と下部電極が互いに交差する方向に形成され、少なくとも上部電極と下部電極とが交差する領域に強誘電体膜を形成した構造からなる強誘電体キャパシタがマトリクス状に配列されたメモリセルアレイを設け、これらの強誘電体キャパシタの上層に水素バリア膜を設けた構成も示されている（例えば、特許文献３参照）。メモリセルアレイにはトランジスタなどの能動素子は形成されず、強誘電体キャパシタがマトリクス状に配列されるので、メモリセルアレイ全域を被覆するように水素バリア膜を成膜することが可能となり、パッシベーション膜の成膜工程等の還元雰囲気から強誘電体キャパシタを保護できるとしている。
特開２００２−１１０９３１号公報特開２００２−３５９３５４号公報特開２００４−２９６７３２号公報

上記特許文献１に示された例では、上部電極膜の上部表面および下部電極の下部表面に導電性水素バリア膜を設ける構成が示されている。さらに、これらの側面部からの水素の浸透を防止するために、上部電極膜、強誘電体膜および下部電極膜等の側面部を覆うように絶縁性の水素バリア膜を形成することも示されている。これにより、製造時に水素ガスによる強誘電体キャパシタの劣化を防止でき、高歩留まりを実現できる。また、水素による還元を受けないため、強誘電体キャパシタを半導体プロセスにおいて最も効率的な工程で作製することができる。

また、上記特許文献２に示された例では、下部電極膜および上部電極膜を水素バリア性の導電膜とし、さらにこれらの側壁部を、絶縁膜スペーサを介して水素バリア性を有する第２の上部電極膜で覆い、水素ガスによる還元を防止している。

これらの特許文献１および特許文献２に示された例においては、従来の強誘電体メモリ構成しか開示しておらず、下部電極と上部電極とを挟む層間絶縁層中に形成されたコンタクトホールに抵抗変化層を設けるクロスポイント型の不揮発性半導体記憶装置に対して、上記文献で開示された構造を適用しようとすると、セルサイズが大きくなるという課題がある。

また、上記特許文献３に示された例では、メモリセルアレイの全域を導電性の水素バリア膜で覆う構成が示されているが、この水素バリア膜は強誘電体キャパシタ上に形成した層間絶縁膜上に形成されている。このため、層間絶縁膜の材料によっては、水素バリア膜で覆われていない層間絶縁膜の外周領域から水素の拡散が生じて強誘電体膜まで到達してこれを還元し、特性を劣化させる場合が生じる。この例においては、エリア全域を覆う構成だけでなく、上部電極と下部電極とが交差するポイントごとに水素バリア膜を設けてもよいことも記載されている。しかしながら、この場合には水素バリア膜で覆われていない層間絶縁膜の外周領域からの水素の拡散がより生じやすい。

以上のように、強誘電体膜を用いた強誘電体キャパシタについては、水素バリア膜を用いて保護することが示されているが、抵抗変化層を層間絶縁膜のコンタクトホール中に形成するクロスポイント型の不揮発性半導体記憶装置に適用する場合には、セルサイズが大きくなり、メモリ容量の大容量化が困難となる。すなわち、クロスポイント型の場合には、セルサイズを大きくすることなく自己整合的に形成できることが要求されるが、従来の構成ではこのような要求を実現することが困難である。さらに、上記特許文献３に記載の例では、交差するポイントごとに水素バリア膜を形成してもよいことが示されているが、層間絶縁膜を挟んで形成することから充分な水素バリア特性を実現することが困難である。

以上の課題に鑑み、本願発明は、セルサイズを大きくすることなく、抵抗変化層形成後のプロセス中において発生する水素ガスにより抵抗変化層が還元されて特性の変動が生じることを防止することができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。

上述した課題を解決するために、本発明の不揮発性記憶装置は、半導体基板と、前記半導体基板上に互いに平行になるように形成された複数の下層配線と、前記下層配線の上方で互いに平行になるようにかつ当該下層配線と交差するように形成された複数の上層配線と、前記下層配線と前記上層配線との間に設けられた層間絶縁膜と、前記層間絶縁膜の前記下層配線と前記上層配線とが交差した領域に形成された複数のコンタクトホール中に埋め込まれ、前記下層配線および前記上層配線と電気的に接続された複数の抵抗変化層とを備え、前記上層配線は、前記複数の抵抗変化層を電気的に接続すると共に、水素バリア性を有する導電性材料からなる最下層と、当該最下層よりも比抵抗が小さい導電体層との少なくとも２層を有し、前記最下層が各々の前記抵抗変化層の上面を完全に覆いかつ該上面の外側に跨るように形成されている。

また、本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に互いに平行になるように形成された複数の下層配線、前記下層配線の上方で互いに平行になるようにかつ当該下層配線と交差するように形成された複数の上層配線、前記下層配線と前記上層配線との間に設けられた層間絶縁膜、並びに、前記層間絶縁膜の前記下層配線と前記上層配線とが交差した領域に形成された複数のコンタクトホール中に埋め込まれ、前記下層配線および前記上層配線と電気的に接続された複数の抵抗変化層を具備するＮ（Ｎは２以上の整数）段の積層単位とを備え、第（Ｍ−１）（Ｍは２以上で、Ｎ以下の整数）段目の積層単位の前記上層配線と第Ｍ段目の積層単位の前記下層配線とは共通しており、それぞれの積層単位の前記下層配線と前記上層配線とは互いに交差して形成され、前記コンタクトホールはその交差領域に形成されており、前記上層配線は、前記複数の抵抗変化層を電気的に接続すると共に、水素バリア性を有する導電性材料からなる最下層と、当該最下層よりも比抵抗が小さい導電体層との少なくとも２層を有し、前記最下層が各々の前記抵抗変化層の上面を完全に覆いかつ該上面の外側に跨るように形成されている。

上記発明に係る不揮発性半導体記憶装置において、前記最下層が前記導電体層の側壁面をも覆うように形成されていてもよい。

また、上記発明に係る不揮発性半導体記憶装置において、前記最下層は、Ｔｉ−Ａｌ−Ｎ、Ｔｉ−Ｎ、Ｔａ−Ｎ、Ｔａ−Ａｌ−Ｎ、Ｔａ−Ｓｉ−Ｎのうちの少なくとも１種を含んでいてもよい。

また、上記発明に係る不揮発性半導体記憶装置において、前記層間絶縁膜は、水素バリア性を有する絶縁性材料からなっていてもよい。ここで、その水素バリア性を有する絶縁性材料は、窒化シリコンおよび酸化窒化シリコンのいずれかを含んでいてもよい。

また、上記発明に係る不揮発性半導体記憶装置において、前記コンタクトホールの内壁面には、水素バリア性を有する絶縁性材料からなるサイドウォールが形成されており、前記抵抗変化層は前記サイドウォールにより形成された前記コンタクトホールの内部領域に埋め込まれていてもよい。

上記発明に係る不揮発性半導体記憶装置において、前記サイドウォールは、窒化シリコンおよび酸化窒化シリコンのいずれかを含む絶縁性材料からなっていてもよい。

また、上記発明に係る不揮発性半導体記憶装置において、前記抵抗変化層は、遷移金属酸化物材料からなっていてもよい。

本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に複数の下層配線を互いに平行になるように形成する下層配線形成工程と、前記下層配線が形成された前記半導体基板上に層間絶縁膜を形成する層間絶縁膜形成工程と、前記下層配線上で、前記層間絶縁膜の所定の位置に複数のコンタクトホールを形成するコンタクトホール形成工程と、前記下層配線に接続する複数の抵抗変化層を前記複数のコンタクトホール中に埋め込み形成する抵抗変化層形成工程と、前記層間絶縁膜上に、前記複数の抵抗変化層に電気的に接続し、かつ前記下層配線と交差するように、水素バリア性を有する導電性材料からなる最下層と、当該最下層よりも比抵抗が小さい導電体層との少なくとも２層を具備する複数の上層配線を、互いに平行になるようにかつ前記最下層が各々の前記抵抗変化層の上面を完全に覆いかつ該上面の外側に跨るように形成する上層配線形成工程とを有する。

上記発明に係る不揮発性半導体記憶装置の製造方法において、前記上層配線形成工程後、さらに、前記層間絶縁膜形成工程から前記上層配線形成工程までを繰り返して、厚み方向に前記下層配線、前記抵抗変化層および前記上層配線により構成される記憶部を複数積層するようにしてもよい。

また、上記発明に係る不揮発性半導体記憶装置の製造方法において、前記コンタクトホール形成工程後、さらに、水素バリア性を有する絶縁性水素バリア材料からなるサイドウォールを前記コンタクトホールの内壁面に形成し、その後前記抵抗変化層形成工程を行って前記サイドウォールにより形成された前記コンタクトホールの内部領域に前記抵抗変化層を形成するようにしてもよい。

上記発明に係る不揮発性半導体記憶装置において、前記最下層がそれぞれの前記抵抗変化層と物理的に接触していてもよい。

本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。

本発明の不揮発性半導体記憶装置およびその製造方法によれば、抵抗変化層形成後のプロセス中において発生する水素ガスにより抵抗変化層が還元されて特性の変動が生じることを防止できる等の優れた効果が奏される。

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ構成要素には同じ符号を付しており、説明を省略する場合がある。また、以降の実施の形態において説明する図面においては、不揮発性半導体記憶装置の記憶領域の要部のみを模式的に示し、これらの形状については図示しやすいように一部を拡大して示している。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１０の要部を説明する模式図で、（ａ）は斜視図、（ｂ）は同図（ａ）のIB−IB線で切断して矢印方向に見た断面図である。なお、図１においては、不揮発性半導体記憶装置１０の記憶領域の要部のみを模式的に示している。

本実施の形態の不揮発性半導体記憶装置１０は、半導体基板１１と、この半導体基板１１上に形成された下層配線１２と、下層配線１２を覆うようにして半導体基板１１上に形成された層間絶縁膜１３と、下層配線１２上の層間絶縁膜１３に形成されたコンタクトホール１４中に埋め込まれ、下層配線１２と接続される抵抗変化層１５と、抵抗変化層１５と接続され、かつ下層配線１１と交差するように層間絶縁膜１３上に形成された上層配線１６とを備えている。すなわち、本実施の形態の不揮発性半導体記憶装置１０は、抵抗変化層１５を含めた記憶部がマトリクス状に配列されたアレイ構成の記憶領域を有したクロスポイント型の記憶装置である。

そして、抵抗変化層１５と、この抵抗変化層１５を挟む下層配線１２および上層配線１６の領域とにより記憶部を構成し、下層配線１２および上層配線１６は、少なくとも抵抗変化層１５と接続する面が水素バリア性を有する導電性材料からなる。また、図１に示すように下層配線１２および上層配線１６は、抵抗変化層１５の上面および下面を完全に覆っており、しかもそれらの面の外側に跨るように形成されている。さらに、本実施の形態では、下層配線１２および上層配線１６は導電性水素バリア材料からなるものを用いている。この導電性水素バリア材料としては、Ｔｉ−Ａｌ−Ｎ、Ｔｉ−Ｎ、Ｔａ−Ｎ、Ｔａ−Ａｌ−ＮおよびＴａ−Ｓｉ−Ｎの内の少なくとも１種を含む材料を用いることができる。

なお、上記のとおり、上層配線１６が、抵抗変化層１５の上面のすべてを覆っているため、上層配線１６の加工の際に、例えばプラズマを用いたドライエッチを行う場合でも、抵抗変化層１５がプラズマダメージを受けることがなく、その特性の変動を防止することができる。また、上層配線１６は抵抗変化層１５の上面の外側に跨るように形成されているので、例えばリソグラフィーのマスク合わせずれが発生したとしても、抵抗変化層１５の特性の変動を防止することができる。

図１に示すように、本実施の形態の不揮発性半導体記憶装置１０は、例えばシリコンなどの半導体基板１１上に、例えば行選択のためのワード線である下層配線１２を設ける。この下層配線１２はストライプ状であり、一定のピッチで複数本が設けられている。そして、半導体基板１１上および下層配線１２上に、例えば酸化シリコンあるいはＴＥＯＳ−ＳｉＯ_２等の層間絶縁膜１３が形成されている。下層配線１２上の層間絶縁膜１３の所定の位置、すなわち上層配線１６を形成したときに交差する領域にコンタクトホール１４が形成され、このコンタクトホール１４中には抵抗変化層１５が埋め込まれている。下層配線１２と上層配線１６とに対して電気的パルスを印加すると、抵抗変化層１５の抵抗値が大きく変化し、かつこの変化状態を保持する特性を有する。これにより、抵抗値の大きな状態と小さな状態の２値状態が得られ、メモリとして用いることができる。このような特性を有する材料としては、例えば遷移金属酸化物を用いることができる。その一例としては、酸化鉄薄膜、例えば四酸化三鉄がある。これらの材料は酸化物であるので、水素ガスにより還元されると抵抗変化特性が劣化するため充分なメモリ機能を有さなくなる。

上層配線１６は、例えばビット線であり、下層配線１２に交差するように設けられ、コンタクトホール１４中に埋め込まれた抵抗変化層１５に電気的に接続されている。下層配線１２および上層配線１６は、それぞれ図示しない半導体回路に接続されている。このようにして、下層配線１２および上層配線１６が導電性水素バリア材料から形成され、かつこれらが抵抗変化層１５を完全に覆う形状のクロスポイント型のＲｅＲＡＭ１０が得られる。

このように、抵抗変化層１５の上下に設ける下層配線１２と上層配線１６とを水素バリア材料を用いて、かつ抵抗変化層１５より幅広に形成することで、記憶部を形成した後に行う種々のプロセス、例えば層間絶縁膜の形成プロセスや保護膜の形成プロセス等において発生する水素ガスの拡散により抵抗変化層１５が還元されてメモリ特性が劣化することを防止できる。これにより、従来の半導体プロセスを用いても、安定で、かつ再現性の良好な抵抗変化層１５を有する不揮発性半導体記憶装置１０を実現できる。

なお、ここでは抵抗変化層１５が、下層配線１２および上層配線１６と物理的に接触する実施例を示したが、抵抗変化層１５が、下層配線１２および／または上層配線１６と物理的に接触せずに電気的に接続されている構成であってもかまわない。そのような構成であっても、水素の拡散を防止する同様の効果が得られることに変わりはない。

次に、本実施の形態に係る不揮発性半導体記憶装置１０の製造方法について、図２および図３を用いて説明する。図２および図３は、本実施の形態の不揮発性半導体記憶装置の製造方法を説明するための主要工程の図である。図２において、（ａ）は半導体基板１１上に下層配線１２を形成した状態の平面図、（ｂ）は同図（ａ）のIIB−IIB線での矢印方向に見た断面図、（ｃ）は層間絶縁膜１３を形成した後、コンタクトホール１４を形成した状態の平面図、（ｄ）は同図（ｃ）のIID−IID線での矢印方向に見た断面図である。また、図３において、（ａ）はコンタクトホール１４中に抵抗変化層１５を埋め込んだ状態の平面図、（ｂ）は同図（ａ）のIIIB−IIIB線での矢印方向に見た断面図、（ｃ）は上層配線１６を形成した状態の平面図、（ｄ）は同図（ｃ）のIIID−IIID線での矢印方向に見た断面図である。

まず、図２（ａ）と（ｂ）に示すように、種々の導体パターン（図示せず）および半導体集積回路（図示せず）が形成された半導体基板１１上に、ストライプ状の行選択のためのワード線である複数の下層配線１２を、互いに平行になるように形成する。この下層配線１２は、例えばＴｉ−Ａｌ−Ｎをスパッタリング法により形成して露光プロセスとエッチングプロセスを経て形成することができる。

次に、図２（ｃ）と（ｄ）に示すように、この下層配線１２を含む半導体基板１１上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯ_２からなる層間絶縁膜１３を形成する。なお、この層間絶縁膜１３としては、上記に限定されることはなく、通常の半導体プロセスで用いられている層間絶縁膜材料を用いることができる。さらに、その後、下層配線１２上の層間絶縁膜１３に一定の配列ピッチで複数のコンタクトホール１４を設ける。このコンタクトホール１４は、図２（ｃ）からわかるように、下層配線１２の幅より小さな径としている。なお、図では円形状としているが、円形状に限定されることはなく、四角形状でも楕円形状でも、あるいはさらに他の形状であってもよい。

次に、図３（ａ）と（ｂ）に示すように、コンタクトホール１４中に抵抗変化層１５を埋め込む。この方法は、抵抗変化層１５となる薄膜を全面に形成した後、化学機械的研磨（ＣＭＰ）して平坦化するダマシンプロセスを用いれば作製することができる。

次に、図３（ｃ）と（ｄ）に示すように、抵抗変化層１５に接続するストライプ状の複数の上層配線１６を、互いに平行になるように且つ下層配線１２と交差するように形成する。この上層配線１６は列選択のためのビット線となるが、下層配線１２と同様に導電性水素バリア材料により形成され、また、下層配線１２と同様に抵抗変化層１５より幅広に形成される。

以上の工程により、本実施の形態の不揮発性半導体記憶装置１０の要部を作製することができ、さらに下層配線１２および上層配線１６を図示しない半導体回路に接続し、必要な層間絶縁膜および保護膜等を形成することでクロスポイント型の不揮発性半導体記憶装置１０を作製することができる。

なお、抵抗変化層１５としては、上記したように遷移金属酸化物材料を用いることができる。具体的には、四酸化三鉄、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、酸化銅、ニオブ酸化膜等の遷移金属酸化物を用い、スパッタリング法等で形成できる。このような遷移金属酸化膜材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづける。

また、層間絶縁膜としては、金属酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ_２）やＯ_３(オゾン)とＴＥＯＳ（テトラエトキシシラン）を用いて還元性のない条件でのＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ_２膜を用いることができる。

図４は、本実施の形態の変形例に係る不揮発性半導体記憶装置２５の要部を示す模式的な断面図である。図４に示した不揮発性半導体記憶装置２５が、図１に示した不揮発性半導体記憶装置１０と異なる点は、下層配線１７および上層配線２０のそれぞれが、導電性水素バリア層１８、２１と、この導電性水素バリア層１８、２１よりも比抵抗の小さな導電体層１９、２２との２層構成からなることである。そして、下層配線１７および上層配線２０ともに、導電性水素バリア層１８、２１を抵抗変化層１５と接する面側に設けている。換言すると、導電体層１９と導電性水素バリア層１８とがこの順に積層されることにより下層配線１７が構成され、また、導電性水素バリア層２１と導電体層２２とがこの順に積層されることにより上層配線２０が構成されており、導電性水素バリア層１８と２１とにより抵抗変化層１５が挟まれている。下層配線１７および上層配線２０をこのような構成とすることにより、導電性水素バリア層１８、２１で水素ガスの拡散を防止しながら、例えば銅（Ｃｕ）等の導電性水素バリア層１８、２１よりも比抵抗の小さな導電体層１９、２２により、全体として低抵抗にすることができる。これにより、パルス信号の遅延等を有効に抑制でき、安定で、かつ高性能の不揮発性半導体記憶装置２５を実現することができる。

また、導電性水素バリア層１８、２１は、膜質が緻密なことにより、水素を透過させにくいという特徴を持っている。そのためにウエハ面内に均一に確実に作成できる膜厚を形成すればよい。また導電性水素バリア層１８、２１よりも比抵抗の小さな導電体層１９、２２は配線の低抵抗化に寄与するために、半導体プロセスの加工の許容する範囲で厚くしたい。以上を考慮すると、導電性水素バリア層１８、２１の膜厚は5〜20nmであって、且つ導電性水素バリア層１８，２１が下層配線１７、上層配線２０に占める割合は20％以下であることが好ましい。

なお、上記においては、下層配線１７および上層配線２０ともに導電性水素バリア層１８、２１と導電体層１９、２２を同じ形状（すなわちストライプ状）としたが、導電性水素バリア層１８、２１は抵抗変化層１５を覆う領域のみに部分的に形成してもよい。

この第１の変形例の不揮発性半導体記憶装置２５は、本実施の形態の不揮発性半導体記憶装置１０における下層配線１２および上層配線１６を積層構成の下層配線１７および上層配線２０とするのみでよいことから、製造方法についての説明は省略する。

以上のように、本実施形態の不揮発性半導体記憶装置とその製造方法は、コンタクトホール中に埋めこまれた抵抗変化層を、水素バリア性を有する上層配線で覆うことにより、抵抗変化層形成後のプロセス中において発生する水素ガスにより抵抗変化層が還元されて特性の変動が生じることを防止でき、従来の半導体プロセスを用いながら、特性の安定な不揮発性半導体記憶装置を実現することができる。

また、上層配線を、水素バリア性を有する導電性材料からなる最下層と、当該最下層よりも比抵抗が小さい導電体層との少なくとも２層の積層構造とすることにより、上層配線全体としては低抵抗化することができるので、配線遅延や寄生配線抵抗による信号の劣化を抑制することができる。

なお、上記した本実施形態による効果は、以下に述べる第２から第７の実施形態においても、同様に発揮されるものである。

（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置３０の構成を示す模式的な断面図である。本実施の形態の不揮発性半導体記憶装置３０は、第１の実施の形態の不揮発性半導体記憶装置１０に対して、下層配線１７および上層配線２０のそれぞれが、導電性水素バリア層１８、２１と、この導電性水素バリア層１８、２１よりも比抵抗の小さな導電体層１９、２２との２層構成からなること、および上層配線２０の一部がコンタクトホール１４に埋め込まれるとともに全体が層間絶縁膜１３中に形成された溝２４中に埋め込まれて形成されていることが異なる点である。このような構成とした場合、コンタクトホール１４と上層配線２０を埋め込むための溝２４とを形成した後に、抵抗変化層１４および上層配線２０を形成すれば、上層配線２０を自己整合的に形成できるので記憶部の形状等を微細化することが容易にできる。この結果、大容量の記憶部を有する不揮発性半導体記憶装置３０を低コストで作製できる。

なお、全体としては導電体層１９、２２により低抵抗にすることができ、パルス信号の遅延等を有効に抑制できる。この結果、安定で、かつ高性能の不揮発性半導体記憶装置３０を実現することができる。

図６は、本実施の形態の不揮発性半導体記憶装置３０の製造方法を説明するための主要工程の模式的な断面図であり、（ａ）は半導体基板１１上に下層配線１７を形成した状態を示す断面図、（ｂ）は更に層間絶縁膜１３を形成した状態を示す断面図、（ｃ）は層間絶縁膜１３にコンタクトホール１４と上層配線２０を埋め込むための溝２４を形成した状態を示す断面図、（ｄ）はコンタクトホール１４に抵抗変化層１４を形成した状態を示す図、（ｅ）は上層配線２０となる薄膜層２６を層間絶縁膜１３上に形成した状態を示す断面図、（ｆ）はＣＭＰにより層間絶縁膜１３上の薄膜層２６を除去して上層配線２０を形成した状態を示す断面図である。

まず、図６（ａ）に示すように、半導体基板１１上に、例えばＴｉ−Ａｌ−Ｎからなる導電性材料を用いて導電性水素バリア層１８および銅からなる導電体層１９を積層して形成し、所定のパターン形状に露光プロセスとエッチングプロセスにより加工して、行選択のためのワード線である下層配線１７を形成する。

次に、図６（ｂ）に示すように層間絶縁膜１３を形成する。この層間絶縁膜１３は、第１の実施の形態の不揮発性半導体記憶装置１０で説明した材料および作製法により形成することができるので、詳しい説明を省略する。なお、この層間絶縁膜１３の厚みは、抵抗変化層１５と上層配線２０の一部を埋め込むための厚みと上層配線２０を形成するための溝２４の厚みとを加えた厚みとする。

次に、図６（ｃ）に示すように、上層配線２０を形成するための溝２４を下層配線１７に対して交差する形状に形成する。これは、露光プロセスとエッチングプロセスを用いれば容易にできる。その後、さらに下層配線１７上の層間絶縁膜１３の所定の位置、すなわち上層配線２０を形成したときに交差する交差領域に、コンタクトホール１４を形成する。これについても、露光プロセスとエッチングプロセスを用いれば容易にできる。なお、溝２４とコンタクトホール１４とは、上記の順番に形成することには限定されず、露光プロセスおよびエッチングプロセスにより、コンタクトホール１４を形成してから、溝２４を形成するようにしてもよい。

次に、図６（ｄ）に示すように、コンタクトホール１４中に抵抗変化層１５を埋め込む。この工程は、例えば以下のようにして行う。まず、図６（ｃ）に示すようにコンタクトホール１４と溝２４とを形成した状態で、全面に抵抗変化層１５となる薄膜を形成する。この抵抗変化層１５となる薄膜の形成については、第１の実施の形態と同様の材料を用いて同様のプロセスで行うことができる。この際、コンタクトホール１４が埋まるように抵抗変化層１５となる薄膜の膜厚を設定する。この後、全面をエッチングしてコンタクトホール１４のみに抵抗変化層１５が残るようにする。

これにより、図６（ｄ）に示すように抵抗変化層１５がコンタクトホール１４に埋め込まれた形状を得ることができる。なお、このエッチングにおいては、抵抗変化層１５をコンタクトホール１４の高さと同一ではなく、やや低くしてコンタクトホール１４中に確実に埋め込まれるようにすることが安定にエッチングを行う点で好ましい。また、エッチングにおいては、溝２４の側壁等に付着した薄膜も確実に除去するために等方性エッチングが好ましい。この等方性エッチングとしては、ドライエッチングでもよいし、ウエットエッチングでもよい。

図６（ｄ）に示すように、抵抗変化層１５をコンタクトホール１４の所定の深さまで形成した後、図６（ｅ）に示すように上層配線２０となる薄膜層２６を形成する。この場合の薄膜層２６は、抵抗変化層１５側に導電性水素バリア材料からなる第１の薄膜層２７を形成し、その上に例えば銅等の比抵抗の小さな材料からなる第２の薄膜層２８を形成した積層構成とする。

次に、図６（ｆ）に示すように、層間絶縁膜１３上の薄膜層２６をＣＭＰにより研磨して除去すれば、コンタクトホール１４の所定の深さに抵抗変化層１５が埋め込まれ、上層配線２０の一部も同様にコンタクトホール１４に埋め込まれるとともに上層配線２０の全体が層間絶縁膜１３に形成された溝２４中に埋め込まれた形状の記憶領域を形成することができる。

本実施の形態の不揮発性半導体記憶装置３０の場合には、導電性水素バリア層２１は導電体層２２の側壁面をも覆うようにして設けられており、導電体層２２からの水素ガスの拡散等が生じた場合であっても有効に抑制できる。

なお、本実施の形態の不揮発性半導体記憶装置３０の製造工程は上記のものに限定されるわけではない。例えば、図６（ｄ）に示す抵抗変化層１５は、以下の方法で作製してもよい。すなわち、コンタクトホール１４を開口した後、この開口のために形成したフォトレジスト膜をマスクにして無電解メッキによりコンタクトホール１４に抵抗変化層１５を形成して埋め込む方法としてもよい。この場合においても、コンタクトホール１４の高さよりやや低く形成することが好ましい。ただし、この形成方法においては、抵抗変化層１５がメッキできる材料であることが必要である。

また、第１の実施の形態および第２の実施の形態においては、層間絶縁膜１３としてＴＥＯＳ−ＳｉＯ_２膜や酸化シリコン膜等の酸化物絶縁材料を用いる場合について説明したが、本発明はこれに限定されない。図１１に示すように、絶縁性の水素バリア材料からなる層間絶縁膜１３ａを用いてもよい。図１１は、第１の実施の形態および第２の実施の形態における変形例の不揮発性半導体記憶装置の構成を示す模式的な断面図であり、（ａ）は第１の実施の形態の不揮発性半導体記憶装置１０と同様の構成で、層間絶縁膜１３ａに絶縁性水素バリア材料を用いた不揮発性半導体記憶装置１０ａの断面図、（ｂ）は第１の実施の形態の変形例の不揮発性半導体記憶装置２５と同様の構成で、同じく層間絶縁膜１３ａに絶縁性の水素バリア材料を用いた不揮発性半導体記憶装置２５ａの断面図、（ｃ）は第２の実施の形態の不揮発性半導体記憶装置３０と同様の構成で、層間絶縁膜１３ａに絶縁性の水素バリア材料を用いた不揮発性半導体記憶装置３０ａの断面図である。絶縁性の水素バリア材料としては、窒化シリコンまたは酸化窒化シリコンを用いることができる。このような構成とすれば、水素ガスが拡散等により抵抗変化層１５中へ浸透することをより効果的に抑制できる。

（第３の実施の形態）
図７は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置３５の構成を示す模式的な断面図である。図７に示した不揮発性半導体記憶装置３５が、図１に示した不揮発性半導体記憶装置１０と異なる点は、上層配線２０のみが、導電性水素バリア層２１と、この導電性水素バリア層２１よりも比抵抗の小さな導電体層２２との２層構成からなることである。そして、導電性水素バリア層２１を抵抗変化層１５と接する面側に設けている。下層配線４６は導電性水素バリア層を含まない通常の配線である。このような構成の上層配線２０とすることにより、例えば銅（Ｃｕ）等の導電性水素バリア層２１よりも比抵抗の小さな導電体層２２を用いると、全体として低抵抗にすることができる。これにより、パルス信号の遅延等を有効に抑制でき、安定で、かつ高性能の不揮発性半導体記憶装置３５を実現することができる。上部側に導電性水素バリアを配するのみであっても、半導体プロセス中の水素はほぼ上方から拡散してくるので、抵抗変化層の初期抵抗の減少、およびばらつきの増加などの特性の変動を簡便に防止することが可能である。特に多少の水素耐性を有する抵抗変化層であれば、これで十分である。上下配線に導電性バリアを積層する場合に比べて、上層配線にのみ導電性水素バリア層を積層する場合は、半導体プロセスをより簡便にすることができ、プロセスコストも低減できる効果を有する。

なお、上記においては、上層配線の導電性水素バリア層２１と導電体層２２は同じ形状としたが、導電性水素バリア層２１は抵抗変化層１５を覆う領域のみに部分的に形成してもよい。本実施の形態の不揮発性半導体記憶装置３５は、第１の実施の形態の不揮発性半導体記憶装置１０において上層配線１６を積層構成の上層配線２０とするのみでよいことから、製造方法についての説明は省略する。

（第４の実施の形態）
図８は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置４０の構成を示す模式的な断面図である。図８に示した不揮発性半導体記憶装置４０が、図７に示した第３の実施の形態の不揮発性半導体記憶装置３５と異なる点は、コンタクトホール内に抵抗変化層１５に加えて、整流特性を有するダイオード素子４７が形成されていることである。例えば、ダイオード素子４７は、金属と半導体の構成からなるショットキーダイオード、金属、半導体（絶縁体）、金属の構成からなるMSM（MIM）ダイオード、P型半導体とN型半導体の接続からなるPNダイオードなどが好ましい。このような構成により、導電性水素バリア層２１で水素ガスの拡散を防止する効果に加えて、ダイオード素子と抵抗素子を直列に接続することで、ダイオード素子が選択スイッチとなり、隣接素子への漏れ電流を抑制し、大容量のクロスポイントメモリを実現することができる。

なお、本実施の形態においては、コンタクトホール内に形成されたダイオード素子４７が抵抗変化素子１５と下層配線４６との間に設けられているが、当該ダイオード素子４７が抵抗変化素子１５と上層配線２０との間に設けられていてもよい。

（第５の実施の形態）
図９は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置４５の構成を示す模式的な断面図である。図９に示した不揮発性半導体記憶装置４５が、図７に示した第３の実施の形態の不揮発性半導体記憶装置３５と異なる点は、上層配線２０の導電性水素バリア層２１が、上層配線の下面だけでなく、側面にも形成されていることである。水素が相対的に拡散しやすい上層配線と層間絶縁膜との間に水素バリア層が存在するので、例えば上層配線の端面で拡散する水素を水素バリア層が吸蔵する効果が加わり、水素ガスによる抵抗変化層の還元による特性劣化をより確実に防止できる。

次に、本実施の形態に係る不揮発性半導体記憶装置４５の製造方法について、図１０を用いて説明する。図１０Ａおよび図１０Ｂは、本実施の形態の不揮発性半導体記憶装置の製造方法を説明するための主要工程の図である。図１０Ａの（ａ）は半導体基板１１上に下層配線４６を形成した状態を示す断面図、（ｂ）は更に層間絶縁膜１３を形成した状態を示す断面図、（ｃ）は層間絶縁膜１３にコンタクトホール１４を形成した状態を示す断面図、（ｄ）はコンタクトホール１４に抵抗変化層１５を形成した状態を示す図である。また、図１０Ｂの（ａ）は抵抗変化層を被覆して全面に層間絶縁膜４８を形成した状態を示す断面図、（ｂ）は層間絶縁膜４８に上層配線２０を埋め込むための溝２４を形成した状態を示す断面図、（ｃ）は上層配線２０となる薄膜層２６を層間絶縁膜４８上に形成した状態を示す断面図、（ｄ）はＣＭＰにより層間絶縁膜４８上の薄膜層２６を除去して上層配線２０を形成した状態を示す断面図である。

まず、図１０Ａ（ａ）に示すように、半導体基板１１上に、アルミニウムや銅などからなる導電体層を成膜して形成し、所定のパターン形状に露光プロセスとエッチングもしくはＣＭＰプロセスとにより加工して、行選択のためのワード線である下層配線４６を形成する。

次に、図１０Ａ（ｂ）に示すように層間絶縁膜１３を形成する。この層間絶縁膜１３は、第１の実施の形態の不揮発性半導体記憶装置１０で説明した材料および作製法により形成することができるので、詳しい説明を省略する。

次に、図１０Ａ（ｃ）に示すように、下層配線４６上の層間絶縁膜１３の所定の位置、すなわち上層配線２０を形成したときに交差する交差領域に、コンタクトホール１４を形成する。これについても、露光プロセスおよびエッチングプロセスを用いれば容易にできる。

次に、図１０Ａ（ｄ）に示すように、コンタクトホール１４中に抵抗変化層１５を埋め込む。この工程は、例えば以下のようにして行う。まず、図１０Ａ（ｃ）に示すようにコンタクトホール１４を形成した状態で、全面に抵抗変化層１５となる薄膜を形成する。この抵抗変化層１５となる薄膜の形成については、第１の実施の形態と同様の材料を用いて同様のプロセスで行うことができる。この際、コンタクトホール１４が埋まるように抵抗変化層１５となる薄膜の膜厚を設定する。この後、全面をエッチングしてコンタクトホール１４のみに抵抗変化層１５が残るようにする。これにより、図１０Ａ（ｄ）に示すように抵抗変化層１５がコンタクトホール１４に埋め込まれた形状を得ることができる。

次に、図１０Ｂ（ａ）に示すように抵抗変化層１５を被覆して全面に層間絶縁膜４８を形成する。この層間絶縁膜４８も、第１の実施の形態の不揮発性半導体記憶装置１０で説明した材料および作製法により形成することができるので、詳しい説明を省略する。

次に、図１０Ｂ（ｂ）に示すように、下層配線４６と交差し、かつ抵抗変化層１５上の層間絶縁膜４８を除去することにより、上層配線２０を埋め込むための溝２４を形成する。これについても、露光プロセスおよびエッチングプロセスを用いれば容易にできる。

次に、図１０Ｂ（ｃ）に示すように上層配線２０となる薄膜層２６を形成する。この場合の薄膜層２６は、抵抗変化層１５側に導電性水素バリア材料からなる第１の薄膜層２７を形成し、その上に例えば銅等の比抵抗の小さな材料からなる第２の薄膜層２８を形成した積層構成とする。

次に、図１０Ｂ（ｄ）に示すように、層間絶縁膜４８上の薄膜層２６をＣＭＰにより研磨して除去し、層間絶縁膜４８に形成された溝２４内に上層配線２０を形成する。この場合に、導電性水素バリア層２１は上層配線２０の底面と側面に形成される。

本実施の形態の不揮発性半導体記憶装置４５の場合には、導電性水素バリア層２１は導電体層２２の側壁部をも覆うようにして設けられているため、上層配線の側面からの水素ガスの拡散等が生じた場合であっても有効に抑制できる。

なお、本実施の形態の不揮発性半導体記憶装置４５は上記製造工程で作製される方法に限定されるものではない。例えば、図１０Ａ（ｄ）に示す抵抗変化層１５は、以下の方法で作製してもよい。すなわち、コンタクトホール１４を開口した後、この開口のために形成したフォトレジスト膜をマスクにして無電解メッキによりコンタクトホール１４に抵抗変化層１５を形成して埋め込む方法としてもよい。ただし、この形成方法においては、抵抗変化層１５がメッキできる材料であることが必要である。

以上の工程により、本実施の形態の不揮発性半導体記憶装置４５の要部を作製することができ、さらに下層配線４６および上層配線２０を図示しない半導体回路に接続し、必要な層間絶縁膜や保護膜等を形成することでクロスポイント型の不揮発性半導体記憶装置を作製することができる。

（第６の実施の形態）
図１２は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置５０の構成を示す模式的な断面図である。本実施の形態の不揮発性半導体記憶装置５０は、以下の点に特徴を有する。第１は、下層配線１７および上層配線２０のそれぞれが導電性水素バリア層１８、２１と、この導電性水素バリア層１８、２１よりも比抵抗の小さな導電体層１９、２２との２層構成からなることである。第２に、コンタクトホール１４の内壁面に水素バリア性を有する絶縁性水素バリア材料からなるサイドウォール２３が形成されており、抵抗変化層１５はこのサイドウォール２３により形成されるコンタクトホール１４の内部領域に埋め込まれていることである。なお、この絶縁性水素バリア材料として、窒化シリコンおよび酸化窒化シリコンのいずれかを含む絶縁性材料を用いることができる。

このような構成とすることにより、層間絶縁膜１３は、例えばＴＥＯＳ−ＳｉＯ_２のような低応力の材料を用いながら、コンタクトホール１４内部のみに水素バリア性を有するサイドウォール２３を形成することで、抵抗変化層１５の側壁部から水素ガスが拡散することも防止できる。これは、抵抗変化層１５の全体が、水素バリア性を有する下層配線１７、上層配線２０およびサイドウォール２３により覆われることによる。

図１３は、本実施の形態の不揮発性半導体記憶装置５０の記憶領域の要部の製造方法を説明するための主要工程の断面図で、（ａ）は半導体基板１１上に下層配線１７を形成し、さらに層間絶縁膜１３を形成した状態を示す断面図、（ｂ）は層間絶縁膜１３にコンタクトホール１４を形成した状態を示す断面図、（ｃ）はコンタクトホール１４中に絶縁性水素バリア材料からなるサイドウォール２３を形成した状態を示す断面図、（ｄ）は抵抗変化層１５をコンタクトホール１４中に埋め込んだ状態を示す断面図、（ｅ）は上層配線２０を形成した状態を示す断面図である。

まず、図１３（ａ）に示すように半導体基板１１上に、例えばＴｉ−Ａｌ−Ｎからなる導電性材料を用いて導電性水素バリア層１８および銅からなる導電体層１９を積層して形成し、所定のパターン形状に露光プロセスおよびエッチングプロセスにより加工して、行選択のためのワード線である下層配線１７を形成する。

次に、この下層配線１７を含めた半導体基板１１上に層間絶縁膜１３を形成する。この層間絶縁膜１３は、第１の実施の形態の不揮発性半導体記憶装置１０で説明した材料および作製法により形成することができるので、詳しい説明を省略する。

次に、図１３（ｂ）に示すように、下層配線１７上の層間絶縁膜１３の所定の位置、すなわち上層配線２０を形成したときに交差する交差領域に、コンタクトホール１４を形成する。これは、露光プロセスおよびエッチングプロセスを用いれば容易にできる。

次に、図１３（ｃ）に示すように、層間絶縁膜１３に形成したコンタクトホール１４中に絶縁性水素バリア材料からなるサイドウォール２３を形成する。例えば、窒化シリコンまたは酸化窒化シリコンをＣＶＤ法等により形成した後、ドライエッチング条件を適切に設定することで、コンタクトホール１４の内壁面のみに窒化シリコン膜または酸化窒化シリコン膜からなるサイドウォール２３を形成することができる。具体的には、窒化シリコン膜をＣＶＤ法により形成し、例えばＣＨＦ３ガスを用いて異方性を付与した条件でドライエッチングを行うと、コンタクトホール１４の内壁面に付着した窒化シリコン膜を除くその他の領域に付着した窒化シリコン膜はエッチングされるので、コンタクトホール１４中に窒化シリコン膜からなるサイドウォール２３を形成することができる。

次に、図１３（ｄ）に示すように、抵抗変化層１５を、サイドウォール２３により形成されるコンタクトホール１４の内部領域に埋め込む。この工程は、第１の実施の形態の不揮発性半導体記憶装置１０の製造方法で説明した方法と同じでよいので説明を省略する。

次に、図１３（ｅ）に示すように、上層配線２０を形成する。この上層配線２０は、抵抗変化層１５と接する面側に導電性水素バリア層２１を形成し、この膜上に比抵抗の小さな導電体層２２を形成した２層構成からなる。

以上の工程により、本実施の形態の不揮発性半導体記憶装置５０を作製することができる。このような構成の不揮発性半導体記憶装置５０の場合は、抵抗変化層１５の上下面は下層配線１７と上層配線２０とで覆われ、かつ側面部は絶縁性の水素バリア材料からなるサイドウォール２３により覆われている。したがって、記憶部を作製した後の工程、例えば層間絶縁膜の形成やパッシベーション膜の形成等において水素ガス等が発生しても、抵抗変化層１５に拡散等により浸透することを有効に抑制できる。

また、層間絶縁膜１３を窒化シリコン膜等で形成する場合には、応力が大きくなることによる不良が発生しやすい。しかしながら、本実施の形態の場合には層間絶縁膜は、例えば低応力のＴＥＯＳ−ＳｉＯ_２膜を用い、コンタクトホール１４の内壁面のみに窒化シリコン膜を形成するので、全体としての応力を小さくでき、応力に基づく不良発生を抑制できる。このような低応力の層間絶縁膜を用いる場合であっても、抵抗変化層１５の形成後に水素ガス雰囲気に曝される工程を行っても抵抗変化層１５の特性の劣化を有効に防止できる。また、配線遅延の防止のために用いられる低誘電率の層間絶縁膜、例えばフッ素添加酸化膜（ＦＳＧ）は成膜中に水素を発生するため強い還元雰囲気となるが、このような層間絶縁膜を用いる場合であっても抵抗変化層１５の特性劣化を防止することができる。さらに、通常の半導体プロセスをそのまま用いることもできる。

（第７の実施の形態）
図１４は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置５５の要部の構成を示す模式的な断面図である。本実施の形態の不揮発性半導体記憶装置５５は、記憶部を多段に積層した構成を特徴とする。

すなわち、この不揮発性半導体記憶装置５５は、半導体基板１１と、この半導体基板１１上に形成された下層配線と、下層配線を含む半導体基板１１上に形成された層間絶縁膜と、層間絶縁膜の所定の位置に形成されたコンタクトホール中に埋め込まれ、下層配線に接続する抵抗変化層および抵抗変化層に接続し層間絶縁膜上に形成された上層配線とを積層単位として、この積層単位をＮ（Ｎは２以上の整数）段備えている。なお、本実施の形態では、Ｎ＝３である。

そして、第（Ｍ−１）（Ｍは２以上で、Ｎ以下の整数）の積層単位の上層配線と第Ｍの積層単位の下層配線とは共通して用いられる。また、それぞれの積層単位の下層配線と上層配線とは互いに交差して形成され、コンタクトホールはその交差領域に形成されており、抵抗変化層と抵抗変化層を挟む下層配線および上層配線とにより記憶部が構成され、下層配線および上層配線が、少なくとも導電性水素バリア層を含む構成からなる。

以下、図１４を用いて具体的な構成を説明する。本実施の形態の不揮発性半導体記憶装置５５は、１段目の構成については第１の実施の形態の不揮発性半導体記憶装置１０と基本的に同じである。ただし、２段目の上層配線１６２を半導体基板１１上の接続配線４１と接続するためにコンタクトホールに埋め込み導体４２を形成し、この埋め込み導体４２上に接続電極４３を形成している点が異なる。そして、この第１の積層単位上に、第１の積層単位と同様な構成で第２の積層単位と第３の積層単位とが設けられている。

第１の積層単位の上層配線１６１と第２の積層単位の下層配線とは共通して用いられている。したがって、以下では第１の積層単位について説明する場合には、上層配線１６１と呼び、第２の積層単位について説明する場合には、下層配線１６１と呼ぶ。また、第１の積層単位の下層配線１２１と上層配線１６１とは層間絶縁膜１３１を介して互いに交差して形成され、コンタクトホールはその交差領域に形成されており、抵抗変化層１５１と抵抗変化層１５１を挟む下層配線１２１および上層配線１６１とにより記憶部が構成されている。そして、下層配線１２１および上層配線１６１が、少なくとも導電性水素バリア層を含んでいる。

第２の積層単位の上層配線１６２と第３の積層単位の下層配線とは共通して用いられている。したがって、以下では第２の積層単位について説明する場合には、上層配線１６２と呼び、第３の積層単位について説明する場合には、下層配線１６２と呼ぶ。また、第２の積層単位の下層配線１６１と上層配線１６２とは互いに交差して形成され、コンタクトホールはその交差領域に形成されており、抵抗変化層１５２と抵抗変化層１５２を挟む下層配線１６１および上層配線１６２とにより記憶部が構成されている。そして、下層配線１６１および上層配線１６２が、少なくとも導電性水素バリア層を含んでいる。

一方、第３の積層単位の上層配線１６３は第４の積層単位がないことから共通して用いられてはいない。第３の積層単位の下層配線１６２と上層配線１６３とは互いに交差して形成され、コンタクトホールはその交差領域に形成されており、抵抗変化層１５３と抵抗変化層１５３を挟む下層配線１６２および上層配線１６３とにより記憶部が構成されている。下層配線１６２および上層配線１６３が、少なくとも導電性水素バリア層を含んでいることについては、第１および第２の積層単位と同じである。

なお、第２の積層単位および第３の積層単位には、層間絶縁膜１３２、１３３が形成されている。さらに、第２の積層単位には、この積層単位の上層配線１６２を半導体基板１１上の接続配線４１と接続するために、コンタクトホールに埋め込み導体４４を形成して接続電極４３に接続している。

なお、本実施の形態の不揮発性半導体記憶装置５５の場合、第１から第３の積層単位の下層配線と上層配線とは導電性の単一の水素バリア性を有する材料で形成されている。

以上のような構成とすることにより、３次元に積層して大容量の記憶部を構成し、かつ積層単位を形成する工程やその後の層間絶縁膜あるいはパッシベーション膜等の形成工程において、水素ガスを発生しても特性の変動を大幅に抑制できるクロスポイント型の不揮発性半導体記憶装置５５が得られる。

図１５は、本実施の形態の不揮発性半導体記憶装置５５の製造方法を説明するための主要工程の断面図で、（ａ）は第１の積層単位を形成した状態の断面図、（ｂ）は第２の積層単位の上層電極形成前の状態の断面図、（ｃ）は第２の積層単位の上層電極を形成した状態の断面図、（ｄ）は第３の積層単位を形成した状態の断面図である。

図１５（ａ）に示すように、半導体基板１１上に、第１の積層単位を形成する。この工程は、第１の実施の形態の不揮発性半導体記憶装置１０の製造方法とほとんど同じであるので説明を省略する。ただし、２段目の上層配線１６２を半導体基板１１上の接続配線４１と接続するために、層間絶縁膜１３１にコンタクトホールを形成し、このコンタクトホールに埋め込み導体４２を設ける工程、その埋め込み導体４２上に接続電極４３を設ける工程および下層配線１６２を接続電極４３に接続する工程については、第１の実施の形態の製造工程においてはない工程である。しかし、これらの工程についても、通常の半導体プロセスを用いればよいため、説明は省略する。

次に、図１５（ｂ）および（ｃ）に示すように、第２の積層単位を作製する。この場合、第１の積層単位と同様に埋め込み導体４４を形成し、接続電極４３と接続する工程を設けるが、この工程についても第１の積層単位と同じである。このようにして図１５（ｃ）に示すように、第２の積層単位が形成される。

次に、図１５（ｄ）に示すように、第３の積層単位を形成する。この第３の積層単位の製造工程は、第１の実施の形態の不揮発性半導体記憶装置１０の場合と同じでよい。なお、上記したようにそれぞれの積層単位の下層配線と上層配線とは交差するように配置されており、交差領域に抵抗変化層が形成されている。そして、図１５に示すように、第２の積層単位の上層配線１６２であり、かつ第３の積層単位の下層配線１６２である配線は、埋め込み導体４２、４４、接続電極４３を介して接続配線４１に接続され、図示しない半導体回路に接続される。また、第２の積層単位の下層配線１６１であり、かつ第１の積層単位の上層配線電極１６１である配線は、図示しない領域で半導体回路に接続されている。同様に、第１の積層単位の下層配線１２１も図示しない領域で半導体回路に接続されている。

以上の製造工程により、本実施の形態の不揮発性半導体記憶装置５５を製造することができる。なお、本実施の形態では、Ｎ＝３として３段構成について説明したが、Ｎの値については特に制約はなく、半導体プロセスで許容される場合には１０段でも２０段でも可能である。この積層数については、配線ピッチやリソグラフィーにおけるフォーカスマージン等とプロセスコストとを比較しながら最適積層数を設定すればよい。

図１６は、本実施の形態の変形例の不揮発性半導体記憶装置の構成を示す模式的な断面図で、（ａ）は下層配線および上層配線が、導電性水素バリア層と、この導電性水素バリア層よりも比抵抗の小さな導電体層とを積層した構成からなる不揮発性半導体記憶装置６０の断面図で、（ｂ）はさらに上層配線の一部がコンタクトホールに埋め込まれるとともに全体が層間絶縁膜中に形成された溝中に埋め込まれて形成されている不揮発性半導体記憶装置７０の断面図で、（ｃ）はコンタクトホールの内壁に水素バリア性を有する絶縁性水素バリア材料からなるサイドウォールが形成されている不揮発性半導体記憶装置８０の断面図である。

図１６（ａ）に示す不揮発性半導体記憶装置６０は、第１の実施の形態の変形例の不揮発性半導体記憶装置２５の構成を基本としている。この不揮発性半導体記憶装置６０は、１段目の構成については第１の実施の形態の変形例の不揮発性半導体記憶装置２５と基本的に同じである。ただし、２段目の上層配線２０２を半導体基板１１上の接続配線４１と接続するためにコンタクトホールに埋め込み導体４２を形成し、この埋め込み導体４２上に接続電極４３を形成している点が異なる。そして、この第１の積層単位上に、第１の積層単位と同様な構成で第２の積層単位と第３の積層単位が設けられている。

第１の積層単位の上層配線２０１と第２の積層単位の下層配線とは共通して用いられている。したがって、以下では第１の積層単位について説明する場合には、上層配線２０１と呼び、第２の積層単位について説明する場合には、下層配線２０１と呼ぶ。また、第１の積層単位の下層配線１７１と上層配線２０１とは互いに交差して形成され、コンタクトホールはその交差領域に形成されており、抵抗変化層１５１と抵抗変化層１５１を挟む下層配線１７１および上層配線２０１とにより記憶部を構成している。そして、下層配線１７１は、導電性水素バリア層１８１とこれより比抵抗の小さな導電体層１９１の２層構成で形成されている。また、上層配線２０１は、抵抗変化層１５１、１５２にそれぞれ接する面側に導電性水素バリア層２１１、２１３が形成され、これらに挟まれるように導電体層２１２が形成された３層構成からなる。

第２の積層単位の上層配線２０２と第３の積層単位の下層配線とは共通して用いられている。したがって、以下では第２の積層単位について説明する場合には、上層配線２０２と呼び、第３の積層単位について説明する場合には、下層配線２０２と呼ぶ。また、第２の積層単位の下層配線２０１と上層配線２０２とは互いに交差して形成され、コンタクトホールはその交差領域に形成されており、抵抗変化層１５２とこの抵抗変化層１５２を挟む下層配線２０１および上層配線２０２とにより記憶部を構成している。そして、上層配線２０２は、下層配線２０１と同様に抵抗変化層１５２、１５３にそれぞれ接する面側に導電性水素バリア層２２１、２２３が形成され、これらに挟まれるように導電体層２２２が形成された３層構成からなる。

一方、第３の積層単位の上層配線２０３は第４の積層単位がないことから共通して用いられてはいない。第３の積層単位の下層配線２０２と上層配線２０３とは互いに交差して形成され、コンタクトホールはその交差領域に形成されており、抵抗変化層１５３とこの抵抗変化層１５３を挟む下層配線２０２および上層配線２０３とにより記憶部を構成している。上層配線２０３は、導電性水素バリア層２３１とこれより比抵抗の小さな導電体層２３２の２層構成で形成されている。

なお、第２の積層単位および第３の積層単位には、層間絶縁膜１３２、１３３が形成されている。さらに、第２の積層単位には、この積層単位の上層配線２０２を半導体基板１１上の接続配線４１と接続するために、コンタクトホールに埋め込み導体４４を形成して接続電極４３に接続している。また、接続配線４１は第１の積層単位の下層配線１７１と同じ材料で、接続電極４３は第１の積層単位の上層配線２０１と同じ材料で形成しているが、必ずしも同じ材料を用いる必要はない。

以上のような構成とすることにより、３次元に積層して大容量の記憶部を構成し、かつ積層単位を形成する工程やその後の層間絶縁膜あるいはパッシベーション膜等の形成工程において、水素ガスを発生しても特性の変動を大幅に抑制できるクロスポイント型の不揮発性半導体記憶装置６０が得られる。

図１６（ｂ）に示す不揮発性半導体記憶装置７０は、第２の実施の形態の不揮発性半導体記憶装置３０の構成を基本としている。この不揮発性半導体記憶装置７０は、１段目の構成については第２の実施の形態の変形例の不揮発性半導体記憶装置３０と基本的に同じである。そして、この第１の積層単位上に、第１の積層単位と同様な構成で第２の積層単位と第３の積層単位が設けられている。

第１の積層単位の上層配線２０１と第２の積層単位の下層配線とは共通して用いられている。したがって、以下では第１の積層単位について説明する場合には、上層配線２０１と呼び、第２の積層単位について説明する場合には、下層配線２０１と呼ぶ。また、第１の積層単位の下層配線１７１と上層配線２０１とは互いに交差して形成され、コンタクトホールはその交差領域に形成されており、抵抗変化層１５１と抵抗変化層１５１を挟む下層配線１７１および上層配線２０１とにより記憶部を構成している。

下層配線１７１は、導電性水素バリア層１８１とこれより比抵抗の小さな導電体層１９１の２層構成で形成されている。また、上層配線２０１は、抵抗変化層１５１、１５２にそれぞれ接する面側に導電性水素バリア層２１１、２１３が形成され、これらに挟まれるように導電体層２１２が形成された３層構成からなる。そして、上層配線２０１の一部がコンタクトホールに埋め込まれるとともに全体が層間絶縁膜１３１中に形成された溝中に埋め込まれて形成されている。

第２の積層単位の上層配線２０２と第３の積層単位の下層配線とは共通して用いられている。したがって、以下では第２の積層単位について説明する場合には、上層配線２０２と呼び、第３の積層単位について説明する場合には、下層配線２０２と呼ぶ。また、第２の積層単位の下層配線２０１と上層配線２０２とは互いに交差して形成され、コンタクトホールはその交差領域に形成されており、抵抗変化層１５２とこの抵抗変化層１５２を挟む下層配線２０１および上層配線２０２とにより記憶部を構成している。そして、上層配線２０２は、下層配線２０１と同様に抵抗変化層１５２、１５３にそれぞれ接する面側に導電性水素バリア層２２１、２２３が形成され、これらに挟まれるように導電体層２２２が形成された３層構成からなる。さらに、上層配線２０２の一部がコンタクトホールに埋め込まれるとともに全体が層間絶縁膜１３２中に形成された溝中に埋め込まれて形成されている。

一方、第３の積層単位の上層配線２０４は第４の積層単位がないことから共通して用いられてはいない。しかし、第３の積層単位の下層配線２０２と上層配線２０４とは互いに交差して形成され、コンタクトホールはその交差領域に形成されており、抵抗変化層１５３とこの抵抗変化層１５３を挟む下層配線２０２および上層配線２０４とにより記憶部を構成している。そして、上層配線２０４は、導電性水素バリア層２３１、２３３とこれより比抵抗の小さな導電体層２３２の３層構成で形成されている。そして、この上層配線２０４の一部もコンタクトホールに埋め込まれるとともに全体が層間絶縁膜１３３中に形成された溝中に埋め込まれて形成されている。

なお、第２の積層単位および第３の積層単位には、層間絶縁膜１３２、１３３が形成されている。そして、これらの層間絶縁膜１３２、１３３には、第２の積層単位の上層配線２０２を半導体基板１１上の接続配線４１１と接続するためにコンタクトホールを設け、このコンタクトホール中に埋め込み導体４５を形成して接続配線４１に直接的に接続している。

以上のような構成とすることにより、３次元に積層して大容量の記憶部を構成し、かつ積層単位を形成する工程やその後の層間絶縁膜あるいはパッシベーション膜等の形成工程において、水素ガスを発生しても特性の変動を大幅に抑制できるクロスポイント型の不揮発性半導体記憶装置７０が得られる。

図１６（ｃ）に示す不揮発性半導体記憶装置８０は、第３の実施の形態の不揮発性半導体記憶装置５０の構成を基本としている。この不揮発性半導体記憶装置８０は、１段目の構成については第６の実施の形態の不揮発性半導体記憶装置５０と基本的に同じである。ただし、２段目の上層配線２０２を半導体基板１１上の接続配線４１と接続するためにコンタクトホールに埋め込み導体４２を形成し、この埋め込み導体４２上に接続電極４３を形成している点が異なる。そして、この第１の積層単位上に、第１の積層単位と同様な構成で第２の積層単位と第３の積層単位が設けられている。

なお、第２の積層単位および第３の積層単位には、層間絶縁膜１３２、１３３が形成されている。さらに、第２の積層単位には、この積層単位の上層配線２０２を半導体基板１１上の接続配線４１と接続するために、コンタクトホールに埋め込み導体４４を形成して接続電極４３に接続している。また、接続配線４１は第１の積層単位の下層配線１７１と同じ材料で、接続電極４３は第１の積層単位の上層配線２０１と同じ材料で形成しているが、必ずしも同じ材料を用いる必要はない。なお、それぞれのコンタクトホールの内壁面には、絶縁性水素バリア材料からなるサイドウォール２３が形成されている。

これらの構成からなる不揮発性半導体記憶装置６０、７０、８０は、３次元に積層して大容量の記憶部を構成し、かつ積層単位を形成する工程やその後の層間絶縁膜あるいはパッシベーション膜等の形成工程において、水素ガスを発生しても特性の変動を大幅に抑制できる。

なお、図１６においては、Ｎ＝３の場合について説明したが、本発明はこれに限定されることはなく、Ｎ＝２や４以上の場合であってもかまわない。さらに、本実施の形態の不揮発性半導体記憶装置５５および変形例の不揮発性半導体記憶装置６０、７０、８０においても、第１の実施の形態で説明したように層間絶縁膜１３１、１３２、１３３をそれぞれ絶縁性の水素バリア材料により形成してもよい。あるいは、第１の積層単位の層間絶縁膜１３１のみ、または第1の積層単位の層間絶縁膜１３１と第２の積層単位の層間絶縁膜１３２についてのみ、絶縁性の水素バリア材料を用いて形成してもよい。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

本発明に係る不揮発性半導体記憶装置は、高速化及び高集積化を実現することができるため、例えばパーソナルコンピュータや携帯型電話機等の電子機器に用いられる不揮発性半導体記憶装置等として有用である。

本発明に係る不揮発性半導体記憶装置の製造方法は、高速化及び高集積化を実現することができるために、例えばパーソナルコンピュータや携帯型電話機等の電子機器に用いられる不揮発性半導体記憶装置等の製造方法として有用である。

（ａ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置の要部を模式的に示す斜視図、（ｂ）は（ａ）のIB−IB線における断面図。本発明の第１の実施の形態の不揮発性半導体記憶装置の製造方法を説明するための主要工程図であり、（ａ）および（ｂ）はそれぞれ半導体基板上に下層配線を形成した状態の平面図および断面図、（ｃ）および（ｄ）はそれぞれ層間絶縁膜を形成した後、コンタクトホールを形成した状態の平面図および断面図。本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明するための主要工程図であり、（ａ）および（ｂ）はそれぞれコンタクトホール中に抵抗変化層を埋め込んだ状態の平面図および断面図、（ｃ）および（ｄ）はそれぞれ上層配線を形成した状態の平面図および断面図。本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の要部を示す模式的な断面図。本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成を示す模式的な断面図。本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明するための主要工程の模式的な断面図であり、（ａ）は半導体基板上に下層配線を形成した状態を示す断面図、（ｂ）は層間絶縁膜を形成した状態を示す断面図、（ｃ）は層間絶縁膜にコンタクトホールと上層配線を埋め込むための溝を形成した状態を示す断面図、（ｄ）はコンタクトホールに抵抗変化層を形成した状態を示す図、（ｅ）は上層配線となる薄膜層を層間絶縁膜上に形成した状態を示す断面図、（ｆ）はＣＭＰにより層間絶縁膜上の薄膜層を除去して上層配線を形成した状態を示す断面図。本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成を示す模式的な断面図。本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成を示す模式的な断面図。本発明の第５の実施の形態に係る不揮発性半導体記憶装置の構成を示す模式的な断面図。本発明の第５の実施の形態の不揮発性半導体記憶装置の製造方法を説明するための主要工程の模式的な断面図であり、（ａ）は半導体基板上に下層配線を形成した状態を示す断面図、（ｂ）は層間絶縁膜を形成した状態を示す断面図、（ｃ）は層間絶縁膜にコンタクトホールを形成した状態を示す断面図、（ｄ）はコンタクトホールに抵抗変化層を形成した状態を示す断面図。本発明の第５の実施の形態の不揮発性半導体記憶装置の製造方法を説明するための主要工程の模式的な断面図であり、（ａ）は抵抗変化層を被覆して層間絶縁膜を形成した状態を示す断面図、（ｂ）は層間絶縁膜に上層配線を形成するための溝を形成した状態を示す断面図、（ｃ）は上層配線となる薄膜層を層間絶縁膜上に形成した状態を示す断面図、（ｄ）はＣＭＰにより層間絶縁膜上の薄膜層を除去して上層配線を形成した状態を示す断面図。本発明の第１の実施の形態および第２の実施の形態における変形例の不揮発性半導体記憶装置の構成を示す模式的な断面図であり、（ａ）は第１の実施の形態の不揮発性半導体記憶装置と同様の構成で層間絶縁膜に絶縁性水素バリア材料を用いた不揮発性半導体記憶装置の断面図、（ｂ）は第１の実施の形態の変形例の不揮発性半導体記憶装置と同様の構成で、同じく層間絶縁膜に絶縁性の水素バリア材料を用いた不揮発性半導体記憶装置の断面図、（ｃ）は第２の実施の形態の不揮発性半導体記憶装置と同様の構成で、層間絶縁膜に絶縁性の水素バリア材料を用いた不揮発性半導体記憶装置の断面図。本発明の第６の実施の形態に係る不揮発性半導体記憶装置の構成を示す模式的な断面図。本発明の第６の実施の形態の不揮発性半導体記憶装置に係る記憶領域の要部の製造方法を説明するための主要工程の断面図であり、（ａ）は半導体基板上に下層配線を形成し、さらに層間絶縁膜を形成した状態を示す断面図、（ｂ）は層間絶縁膜にコンタクトホールを形成した状態を示す断面図、（ｃ）はコンタクトホール中に絶縁性水素バリア材料からなるサイドウォールを形成した状態を示す断面図、（ｄ）は抵抗変化層をコンタクトホール中に埋め込んだ状態を示す断面図、（ｅ）は上層配線を形成した状態を示す断面図。本発明の第７の実施の形態に係る不揮発性半導体記憶装置の要部の構成を示す模式的な断面図。本発明の第７の実施の形態の不揮発性半導体記憶装置の製造方法を説明するための主要工程の断面図であり、（ａ）は第１の積層単位を形成した状態の断面図、（ｂ）は第２の積層単位の上層電極形成前の状態の断面図、（ｃ）は第２の積層単位の上層電極を形成した状態の断面図、（ｄ）は第３の積層単位を形成した状態の断面図。本発明の第７の実施の形態の変形例の不揮発性半導体記憶装置の構成を示す模式的な断面図であり、（ａ）は下層配線および上層配線が、導電性水素バリア層と、この導電性水素バリア層よりも比抵抗の小さな導電体層とを積層した構成からなる不揮発性半導体記憶装置の断面図、（ｂ）はさらに上層配線の一部がコンタクトホールに埋め込まれるとともに全体が層間絶縁膜中に形成された溝中に埋め込まれて形成されている不揮発性半導体記憶装置の断面図、（ｃ）はコンタクトホールの内壁に水素バリア性を有する絶縁性水素バリア材料からなるサイドウォールが形成されている不揮発性半導体記憶装置の断面図。

１０，１０ａ，２５，２５ａ，３０，３０ａ，３５，４０，４５，５０，５５，６０，７０，８０不揮発性半導体記憶装置（ＲｅＲＡＭ）
１１半導体基板
１２，１７，１２１，１７１下層配線
１３，１３ａ，１３１，１３２，１３３層間絶縁膜
１４コンタクトホール
１５，１５１，１５２，１５３抵抗変化層
１６，２０，１６３，２０３，２０４上層配線
１８，２１，１８１，２１１，２１３，２２１，２２３，２３１，２３３導電性水素バリア層
１９，２２，１９１，２１２，２２２，２３２導電体層
２３サイドウォール
２４溝
２６薄膜層
２７第１の薄膜層
２８第２の薄膜層
４１接続配線
４２，４４，４５埋め込み導体
４３接続電極
１６１，１６２，２０１，２０２上層配線（下層配線）

Claims

半導体基板と、
前記半導体基板上に互いに平行になるように形成された複数の下層配線と、
前記下層配線の上方で互いに平行になるようにかつ当該下層配線と交差するように形成された複数の上層配線と、
前記下層配線と前記上層配線との間に設けられた層間絶縁膜と、
前記層間絶縁膜の前記下層配線と前記上層配線とが交差した領域に形成された複数のコンタクトホール中に埋め込まれ、前記下層配線および前記上層配線と電気的に接続された複数の抵抗変化層とを備え、
前記上層配線は、前記複数の抵抗変化層を電気的に接続すると共に、水素バリア性を有する導電性材料からなる最下層と、当該最下層よりも比抵抗が小さい導電体層との少なくとも２層を有し、
前記最下層が各々の前記抵抗変化層の上面を完全に覆いかつ該上面の外側に跨るように形成されている、不揮発性半導体記憶装置。
半導体基板と、
前記半導体基板上に互いに平行になるように形成された複数の下層配線、前記下層配線の上方で互いに平行になるようにかつ当該下層配線と交差するように形成された複数の上層配線、前記下層配線と前記上層配線との間に設けられた層間絶縁膜、並びに、前記層間絶縁膜の前記下層配線と前記上層配線とが交差した領域に形成された複数のコンタクトホール中に埋め込まれ、前記下層配線および前記上層配線と電気的に接続された複数の抵抗変化層を具備するＮ（Ｎは２以上の整数）段の積層単位とを備え、
第（Ｍ−１）（Ｍは２以上で、Ｎ以下の整数）段目の積層単位の前記上層配線と第Ｍ段目の積層単位の前記下層配線とは共通しており、
それぞれの積層単位の前記下層配線と前記上層配線とは互いに交差して形成され、前記コンタクトホールはその交差領域に形成されており、
前記上層配線は、前記複数の抵抗変化層を電気的に接続すると共に、水素バリア性を有する導電性材料からなる最下層と、当該最下層よりも比抵抗が小さい導電体層との少なくとも２層を有し、
前記最下層が各々の前記抵抗変化層の上面を完全に覆いかつ該上面の外側に跨るように形成されている、不揮発性半導体記憶装置。
前記最下層が前記導電体層の側壁面をも覆うように形成されている、請求項１または請求項２に記載の不揮発性半導体記憶装置。
前記最下層は、Ｔｉ−Ａｌ−Ｎ、Ｔｉ−Ｎ、Ｔａ−Ｎ、Ｔａ−Ａｌ−Ｎ、Ｔａ−Ｓｉ−Ｎのうちの少なくとも１種を含む、請求項１または請求項２に記載の不揮発性半導体記憶装置。
前記層間絶縁膜は、水素バリア性を有する絶縁性材料からなる、請求項１または請求項２に記載の不揮発性半導体記憶装置。
前記水素バリア性を有する絶縁性材料は、窒化シリコンおよび酸化窒化シリコンのいずれかを含む、請求項５に記載の不揮発性半導体記憶装置。
前記コンタクトホールの内壁面には、水素バリア性を有する絶縁性材料からなるサイドウォールが形成されており、前記抵抗変化層は前記サイドウォールにより形成された前記コンタクトホールの内部領域に埋め込まれている、請求項１または請求項２に記載の不揮発性半導体記憶装置。
前記サイドウォールは、窒化シリコンおよび酸化窒化シリコンのいずれかを含む絶縁性材料からなる、請求項７に記載の不揮発性半導体記憶装置。
前記抵抗変化層は、遷移金属酸化物材料からなる、請求項１または請求項２に記載の不揮発性半導体記憶装置。
半導体基板上に複数の下層配線を互いに平行になるように形成する下層配線形成工程と、
前記下層配線が形成された前記半導体基板上に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記下層配線上で、前記層間絶縁膜の所定の位置に複数のコンタクトホールを形成するコンタクトホール形成工程と、
前記下層配線に接続する複数の抵抗変化層を前記複数のコンタクトホール中に埋め込み形成する抵抗変化層形成工程と、
前記層間絶縁膜上に、前記複数の抵抗変化層に電気的に接続し、かつ前記下層配線と交差するように、水素バリア性を有する導電性材料からなる最下層と、当該最下層よりも比抵抗が小さい導電体層との少なくとも２層を具備する複数の上層配線を、互いに平行になるようにかつ前記最下層が各々の前記抵抗変化層の上面を完全に覆いかつ該上面の外側に跨るように形成する上層配線形成工程とを有する、不揮発性半導体記憶装置の製造方法。
前記上層配線形成工程後、さらに、前記層間絶縁膜形成工程から前記上層配線形成工程までを繰り返して、厚み方向に前記下層配線、前記抵抗変化層および前記上層配線により構成される記憶部を複数積層する、請求項１０に記載の不揮発性半導体記憶装置の製造方法。
前記コンタクトホール形成工程後、さらに、水素バリア性を有する絶縁性水素バリア材料からなるサイドウォールを前記コンタクトホールの内壁面に形成し、その後前記抵抗変化層形成工程を行って前記サイドウォールにより形成された前記コンタクトホールの内部領域に前記抵抗変化層を形成する、請求項１０に記載の不揮発性半導体記憶装置の製造方法。
前記最下層がそれぞれの前記抵抗変化層と物理的に接触している、請求項１に記載の不揮発性半導体記憶装置。